JPS61153899A

JPS61153899A - シフトレジスタ

Info

Publication number: JPS61153899A
Application number: JP59276294A
Authority: JP
Inventors: Tatsuo Yamada; 山田　達雄
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-12-27
Filing date: 1984-12-27
Publication date: 1986-07-12
Also published as: US4660217A; DE3546006C2; JPH04299B2; DE3546006A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、任意のビット長のデータブロックを任意の
ビット数高速にシフトすることができ、かつシフトされ
ない部分のデータを保持することのできるシフトレジス
タに関するものであるヶ〔従来の技術〕第５図は従来のシフトレジスタの一構成例の概要を示す
ものであり、これは並列入力、並列出力のシフトレジス
タの一例である。１は全ビット長ｌのシフトレジスタ、
２はシフトレジスタ１の１番目のセル、３〜７は同じく
それぞれ２番目のセル、３番目のセル、　　（Ｎ−２）
番目のセル、　　（１−１）番目のセル、１番目のセル
である。８は１番目のセル２のデータ入力端子、９〜１
３は同じくそれぞれ２番目のセル３のデータ入力端子、
３番目のセル４のデータ入力端子、　　（ｍｌ！−２）
番目のセル５のデータ入力端子、　　（７！−１）番目
のセル６のデータ入力端子、１番目のセルフのデータ入
力端子である。１４は１番目のセル２のデータ出力端子
、１５〜１９は同じくそれぞれ２番目のセル３のデータ
出力端子、３番目のセル４のデータ出力端子、　　＜１
−２）番目のセル５のデータ出力端子、　　（ｊ？−１
）番目のセル６のデータ出力端子、７！番目のセルフの
データ出力端子である。２０はデータ入力端子８〜１３
よりシフトレジスタ１を構成するセル２〜７ヘデータを
入力するためのデータ入力制御端子、２１は前記セル２
〜７に蓄えられたデータをシフトするシフト制御端子、
２２は前記セル２〜７に蓄えられたデータをシフトレジ
スタ１から読み出すためのデータ出力制御端子である。

第６図は第５図のシフトレジスタ１のセル２〜７の具体
的構成例を示し、ＮチャネルＭＯ３ＦＥＴと論理記号と
を用いて示したものである。この第６図に示したものは
、単一方向のみのシフトを行なうシフトレジスタのセル
の一例である。

図において、２３はシフトレジスタｌを構成する１つの
セル、２４は第５図の端子８〜１３に相当するセル２３
のデータ入力端子、２５は第５図の端子１４〜１９に相
当するセル２３のデータ出力端子である。また、２６．
２７はそれぞれセル２３のシフト時のシフトデータ入力
端子、シフトデータ出力端子であり、シフトデータ入力
端子２６には該セル２３の前段のシフトデータ出力端子
よりのデータが入力され、シフトデータ出力端子からの
データは該セル２３の次段のセルのシフトデータ入力端
子に入力されるようになっている。

また、このセル２３が１番目のセル２として用いられる
場合には、シフトデータ入力端子２６には任意のデータ
が入力され、１番目のセルフとして用いられる場合には
、シフトデータ出力端子は開放される。２８はシフト制
御端子２１に入力される信号を入力とするインバータ、
２９はインバータ２８の出力信号であるランチ信号であ
る。

３０〜３４はＮチャネルエンハンスメント型ＭＯ３ＦＥ
Ｔによるトランスファゲートで、トランスファゲート３
０〜３２のそれぞれの一端は接続点３５に接続され、ト
ランスファゲート３３゜３４のそれぞれの一端は接続点
３７に接続される。

トランスファゲート３０の他の一端はデータ入力端子２
４に、トランスファゲート３１の他の一端はシフトデー
タ入力端子２６に接続され、トランスファゲート３２．
３３のそれぞれの他の一端は接続点３６に、トランスフ
ァゲート３４の他の一端は接続点３８に接続される。

またデータ出力端子２５及びシフトデータ出力端子２７
には接続点３日の信号が出力される。トランスファゲー
ト３０のゲートにはデータ入力制御端子２０に入力され
る信号が、トランスファゲート３１及び３４のゲートに
はシフト制御端子２１に入力される信号が、そしてトラ
ンスファゲート３２及び３３のゲートにはラッチ信号２
９が接続される。

３９．４０及び４１．４２はそれぞれ直列に接続された
インバータであり、インバータ３９は接続点３５の信号
を入力とし、その出力はインバータ４０の入力に接続さ
れる。インバータ４０の出力は接続点３６に接続される
。インバータ４１は接続点３７の信号を入力とし、その
出力はインバータ４２の入力に接続される。インバータ
４２の出力は接続点３８に接続される。

このように、トランスファゲート’３０〜３４及びイン
バータ３９〜４２により、２人力のラッチ型シフトレジ
スタのセル２３が構成されている。

なお、データ入力制御端子２０に入力されるデータ入力
制御信号と、シフト制御端子２１に入力されるシフト制
御信号及びラッチ信号２９は全てのセルにおいて共通に
用いられる。

ここで、上記接続点とは以下を含め信号が電気的に接続
されることを示す。また以下の動作の説明においては正
論理を用い、論理的に正の状態を“１”とし、論理的に
非圧の状態を“０”として表わす。　　。

次に動作について説明する。

第６図において、シフト制御端子２１に入力する信号を
“０″に保つことによりセル２３はラッチ状態となり、
シフトレジスタ１はシフト動作を行なわない。このとき
データ入力制御端子２ｏに入力する信号を“１”にし、
データ入力端子２４よりラッチ状態を変えるに十分な駆
動力にてデータを入力することにより、入力されたデー
タがセル２３にラッチされる。この後、データ入力制御
端子２０に入力する信号を“０”にし、その後、シフト
制御端子２１に“ｌ”を入力することによりデータは１
ビツト分だけシフトされる。

第７図は第６図におけるシフトレジスタの動きを具体的
かつ模式的に示したものであり、シフトされるデータの
動きが明確になるように簡略に示している。第７図では
６ビツトのシフトレジスタ４３の例を示しており、セル
は左から右へ１番目。

・・・、６番目と位置している。第７図（ａ）は、６ビ
ントシフトレジスタ４３に左から順にＡ、Ｂ、・・・。

Ｆというデータがセ・ノドされた状態を示す。このとき
、１番目のセルのシフトデータ入力端子２６には“１”
の信号を入力するとする。この状態で２ビツト右側ヘシ
フトすると、第７図（ｂ）に示す状態となる。

このように２ビツトのシフトを行なうためには、シフト
制御端子２１に２回″１”を入力する必要がある。また
一般的にｎビットのシフトを行なうにはｎ回のシフト制
御信号を入力する必要があり、その場合シフト回数の制
御を行なうことが必要となる。

また、シフト動作により全セルの内容が変化するため、
例えば第７図（Ｃ）に示すようなＡからＦのうち、Ｂか
らＤまでの３ビツトを右へ１ピントだけ移動し、Ａもし
くはＦの状態を変化させないといったことを行なうため
には、各セル毎にシフト制御信号を別々に入力しなくて
はならない。いずれにせよ、１回のシフトで１ビツトず
つしかシフトできないため、ビット幅の広いシフトレジ
スタでは高速化しにくい。

第８図は、上述のようにｎビットのシフトにｎ回のシフ
ト制御信号を入力しなければならないという点を改善し
たものの一例を示し、一般にバレルシフタと呼ばれるも
のである。そしてこのバレルシフタは、１回で全てのビ
ットを転送することができる。

この第８図に示したものは、４ビツトのバレルシフタの
、ＮチャネルエンハンスメントＭＯ３ＦＥＴによる一構
成例で、シフト方向は単一方向であり、かつローテート
機能は含ませていない。

また簡略に示すために、入力データのラッチ回路や出力
データのラッチ回路及びシフト制御信号に関する制御部
分は示していない。図において、４４〜４７は第１〜第
４データ入力端子、４８〜５１は第１〜第４データ出力
端子である。５２は０ビツトシフト制御端子、５３は１
ビツトシフト制御端子、５４は２ビツトシフト制御端子
、５５は３ビツトシフト制御端子、５６〜６５はトラン
スファゲートである。

次に各トランスファゲート５６〜６５と各データ入力端
子４４〜４７及び各データ出力端子４８〜５１との電気
的接続状態について示す。トランスファゲート５６は第
１データ入力端子４４と第１データ出力端子４８とに接
続される。以下同様に、トランスファゲート５７は端子
４５と４９に、トランスファゲート５８は端子４６と５
０に、トランスファゲート５９は端子４７と５１に、ト
ランスファゲート６０は端子４４と４９に、トランスフ
ァゲート６１は端子４５と５０に、トランスファゲート
６２は端子４６と５１に、トランスファゲート６３は端
子４４と５０に、トランスファゲート６４は端子４５と
５１に、トランスファゲート６５は端子４４と５１にそ
れぞれ接続される。

続いて各シフト制御端子５２〜５５と各トランスフアゲ
ート５６〜６５のゲートとの電気的接続状態について記
す。０ビツトシフト制御端子５２はトランスファゲート
５６〜５９のゲートに接続される。以下同様に、１ビツ
トシフト制御端子５３はトランスファゲート６０〜６２
のゲートに、２ビツトシフト制御端子５４はトランスフ
アゲ−）６３．６４のゲートに、３ビツトシフト制御端
子５５はトランスファゲート６５のゲートにそれぞれ接
続されている。

次にこの第８図で示したバレルシフタの動作について説
明する。

シフトしようとするデータ４ビツトは、各データ入力端
子４４〜４７に入力される。このとき、各ビットシフト
制御端子５２〜５５には“０”を入力しておく。次いで
、例えば２ビツトシフトをする場合には、２ビツトシフ
ト制御端子５４を“１”にする。これにより第１データ
入力端子４４に入力されたデータはトランスファゲート
６３を通り第３データ出力端子５０に出力される。また
第２データ入力端子４５に入力されたデータはトランス
ファゲート６４を通り、第４データ出力端子５１に出力
される。このとき第１データ出力端子４８及び第２デー
タ出力端子４９の状態は定まらない。

〔発明が解決しようとする問題点〕このように、第８図に示したバレルシフタでは、ｎビッ
トのシフトを１回のシフト制御信号の入力で行なうこと
ができる。しかしながらバレルシフタのビット数が増え
るとトランスファゲートの数が増大し、またビットシフ
ト制御線の数も増大し、小型化することが難しくなる。

またデータの入力ライン、データの出力ライン、ピント
シフト制御ライン、及びトランスファゲートが交差する
ために同様に小型化することが難しい。更に第７図（Ｃ
１に示したようなシフトを行なわせるためにはトランス
ファゲート数の増大やビットシフト制御ラインの追加が
必要となり大型化す条。

この発明は、以上のような点に鑑みてなされたもので、
簡単な構成で任意のデータブロック長を任意のビット数
高速にシフトでき、かつシフトされない部分のデータを
保持することのできるシフトレジスタを提供することを
目的としている。

〔問題点を解決するための手段〕

本発明に係るシフトレジスタは、シフト開始制御端子及
びシフト禁止制御端子と、当該セル及びそれに隣接する
セルの状態を示す信号と前記シフト禁止制御端子からの
信号とによりシフト許可信号を発生するシフト許可制御
回路と、前記シフト開始制御端子からの信号、前記シフ
ト許可制御回路の出力、及び各セルの状態信号によりデ
ータラッチ部のシフト動作を行なわせるとともに、隣接
セルに当該セルの状態信号を出力するシフト制御回路と
、前記シフト禁止制御端子からの信号、及び各セルの状
態信号により前記シフト制御回路にシフト動作終了ＦＭ
示信号を出力するとともに隣接セルへシフト動作終了信
号を出力するシフト終了制御回路とを設けたものである
。

〔作用〕

この発明においては、あるビットのセルとそれに隣接す
るセルの状態を検出し、各セルの状態信号及び外部から
任意のビットのセルに入力されるシフト禁止制御信号、
シフト開始制御信号により当該セル及び隣接セルのシフ
ト動作を制御し、任意の長さのデータブロックを任意の
ビット数高速にシフトするとともに、シフトされない部
分のデータを保持する。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図はこの発明の一実施例によるシフトレジスタの構
成の概要を示すものである。図において、６６は全ビッ
ト長ｌのシフトレジスタ、６７はシフトレジスタ６６の
１番目のデータラッチ、６８は２番目のデータランチ、
６９は（／−１）番目のデータラッチ、７ｏは１番目の
データランチである。７１はシフトレジスタ６６の１番
目のシフト制御部、７２は２番目のシフト制御部、７３
は（／−１）番目のシフト制御部、７４は１番目のシフ
ト制御部である。

また、７５は１番目のデータラッチ６７のテ′−タ入力
端子、７６は２番目のデータラッチ６８のデータ入力端
子、７７は（ｌ−１）番目のデータラッチ６９のデータ
入力端子、７８は１番目のデータラッチ７０のデータ入
力端子である。７９は１番目のデータラッチ６７のデー
タ出力端子、８０は２番目のデータラッチ６８のデータ
出力端子、８１は（／−１）番目のデータラッチ６９の
データ出力端子、８２は１番目のデータラッチ７０のデ
ータ出力端子である。８３は１番目のシフト制御部７１
に入力されるシフト開始制御端子、８４は２番目のシフ
ト制御部７２に入力されるシフト開始制御端子、８５は
（１−１）番目のシフト制御部７３に入力されるシフト
開始制御端子、８６は１番目のシフト制御部７４に入力
されるシフト開始制御端子である。８７は１番目のシフ
ト制御部７１に入力されるシフト禁止制御端子、８８は
２番目のシフト制御部７２に入力されるシフト禁止制御
端子、８９は（Ａ−１）番目のシフト制御部７３に入力
されるシフト禁止制御端子、９０は４番目のシフト制御
部７４に入力されるシフト禁止制御端子である。９１は
シフトレジスタ６６にデータを入力するためのデータ入
力制御端子、９２はシフトレジスタ６６よりデータを出
力するためのデータ出力制御端子、９３はシフトレジス
タ６６を初期状態にするリセット端子、９４はデータの
シフト方向を定める方向制御端子である。

次に第１図に示したレジスタの概略動作について説明す
る。

まず、シフトレジスタ６６はリセット端子９３にリセッ
ト信号が入力されると初期状態となる。

次いでデータ入力制御端子９１に制御信号を入力１：するこｔ丁り、データ入力端子７５〜７８よりデータラ
ッチ６７〜７０にデータをラッチする。

このｌビット長のシフトレジスタ６６のｍビット目から
ｎビット目までの（ｍ−ｎ＋１）ビットのデータブロッ
クをｐビット目までシフトしようとする場合、方向制御
端子９４によりシフト方向を定め、ｍビット目及びｐビ
ット目のシフト禁止制御端子を有効状態にする０次いで
ｎビット目の、シフトする方向と同一方向に隣り合うビ
ットのセルのシフト開始制御端子を有効にする。これに
よリシフトが開始され、そのシフトの速さはデータラッ
チ部のデータシフト及びラッチ速度とシフト制、御部の
速度により定まる固有の速度でシフトされる。なおここ
で、１≦ｍ≦ｎ＜ｐ≦Ｅ、もしくは１≦ｐ＜ｎ≦ｍ≦ｌ
である。

以下の説明は、前者の場合、即ち、例えば１６ビツトレ
ジスタにおいて３ビツト目から７ビツト目までを１３ビ
ツト目までシフトするような場合を考える。

この場合、３ビツト目と１３ビツト目のシフト禁止制御
端子を有効にし、８ビツト目のシフト開始制御端子を有
効にする。このようにしてシフトを行なうと、３ビツト
目から７ビツト目までのデータは９ビツト目から１３ビ
ツト目までにシフトされ、１ビット目、２ビツト目及び
１４ビツト目から１６ビツト目までのデータは変化しな
い。また、もしｍビット目、即ちここでは３ビツト目の
シフト禁止制御端子を有効にしなければ、１ビット目、
２ビツト目のデータもシフトされる。

また、ｍ＝１もしくはｐ＝／ｌのような場合には、それ
ぞれ１ビツト目には０ビフト目に相当するビットが常に
シフト中ではないことを示す信号を、またｐビット目に
は（ｐ＋１）ビット目に相当するビットが常にシフト中
ではないことを示す信号を入力する。

次にシフト動作について詳細に説明する。

シフト動作は、まずｎビット目の（ｎ＋１）ビット目へ
のシフトにより開始される。（ｎ＋１）ビット目のシフ
ト開始制御端子を、必要な期間有効にすると、（ｒｌ＋
１）番目のシフト制御部は、ｎ番目及び（ｎ＋２）番目
のシフト制御部に対しシフト動作を禁止させる信号を出
力し、またｎ番目のデータラッチより（ｎ＋１）番目の
データランチへデータをシフトする。

そして（ｎ＋１）番目のシフト制御部は、シフト動作が
完了したことを検出すると、両隣りに出していたシフト
動作を禁止させる信号を解除し、また、両隣りに対して
シフト動作が完了したことを知らせる信号を出力する。

この後者の信号に対しｎ番目及び（ｎ＋２）番目のシフ
ト制御部は、それぞれがリセット後初めてシフト動作に
入れる条件の１つが整フたことを認識し、さらにｎ番目
のシフト制御部は（ｎ−１）番目及び（ｎ＋１）番目が
シフト動作中でないことを認識し、その条件が成立する
と（ｎ−１）番目よりのシフト動作を開始する。同じ＜
（ｎ＋−２）番目のシフト制御部は、（ｎ＋１）番目及
び（ｎ＋３）番目がシフト動作中でないことを認識し、
その条件が成立すると（ｎ＋１）番目よりのシフト動作
を開始する。

以下同様にシフト動作が展開され、ｎビット目のデータ
がｐビット目に達すると、そのｐビット目のシフト制御
部は自分自身のシフト動作が完了した時点でｐビット目
自身の以後のシフトを禁止し、かつ（ｐ＋１）ビット目
のシフト動作を禁止する。また、（ｐ−１）ビット目に
、次の（ｐ　−１）′ビット目自身のシフトが完了した
時点で以後のシフトを禁止し、さらに（ｐ−２）ビット
目に対し同様の信号を送れるようにする信号を入力する
。以下同様にしてシフト動作は進行しないようになる。

またｍビット目のシフトが初めて１度目のシフトとする
と、通常ならば（ｍ−１）ビット目がシフト動作に入る
が、ｍビット目のシフト禁止制御端子が有効であるため
、（ｍ−１）ビット目に対しｍビット目がリセット後初
めてシフトしたという情報を伝えない。従って（ｍ−１
）ビット目はシフト動作が行なわれず、シフトされない
部分のデータが保存される。

第２図は、第１図におけるデータランチ及びシフト制御
部の構成の概要を示すものである。第２図において、９
５はデータラッチ部、９６はシフト制御部であり、９７
はデータ久方端子、９８はデータ出力端子、９９はデー
タラッチ回路である。

ここで、第２図の左側に隣接するビットを前段。

右側に隣接するビットを次段と定義する。なお、シフト
方向は前段から、シフトされる場合と次段からシフトさ
れる場合とがあり、シフト方向に制限はない、第２図の
矢印は信号の流れる方向を示すものであるが、２つの矢
印を持つものはシフト方向によりそのどちらかの矢印の
方向に信号が流れることを示す。

また、１００は前段のデータラッチとの間でシフトされ
るデータが通るデータシフト端子、ｌＯｌは次段のデー
タラッチとの間でシフトされるデータが通るデータシフ
ト端子、１０２はシフト開始制御端子、１０３はシフト
禁止制御端子、１０４はデータラッチ回路９９のシフト
制御を行なうシフト制御回路、１０５は１回目のシフト
動作を開始させることを許可するシフト許可制御回路、
１０６はシフト動作を終了させることを指示するシフト
終了制御回路である。

１０７．１０８はそれぞれ前段２次段のシフト制御部に
対し、現在、当該セルのデータラッチ部９５及びシフト
制御部９６がシフト動作中であることを示すシフト中信
号を出力する端子、１０９は前段がシフト中であること
を示す前段シフト中信号が入力する端子、１１０は次段
がシフト中であることを示す次段シフト中信号が入力す
る端子、１１１．１１２はそれぞれ前段９次段よりのシ
フト許可信号の入力する端子、１１３は前段よりのシフ
ト終了信号の入力もしくは前段へのシフト終了信号の出
力のためのシフト終了端子、１１４は次段よりのシフト
終了信号の入力もしくは次−へのシフト終了信号の出力
のためのシフト終了端子である。

１１５はシフト制御回路１０４にシフトを許可するシフ
ト許可制御回路１０５のシフト許可出力、１１６はシフ
ト制御回路１０４にシフト動作を終了させるためのシフ
ト終了制御回路１０６のシフト終了出力、１１７はデー
タラッチ回路９９にデータをラッチさせるためのシフト
制御回路１０４のデータラッチ出力、１１８はデータラ
ッチ回路９９においてシフト動作が完了したことをシフ
ト制御回路１０４において判断するための判定条件入力
、１１９はデータラッチ回路９９でのシフト動作が完了
したことをシフト許可制御回路１０５゜シフト終了制御
回路１０６に示すシフト制御回路１０４のシフト動作完
了出力、１２０は前段へのシフト許可制御回路１０５の
出力でシフト継続許可を示す端子、１２１は同じく次段
へのシフト継続許可を示す端子である。

そして、データ入力制御端子９１及びデータ出力制御端
子９２よりの信号はデータラッチ回路９９に接続され、
リセット端子９３よりの信号はシフト制御回路１０４．
シフト許可制御回路１０５゜及びシフト終了制御回路１
０６に接続される。方向制御端子９４よりの信号はデー
タラッチ回路９９及びシフト終了制御回路１０６に接続
される。

データシフト端子１００．１０１は、それぞれ前段１次
段のデータシフト端子に接続され、データシフト端子１
００又は１０１がシフトレジスタ６６の端のビットに位
置するとき、データシフト端子１００又は１０１がデー
タの入力端子であるならば、任意の値を入力するか、も
しくは開放状態で用い、データの出力端子であるならば
、開放状態または図示せぬ他の回路の入力信号として用
いる。シフト中信号端子１０７．１０８は、それぞれ前
段の次段シフト中信号１次段の前段シフト中信号に接続
され、これらがシフトレジスタ６６の端に位置する場合
は開放状態とする。前段シフト中信号端子１０９は前段
のシフト中信号端子に、次段シフト中信号端子１１０は
次段のシフト中信号端子に接続され、これらがシフトレ
ジスタ６６の端に位置する場合は、該端子１０９．１１
０を無効状態にする。シフト許可信号端子１１１．１１
２には、それぞれ前段１次段のシフト継続許可端子を接
続し、これらがシフトレジスタ６６の端に位置する場合
は、シフトを許可するに反しない信号を入力する。シフ
ト終了端子１１３，１１４の信号の方向は方向制御端子
９４の信号により定まり、一方が入力ならば他方は出力
となる。シフト終了端子１１３．１１４にはそれぞれ前
段１次段のシフト終了端子を接続し、これらがシフトレ
ジスタ６６の端に位置する場合に、それが出力としての
シフト終了端子ならば開放状態もしくは図示せぬ任意の
回路の入力信号として用い、またそれが入力としてのシ
フト終了端子ならば有効状態もしくはシフト終了制御回
路の動作を古さない状態とする。

第２図に従ってシフトレジスタ６６の動作について詳述
する。例として、データのシフト方゛向は方向制御端子
９４の信号により前段から次段の方向にシフトされる場
合について説明す号。また説明を容易にするため、第２
図に示したものはシフトレジスタ６６のＱビット目に当
たるとする。Ｑは１≦Ｑ≦ｌであり、説明の便宜のため
に、Ｑの値は一定とせず、ｍ　＜　Ｑ　＜　ｎとしたり
、Ｑ＝ｆｉ＋１としたりする。そしてＱの値を変更する
まではＱは１≦Ｑ≦ｌの任意の値をとるものとする。

まず、リセット端子９３へのリセット信号により、シフ
ト制御回路１０４はシフト動作を行なっフト制御回路１
０４のシフト動作を禁止する状態に、シフト終了制御回
路１０６はシフト動作が終了していない状態にそれぞれ
初期化される。従っデークラッチ出力１１７は“０”に
、シフト許可０は“１゛に、レフト終了端子（出力）１
１３は０ｍに、シフト終了出力１１６は“０”に騙れぞ
れ初期化されるものとする。

次に、データ入力制御端子９１に入力する信号により、
データラッチ回路９９にデータ入力端子９７よりデータ
が入力され保持される。逆にデータランチ回路９９より
データを読み出す場合には、データ出力制御端子９２に
入力する信号により、データ出力端子９８よりデータを
読み出す。なお、データ入力制御端子９１．データ出力
制御端子９２については図示せぬ外部回路に含まれたり
、存在しないことがある。また、データ入力端子９７゜
データ出力端子９８については、同一のものであったり
、存在しないことがある。

ここで、シフト許可制御回路１０５はリセット信号を解
除した後でシフト動作が勝手に開始されるのを防ぐため
に設番゛すられたものであり、前述のように、隣接する
ビットの少なくとも１つが初めてシフト動作を終了する
までシフトを行なわないようにする。またシフト動作が
シフトを必要とするビットに順序正しく伝搬するように
するためのものでもある。

そして次にｍビット目とｐビット目のシフト禁止側ｍ端
子を有効にし、シフトされるビットのシフトが完了する
まで、少なくともシフト終了制御回路１０６内で有効で
あるようにする。

以下ではＱ＝ｎ＋ｌとして説明を進める。（ｎ＋１）ビ
ット目のシフト開始制御端子１０２を有効にし、シフト
制御回路１０４にシフト動作を開始させる。この信号に
よる起動では、前段シフト中信号端子１０９９次段シフ
ト中信号端子１１０及びシフト許可制御回路１０５より
のシフト許可出力１１５の状態は無視される。上記シフ
ト動作開始によりシフト中信号端子１０７及び１０８は
“ｌ”になり、ｎ番目及び（ｎ＋２）番目のビットのシ
フト動作を禁止させ、安定なデータがｎ番目から（ｎ＋
１）番目にシフトされ、また（ｎ＋２）番目がシフト中
のデータをシフトしないようにする。またデータラッチ
出力１１７も“ｌ”になり、データラッチ回路９９のシ
フト動作が行なわれ、シフト動作完了出力１１９もＯ”
になる。

シフト動作の完了は、判定条件入力１１８によリシフト
制御回路１０４において検出される。シフトの完了が検
出されると、データランチ出力１１７を“０”にしてシ
フトされたデータを保持する。またシフト中信号端子１
０７及び１０８を“０゛にして、当該ビットではシフト
中でないということを隣接するｎ番目及び（ｎ＋２）番
目のビットに知らせる。またシフト制御回路１０４内に
おけるシフト動作の完了の判定も行なわれなくなり、シ
フト動作完了出力１１９は“ｌ”になる。

これによりソフト許可制御回路１０５は、シフト許可信
号端子１１１．１１２が“Ｏ“ではあるが自分自身のシ
フトが完了したため、シフト禁止制御端子１０３の信号
により前段もしくは次段のシフトが許可されている場合
には、シフト継続許可端子１２０，１２１を“ｌ”にし
て前段もしくは次段の引続くシフト動作を許可する。

またシフト終了制御回路１０６は、シフト禁止制御端子
１０３の信号により、この（ｎ＋１）ビット目がｐビッ
ト目であるか否かの判断を行ない、ｎ　＋　ｌ　＝　ｐ
ならばシフト終了端子１１３を“１″にし、これにより
次に前々段が前段へのシフトを行なった段階で同じく前
段がシフト動作を終了できるようにするとともに、当該
ビットのシフト終了出力１１６を−“１″にしてシフト
制御回路１０４が以後のシフト動作を行なわないように
する。

またこの場合、即ちシフト禁止制御端子１０３の信号が
有効で次段のシフトが許可されていない場合、シフト許
可制御回路１０５はシフト継続許可端子１２１を“１”
とせずに、次段のシフトを禁止する。このようにして次
段がシフトしないため、次々段以降もシフトしない。ま
た、ｎ＋ｌ≠ｐならば、シフト終了端子１１３及びシフ
ト終了出力１１６は“Ｏゝのままであり、従って（ｎ＋
２）ビット目の引続くシフト動作を許可する。ｎビット
目は（ｎ＋１＞ビット目のデータシフト完了により（ｎ
−１）ビット目よりのデータをシフトさせる動作に入る
。また同じくｎ＋１≠ｐならば、（ｎ　＋　２）ビット
目も（ｎ＋１）ビット目よりのデータをシフトさせる動
作に入る。

ここでは、まずＱ＝ｎとしてｎビット目のシフト動作に
ついて説明する。従って次段は（ｎ＋１）ビット目、前
段は（ｎ−１）ビット目に当たる。

次段（ｎ＋１）ビット目のシフト継続許可端子からの信
号はシフト許可信号端子１１２に入力されているため、
（ｎ＋１）ビット目のシフト動作終了により、シフト許
可制御回路１０５はシフト制御回路１０４に対しシフト
許可出力１１５を“１”にしてシフトを許可する。シフ
ト制御回路１０４は、さらに前段シフト中信号１０９と
次段シフト中信号１１０が“０”で、かつシフト終了出
力１１６が“０”である条件が成立した時点で、ｎビッ
ト目の（ｎ−１）ビット目よりのシフト動作を開始する
。シフトに関する動作は前記（ｎ＋１）ビット目のシフ
ト動作と同様である。

そしてｎビット目のシフトが終わったことを示すシフト
動作完了出力１１９が“１”になると、シフト許可制御
回路１０５はシフト禁止制御端子１０３の信号に従い、
その信号が有効ならばシフ）ＩＩ続許可端子１２０を“
１”にしない、従って引続く前段から１ビツト目までの
シフトは行なわれず、データは保存される。またシフト
禁止制御端子１０３の信号がシフトを禁止していなけれ
ば他のビットのシフト動作が同様にして行なわれる。

またＨ＋ｌ＝ｐの場合については既に述べたようにシフ
ト終了制御回路１０６によりｎビット目のシフト動作は
以後行なわれない。

ここでもう一度Ｑ＝ｎ＋２として、（ｎ＋２）ビット目
の（ｎ＋１）ビットよりのデータのシフトについて説明
する。従って前段は（ｎ−１−１）ビット目１次段は（
ｎ＋３）ビット目に当たる。シフト許可信号端子１１１
には前段のシフト継続許可端子が接続されているため、
前段の（ｎ＋１）ビット目がシフトを完了し、シフト継
続許可端子が“ｌ”になると、シフト許可制御回路１０
５はシフト制御回路１０４にシフト許可出力１１５を“
１”にして送る。シフト制御回路１０４は（ｎ＋１）ビ
ット目のシフト中信号が０”になった時点、部ち（ｎ＋
１）ビット目のシフト動作が終わったことと、同様に次
段のシフト中信号が“０”であり、かつシフト終了制御
回路１０６の出力が有効でないという条件により、（ｎ
←２）ビット目はシフト動作を開始する。シフト動作は
前記の（ｎ＋１）ビット目におけるものと同しである。

このようにして、以後同様にシフト動作が連続的に行な
われる。

なお、Ｈ＋２＝ｐならば、（ｎ＋１）ビット目のシフト
の説明において述べたと同様に、シフト終了制御回路１
０６からシフト終了端子１１３に“１″を出し、以後の
（ｎ＋２）ビット目におけるシフト動作を行なわない。

またシフト継続許可端子１．２１を“０”にし、（ｎ＋
３）ビット目以降のシフトを禁止する。ｎ＋２≠ｐであ
れば更に（ｎ＋３）ビット目のシフトが引続き開始され
る。

第３図は実際のデータのシフトの状態を模式的に示した
もので、７ビツトのシフトレジスタに１ビツト目から７
ビソト自まで）ＩｌＩにＡ、Ｂ、Ｃ，Ｄ。

Ｅ、Ｆ、Ｇというデータをセントした後、２ビツト目と
３ビツト目のブロックを６ビツト目までシフトする場合
の各ビットのデータの状態を示したものである。第３図
において、一番上の列はデータをセットした状態のシフ
トレジスタであり、ここで各条件をセットしシフトを開
始させると、シフトレジスタの内容は下の列に移って行
き、最終的に２．３ビツト目が５．６ビツト目までシフ
トされ、シフトされない部分の１ビツト目及び７ビツト
目のデータ、Ａ及びＧは変化しない。

このように、本実施例によれば、任意のビット長のシフ
トレジスタにおいて、任意の位置の任意の長さのデータ
のブロックを任意の位置に高速にシフトでき、またシフ
トされない部分のデータは保存されることになる。

第４図は各回路の具体的な一構成例を示すものである。

以下、この第４図の回路の構成を説明すると同時に、そ
の動作を説明する。同図においては、シフト方向を一定
とし、左から右へデータはシフトされるものと仮定する
ため、方向制御端子９４とその信号を入力とするデータ
ラッチ回路９９及びシフト終了制御回路１０６の方向制
御に関する回路は示していない。

データラッチ回路９９は２人力ＡＮＤ回路を持つＡＮＤ
ＮＯＲ回路１２２と、同じく２人力ＡＮＤ回路を持つＡ
ＮＤＮＯＲ回路１２３とによるフリップフロップで構成
されている。１２４及び１２５は第２図に示したデータ
シフト端子１００に相当するデータシフト入力端子、１
２６及び１２７はデータシフト端子１０１に相当するデ
ータシフト出力端子であり、データシフト出力端子１２
６はＡＮＤＮＯＲ回路１２３の出力に接続され、データ
シフト出力端子１２７はＡＮＤＮＯＲ回路１２２の出力
に接続される。データシフト入力端子１２４．１２５に
は互いに逆相の信号を入力し、データシフト出力端子１
２６，１２７には互いに逆相の信号が出力される。この
とき、データランチ出力１１７により、安定なデータシ
フト入力端子１２４．１２５の信号が取り込まれ、これ
がデータラッチ回路９９に保持されると、データシフト
信号入力端子１２４とデータシフト出力端子１２６の信
号は同相であり、同じく入力端子１２５と出力端子１２
７の信号も同相になる。このデータラッチ回路９９にお
いては、データをセットすることも読み出すことも容易
であることは明らかなため、データ入力制御端子９１．
データ出力制御端子９２．データ入力端子９７．データ
出力端子９８については図示していない。

次いでシフト制御回路１０４の構成について述べる。

１２８は３人力ＡＮＤ回路を２組持つＡＮＤＮＯＲ回路
、Ｉ２−９は２人力ＡＮＤ回路を持つＡＮＤＮＯＲ回路
で、ＡＮＤＮＯＲ回路１２８とともにフリップフロップ
を構成する。１３０は３人力のＮＯＲ回路である。そし
てフリップフロップを構成するＡＮＤＮＯＲ回路１２Ｂ
の出力はシフト中信号端子１０７，１０８とデータラン
チ出力１１７に接続され、ＡＮＤＮＯＲ回路１２９の出
力はシフト動作完了出力１１９となる。ＮＯＲ回路１３
０には前段シフト中信号端子１０９．次段シフト中信号
端子１１０．及びシフト終了出力１１６が接続される。

そして上記ＡＮＤＮＯＲ回路１２８の出力はリセット端
子９３よりのリセット入力により′０″になり、またこ
のＡＮＤＮＯＲ回路１２８の２つの３人力ＡＮＤには、
判定条件人力１０８に相当するデータシフト入力端子１
２４，１２５及びデータシフト出力端子１２６，１２７
の４本の信号と、さ・らにＡＮＤＮＯＲ回路１２８の出
力が接続される。またＡＮＤＮＯＲ回路１２８の１つの
３人力ＡＮＤ回路には、データシフト入力端子１２４と
データシフト出力端子１２６とＡＮＤＮＯＲ回路１２８
の出力とが接続され、他の３人力ＡＮＤ回路には、デー
タシフト入力端子１２５とデータ信号出力端子１２７と
ＡＮＤＮＯＲ回路１２８の出力とが接続される。この部
分は、データラッチ回路９９のシフト動作が完了したこ
と、即ち入力シフトデータと出力シフトデータとが一致
したことを検出する。従ってデータラッチ出力１１７が
有効になった時、−一タラッチが保持していたデータシ
フト出力と取り込もうとするデー、タシフト入力が一致
していれば、直ちにこの回路は一致を検出する。

ＮＯＲ回路１３０は、前段及び次段がシフト中でな（、
かつシフト終了制御回路１０６の出力が有効でない、即
ちシフトをまだ終了しないという条件が成立すると有効
になる。このＮＯＲ回路１３０の出力は、さらにシフト
許可制御回路１０５の出力１１５と積がとられ、ＡＮＤ
ＮＯＲ回路１２９に入力される。シフト許可制御回路１
０５の出力であるシフト許可出力１１５は、リセット後
初めて前段又は次段もしくは自分自身のシフトが開始さ
れたときに有効になる。そしてリセ・７ト信号により、
シフト許可制御回路１０５は“Ｏ”になる。ＡＮＤＮＯ
Ｒ回路１２８の出力が１１１１１になり、シフト動作が
開始されるのは、シフト開始制御端子１０２に“１”が
入力され、シフトレジスタ６６のシフト動作が初めて開
始される場合、もしくは前述したＮＯＲ回路１３０の出
力が“１”になり、かつ同じく前述したシフト許可制御
回路１０５、の出力であるシフト許可出力１１５を“１
”とする条件が成立したときである。反対に、ＡＮＤＮ
ＯＲ回路１２．９の出力であるシフト？作完了出力１１
９が１１”、即ち有効になるのは、リセット端子９３よ
りリセット信号が入力された場合か、シフト制御回路１
０４で前述のデータラッチ回路９９のシフト動作が完了
したことを検出した場合である。

シフト許可制御回路１０５は、４つの入力を持つＮＯＲ
回路１３１及び２つの入力回路を持つＮＯＲ回路１３２
によるフリップフロップと、シフト動作完了出力１１９
を入力とするインバータ１３３と、３つの入力を持つＮ
ＯＲ回路１３４とからなる。ＮＯＲ回路１３２の出力は
シフト許可出力１１５である。シフト許可信号端子１１
１．！Ｉ２及びインバータ１３３の出力はＮＯＲ回路１
３１に入力され、リセット端子９３よりの信号はＮＯＲ
回路１３２に入力される。シフト許可出力１１５が１”
になる条件については前述した通りである。ＮＯＲ回路
１３４の出力はシフト継続許可端子１２０及び１２１に
接続される。ＮＯＲ回路１３４の３つの入力はシフト動
作完了出力１１９、ＮＯＲ回路１３１の出力、及びシフ
ト禁止制御端子１０３よりの入力信号である。ＮＯＲ回
路１３４の出力が有効になり、ソフト継続許可端子１２
０，１２１に“１″が出力されるのは、前述したシフト
許可出力１１５が“１”になる条件と、シフト動作完了
出力１１９が“Ｏ”になる条件と、かつシフト禁止制御
端子１０３よりの信号が有効でないように設定された場
合である。即ち、このシフト許可制御回路１０５は、例
で示したｌピントシフトレジスタのｍビット目でもｐビ
ット目でもないビットにおいて、前段もしくは次段が初
めて１度シフト動作を行なった後で自分自身のシフト動
作が始まった時か、シフト開始制御端子１０２によりシ
フトが始まった時、即ち（ｎ＋１）ビット目である時か
に、シフト禁止制御端子１０３の入力が“Ｏ”のときに
引続き前段または次段のシフト動作が開始されるように
するものであり、またリセット後に無秩序にシフト動作
が発生しないようにするものである。またシフト禁止制
御端子１０３の入力が“１”のときには前段又は次段が
シフト動作を開始しないようにするためのものである。

シフト終了制御回路１０６は２つの２人力ＡＮＤ回路を
持つＡＮＤＮＯＲ回路１３５及びＮＯＲ回路１３６によ
るフリンブフロソプから構成されている。ＡＮＤＮＯＲ
回路１３５の１つのＡＮＤ回路にはシフト動作完了出力
１１９とシフト禁止制御端子１０３の信号が入力され、
他のＡＮ、Ｄ回路にはシフト終了端子１１４とシフト動
作完了出力１１９が接続される。ＮＯＲ回路１３６の出
力はシフト終了端子１１３に接続され、かつシフト終了
出力１１６となる。そしてこのＮＯＲ回路１３６の出力
は、リセット入力端子９３のリセット信号により“０”
になる。このシフト終了制御回路１０６の働きは、シフ
ト禁止制御端子１０３に“１”が入力された場合、即ち
ｍビット目もしくはｐビット目である場合に、シフト動
作完了出力１１９により自分自身のシフト動作が終った
ことを確認するとシフト終了出力１１６を“ｌ”にして
、以後のシフト動作が行なわれないようにすることであ
る。ｍビット目の場合にはシフト終了端子１１３から（
ｍ−１）ビット目に対し信号を送るが、ｍビット目のシ
フト継続許可端子１２０の出力により（ｍ−１）ビット
目のシフトは開始されないため影響を及ぼさない。また
もう１つの働きは、ｐビット目である場合にはシフト終
了端子１１３から（ｐ−１）ビット目に対し送られた信
号により、（ｐ−２）ビット目より　（ｐ−１）ビット
目へのシフトが完了した時点で該（ｐｉ）ビット目のシ
フト動作完了出力１１９を再び°１”にし、（ｐ−１）
ビット目の以後のシフト動作を禁止することである。こ
のようにして順次（ｐ−２）ビット目以降がシフトされ
るべきビットにシフトされて行く。なおこのためにシフ
ト動作が開始され、従ってシフト動作完了出力１１９が
“ｌ”から“Ｏ”に変化するまでの時間よりもシフト終
了端子１１４に印加される信号の“０”から“１”への
変化までの時間を遅く設定する必要がある。

また後者の変化までに要する時間は、さらに前々段の前
段へのシフトが開始されるまでにしなくてはならない。

このように本実施例では、クロックを用いることなしに
、あるビットとそれに隣接するビア）のセルの状態を検
出し、隣り合うピントの動作を制御するようにしたので
、回路固有のスピードで無駄なく、従って高速なシフト
を行なうことができる。またシフトを行なう位置を指定
する信号を外部において容易に作成することができ、外
部制御回路の簡略化が図られ、かつ任意のビット長を持
つデータブロックを任意の場所ヘシフトすることができ
る。またその時シフトされない部分のデータを変化させ
ることなく保存することができる。

なお、上記実施例ではｍビット目におけるシフト禁止制
御端子を有効とする例を示したが、１ビツト目から（ｍ
−１）ビット目までのデータが保存される必要がなけれ
ば、ｍビット目におけるシフト禁止制御端子を有効と設
定する必要はない。

また各回路の構成は第４図に示したものに限られるもの
ではなく、第２図において示した動作に必要な信号を供
するものであればどのように構成してもよい。また、第
４図の実施例においては単一方向のみのシフト回路を示
したが、第２図において示した考え方により双方向化す
るごともでき、さらにシフト完了を検出する回路を付加
することもできる。

さらに、シフトレジスタを構成する全てのセルにつきシ
フト開始制御端子、シフト禁止制御端子を必ずしも設け
なくてもよい。

〔発明の効果〕

以上のように、本発明に係るシフトレジスタによれば、
各ビットのセルにシフト制御部を設け、クロックを用い
ることなしにあるピントとそれに隣接するビットの状態
を検出し、該検出結果とシフト禁止制御入力及びシフト
開始制御入力とにより当該ビット及び隣接するビットの
動作を制御するようにしたので、回路固有のスピードで
無駄なく、従って高速なシフトを行なうことができ、ま
た外部制御回路の簡略化が図られ、かつ任意のビ・ノド
長を持つデータブロックを任意の場所ヘシフトすること
ができる効果がある。

【図面の簡単な説明】

第１図ないし第４図は本発明の一実施例によるシフトレ
ジスタを示し、第１図はその構成の概要を示す図、第２
図はより詳細な構成の概要を示す図、第３図はデータの
シフト状態を具体的に示す図、第４図は１つのセルの具
体的実施例を示す図、第５図は従来のシフトレジスタの
構成の概要を示す図、第６図は従来のシフトレジスタの
１つのセルの具体的実施例を示す図、第７図は従来のシ
フトレジスタのデータのシフト状態を具体的に示す図、
第８図は従来のシフトレジスタの一構成例であるバレル
シフタの一例を示す図である。６６・・・シフトレジスタ、６７〜７０．９５・・・デ
ータラッチ部、７１〜７４．９６・・・シフト制御部、
８３〜８６．１０２・・・シフト開始制御端子、８７〜
９０，１０３・・・シフト禁止制御端子、１０４・・・
シフト制御回路、１０５・・・シフト許可制御回路、１
０６・・・シフト終了制御回路、１０７，１０８・・・
シフト中信号端子、１０９・・・前段シフト中信号端子
、１１０・・・次段シフト中信号端子、１１１．１１２
・・・シフト許可信号端子、１１３，１１４・・・シフ
ト終了端子、１１５・・・シフト許可出力、１１６・・
・シフト終了出力、１１７　用データランチ出力、１１
８・・・判定条件入力、１１９・・・シフト動作完了出
力、１２０，１２１・・・シフト継続許可端子。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）それぞれデータラッチ部及びシフト制御部からな
る複数のセルを有する外部クロックを要しないシフトレ
ジスタであって、前記シフト制御部は、シフト開始制御
端子及びシフト禁止制御端子と、当該セル又はそれに隣
り合う隣接セルの各々がシフト状態にあるか否か及び隣
接セルが当該セルにシフトを許可する状態にあるか否か
の信号を入力とし、これらの状態と前記シフト禁止制御
端子からの信号とに基づいて当該セル及び隣接セルに対
しシフト許可信号を発生するシフト許可制御回路と、前
記シフト開始制御端子からの信号、前記シフト許可制御
回路の出力、当該セル及び隣接セルの状態信号を入力と
し、前記データラッチ部のシフト動作を行なわせるとと
もに前記隣接セルのシフト制御回路に対し当該セルのシ
フト状態信号を出力するシフト制御回路と、前記シフト
禁止制御端子からの信号、及び当該セル及び隣接セルの
状態信号を入力とし、当該セルのシフト制御回路にシフ
ト動作の終了指示信号を出力するとともに隣接セルへシ
フト動作終了信号を出力するシフト終了制御回路とを備
えたものであることを特徴とするシフトレジスタ。
（２）前記シフト開始制御端子、シフト禁止制御端子は
、所要のセルに設けられていることを特徴とする特許請
求の範囲第１項記載のシフトレジスタ。
（３）前記シフト制御部は、シフト方向を制御するため
のシフト方向制御回路を有するものであることを特徴と
する特許請求の範囲第１項又は第２項記載のシフトレジ
スタ。