SU809382A1 - Ячейка пам ти дл сдвиговогоРЕгиСТРА - Google Patents

Description

(54) ЯЧЕЙКА ПАМЯТИ ДЛЯ СДВИГОВОГО РЕГИСТРА

Изобретение относитс  к построению структур вычислительной техники и дискретной автоматики на логических элементах , преимущественно в интеграль ном исполнении. Известен регистр сдвига,  чейка пам ти которого содержит два триггера, выполненные на элементах И-ИЛИ-НЕ, и элементы И 1. Однако наличие значительного колкчества элементов- усложн ет структуру  чейки пам ти, что в конечном счете, при проектировании регистров сдвига пр водит к увеличению мощности генерато ра тактовых импульсов. Наиболее близким к предлагаемому  вл етс  регистр сдвига,  чейка пам т которого содержит два RS -триггера, одни из которых триггер пам ти, другой коммутационный триггер. В каждом три гере выход элемента И-ИЛИ-НЕ соединен с одним из входов всех элементов И 12 Разр д этого реверсивного регистра  вл етс  самым эксмомичным с точки зрени  количества элементов И-ИЛИ-НЕ при максимально достижимом быстродействии . Недостатком известного регистра  вл етс  повышенна  нагрузка на генератор тактовых импульсов, так как вход тактовых импульсов регистра в каждой  чейке нагружен на шесть входов логических элементов. Поэтому при проектировании многоразр дных реверсивных регистров сдвига приходитс  на 5О% увеличивать необходимую мощность генератора тактовых импульсов. Цель изобретени  - повышение надежности  чейки пам ти за счет снижени  коэффициента разветвлени  тактов Л шины. Поставленна  цель достигаетс  тем, что в  чейку пам ти дл  сдвигового регистра , содержащую триггер пам ти, выполненный на первом, втором элементах И и первом и втором элементах ИЛИ-HEj

коммугацнонный триггер, выполненный на третьем, четвертом, п том и шестом элементах И и третьем и четвертом элементах , причем первые входы первого и второго элементов И триггера пам ти соединены с выходами элементов ИЛИНЕ и первыми входами элементов И коммутационного триггера соответственно,

вторые входы первого и второго элементов И триггера пам ти и третьего и четвертого элементов И коммутационного триггера соединены с тактовой шиной, вторые входы п того и шестого элементов И коммутационного триггера соединены со входами  чейки пам ти, выходы элементов ИЛИ-НЕ триггера пам ти соединены с первыми выходами  чейки пам ти и шины сдвига, введены в коммутационный триггер седьмой и восьмой элементы И, первые входы которых подключены к первым входам п того и шестого элементов И коммутационного триггера, вторые входы - к первой шине сдвига, третьи входы - ко вторым выходам; чейки пам ти, а третьи входы п того и шестого элементов И коммутационного триггера соединены со второй шиной сдвига.

На чертеже представлена схема  чейки пам ти дл  сдвигового регистра.

Ячейка пам ти содержит триггер пам ти 1, выполненный на элементах И 2 и 3 и элементах ИЛИ-НЕ 4 и 5, коммутационный триггер 6, выполненный на элементах И 7 - Ю. причем вторые входы элементов 9 и 1О соединены со входами 11 и 12  чейки пам ти, выходы элементов ИЛИ-НЕ 4 и 5 соединены с первыми выходами 13 и 14  чейки пам ти , а третьи входы элементов И 9 и 1О соединены со вторыми выходами 15 и

16 чейки пам ти, вторые входы элементов И 9 и 1О соединены с первой шиной сдвига 17, третьи входы элементов И 9 и Ю - со второй шиной сдвига 18, вторые входы элементов И 2 и 3 и элементов И 7 и 8 соединены с тактовой шиной 19.

Функци  реверсивной обработки инффмации в разр де регистра, построенного на предлагаемой  чейке пам ти, реализуетс  на элементах коммутационного триггера 6.

Сдвиг BtipaBo осуществл етс  при значени х входов реверса и инверсии реверс соответственно Р шинам

17и 18 соответственно. В этом режиме элементы И 9 и Ю закрыты и воспринимают информацию от предьшущего разр да .

Сдвиг влево осушествл егс  при значени х входов реверса и инверсии реверса соответственно К 1иК 0. В этом режиме элементы И 9 и 1О также закрыты и воспринимают информацию от предыдущего разр да. Вход тактовьк импульсов в каждом разр де нагружен на четыре входа логических элементов.

Claims (2)

1.Авт зское свидетельство СССР

55 № 427387, кл. QUO 19/ОО, 1971.

2.Филиппов А. Г. и др. Проектирование логических узлов ЭВМ М. Сов. радио , 1974, с. 137 (прототип).

let