JPH04299B2

JPH04299B2 -

Info

Publication number: JPH04299B2
Application number: JP59276294A
Authority: JP
Inventors: Tatsuo Yamada
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-12-27
Filing date: 1984-12-27
Publication date: 1992-01-07
Also published as: DE3546006A1; US4660217A; DE3546006C2; JPS61153899A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、任意のビツト長のデータブロツク
を任意のビツト数高速にシフトすることができ、
かつシフトされない部分のデータを保持すること
のできるシフトレジスタに関するものである。

〔従来の技術〕

第５図は従来のシフトレジスタの一構成例の概
要を示すものであり、これは並列入力，並列出力
のシフトレジスタの一例である。１は全ビツト長
ｌのシフトレジスタ、２はシフトレジスタ１の１
番目のセル、３〜７は同じくそれぞれ２番目のセ
ル，３番目のセル，（ｌ−２）番目のセル，（ｌ−
１）番目のセル，ｌ番目のセルである。８は１番
目のセル２のデータ入力端子、９〜１３は同じく
それぞれ２番目のセル３のデータ入力端子，３番
目のセル４のデータ入力端子，（ｌ−２）番目の
セル５のデータ入力端子，（ｌ−１）番目のセル
６のデータ入力端子，ｌ番目のセル７のデータ入
力端子である。１４は１番目のセル２のデータ出
力端子、１５〜１９は同じくそれぞれ２番目のセ
ル３のデータ出力端子，３番目のセル４のデータ
出力端子，（ｌ−２）番目のセル５のデータ出力
端子，（ｌ−１）番目のセル６のデータ出力端子，
ｌ番目のセル７のデータ出力端子である。２０は
データ入力端子８〜１３よりシフトレジスタ１を
構成するセル２〜７へデータを入力するためのデ
ータ入力制御端子、２１は前記セル２〜７に蓄え
られたデータをシフトするシフト制御端子、２２
は前記セル２〜７に蓄えられたデータをシフトレ
ジスタ１から読み出すためのデータ出力制御端子
である。

第６図は第５図のシフトレジスタ１のセル２〜
７の具体的構成例を示し、ＮチヤネルMOS
FETと論理記号とを用いて示したものである。
この第６図に示したものは、単一方向のみのシフ
トを行なうシフトレジスタのセルの一例である。

図において、２３はシフトレジスタ１を構成す
る１つのセル、２４は第５図の端子８〜１３に相
当するセル２３のデータ入力端子、２５は第５図
の端子１４〜１９に相当するセル２３のデータ出
力端子である。また、２６，２７はそれぞれセル
２３のシフト時のシフトデータ入力端子，シフト
データ出力端子であり、シフトデータ入力端子２
６には該セル２３の前段のシフトデータ出力端子
よりのデータが入力され、シフトデータ出力端子
からのデータは該セル２３の次段のセルのシフト
データ入力端子に入力されるようになつている。
また、このセル２３が１番目のセル２として用い
られる場合には、シフトデータ入力端子２６には
任意のデータが入力され、ｌ番目のセル７として
用いられる場合には、シフトデータ出力端子は開
放される。２８はシフト制御端子２１に入力され
る信号を入力とするインバータ、２９はインバー
タ２８の出力信号であるラツチ信号である。

３０〜３４はＮチヤネルエンハンスメント型
MOS FETによるトランスフアゲートで、トラ
ンスフアゲート３０〜３２のそれぞれの一端は接
続点３５に接続され、トランスフアゲート３３，
３４のそれぞれの一端は接続点３７に接続され
る。トランスフアゲート３０の他の一端はデータ
入力端子２４に、トランスフアゲート３１の他の
一端はシフトデータ入力端子２６に接続され、ト
ランスフアゲート３２，３３のそれぞれの他の一
端は接続点３６に、トランスフアゲート３４の他
の一端は接続点３８に接続される。

またデータ出力端子２５及びシフトデータ出力
端子２７には接続点３８の信号が出力される。ト
ランスフアゲート３０のゲートにはデータ入力制
御端子２０に入力される信号が、トランスフアゲ
ート３１及び３４のゲートにはシフト制御端子２
１に入力される信号が、そしてトランスフアゲー
ト３２及び３３のゲートにはラツチ信号２９が接
続される。

３９，４０及び４１，４２はそれぞれ直列に接
続されたインバータであり、インバータ３９は接
続点３５の信号を入力とし、その出力はインバー
タ４０の入力に接続される。インバータ４０の出
力は接続点３６に接続される。インバータ４１は
接続点３７の信号を入力とし、その出力はインバ
ータ４２の入力に接続される。インバータ４２の
出力は接続点３８に接続される。

このように、トランスフアゲート３０〜３４及
びインバータ３９〜４２により、２入力のラツチ
型シフトレジスタのセル２３が構成されている。
なお、データ入力制御端子２０に入力されるデー
タ入力制御信号と、シフト制御端子２１に入力さ
れるシフト制御信号及びラツチ信号２９は全ての
セルにおいて共通に用いられる。

ここで、上記接続点とは以下を含め信号が電気
的に接続されることを示す。また以下の動作の説
明においては正論理を用い、論理的に正の状態を
“１”とし、論理的に非正の状態を“０”として
表わす。

次に動作について説明する。

第６図において、シフト制御端子２１に入力す
る信号を“０”に保つことによりセル２３はラツ
チ状態となり、シフトレジスタ１はシフト動作を
行なわない。このときデータ入力制御端子２０に
入力する信号を“１”にし、データ入力端子２４
よりラツチ状態を変えるに十分な駆動力にてデー
タを入力することにより、入力されたデータがセ
ル２３にラツチされる。この後、データ入力制御
端子２０に入力する信号を“０”にし、その後、
シフト制御端子２１に“１”を入力することによ
りデータは１ビツト分だけシフトされる。

第７図は第６図におけるシフトレジスタの動き
を具体的かつ模式的に示したものであり、シフト
されるデータの動きが明確になるように簡略に示
している。第７図では６ビツトのシフトレジスタ
４３の例を示しており、セルは左から右へ１番
目，…，６番目と位置している。第７図ａは、６
ビツトシフトレジスタ４３は左から順にＡ，Ｂ，
…，Ｆというデータがセツトされた状態を示す。
このとき、１番目のセルのシフトデータ入力端子
２６には“１”の信号を入力するとする。この状
態で２ビツト右側へシフトすると、第７図ｂに示
す状態となる。

このように２ビツトのシフトを行なうために
は、シフト制御端子２１に２回“１”を入力する
必要がある。また一般的にｎビツトのシフトを行
なうにはｎ回のシフト制御信号を入力する必要が
あり、その場合シフト回数の制御を行なうことが
必要となる。

また、シフト動作により全セルの内容が変化す
るため、例えば第７図ｃに示すようなＡからＦの
うち、ＢからＤまでの３ビツトを右へ１ビツトだ
け移動し、ＡもしくはＦの状態を変化させないと
いつたことを行なうためには、各セル毎にシフト
制御信号を別々に入力しなくてはならない。いず
れにせよ、１回のシフトで１ビツトずつしかシフ
トできないため、ビツト幅の広いシフトレジスタ
では高速化しにくい。

第８図は、上述のようにｎビツトのシフトにｎ
回のシフト制御信号を入力しなければならないと
いう点を改善したものの一例を示し、一般にバレ
ルシフタと呼ばれるものである。そしてこのバレ
ルシフタは、１回で全てのビツトを転送すること
ができる。

この第８図に示したものは、４ビツトのバレル
シフタの、ＮチヤネルエンハンスメントMOS
FETによる一構成例で、シフト方向は単一方向
であり、かつローテート機能は含ませていない。
また簡略に示すために、入力データのラツチ回路
や出力データのラツチ回路及びシフト制御信号に
関する制御部分は示していない。図において、４
４〜４７は第１〜第４データ入力端子、４８〜５
１は第１〜第４データ出力端子である。５２は０
ビツトシフト制御端子、５３は１ビツトシフト制
御端子、５４は２ビツトシフト制御端子、５５は
３ビツトシフト制御端子、５６〜６５はトランス
フアゲートである。

次に各トランスフアゲート５６〜６５と各デー
タ入力端子４４〜４７及び各データ出力端子４８
〜５１との電気的接続状態について示す。トラン
スフアゲート５６は第１データ入力端子４４と第
１データ出力端子４８とに接続される。以下同様
に、トランスフアゲート５７は端子４５と４９
に、トランスフアゲート５８は端子４６と５０
に、トランスフアゲート５９は端子４７と５１
に、トランスフアゲート６０は端子４４と４９
に、トランスフアゲート６１は端子４５と５０
に、トランスフアゲート６２は端子４６と５１
に、トランスフアゲート６３は端子４４と５０
に、トランスフアゲート６４は端子４５と５１
に、トランスフアゲート６５は端子４４と５１に
それぞれ接続される。

続いて各シフト制御端子５２〜５５と各トラン
スフアゲート５６〜６５のゲートとの電気的接続
状態について記す。０ビツトシフト制御端子５２
はトランスフアゲート５６〜５９のゲートに接続
される。以下同様に、１ビツトシフト制御端子５
３はトランスフアゲート６０〜６２のゲートに、
２ビツトシフト制御端子５４はトランスフアゲー
ト６３，６４のゲートに、３ビツトシフト制御端
子５５はトランスフアゲート６５のゲートにそれ
ぞれ接続されている。

次にこの第８図で示したバレルシフタの動作に
ついて説明する。

シフトしようとするデータ４ビツトは、各デー
タ入力端子４４〜４７に入力される。このとき、
各ビツトシフト制御端子５２〜５５には“０”を
入力しておく。次いで、例えば２ビツトシフトを
する場合には、２ビツトシフト制御端子５４を
“１”にする。これにより第１データ入力端子４
４に入力されたデータはトランスフアゲート６３
を通り第３データ出力端子５０に出力される。ま
た第２データ入力端子４５に入力されたデータは
トランスフアゲート６４を通り、第４データ出力
端子５１に出力される。このとき第１データ出力
端子４８及び第２データ出力端子４９の状態は定
まらない。

〔発明が解決しようとする問題点〕

このように、第８図に示したバレルシフタで
は、ｎビツトのシフトを１回のシフト制御信号の
入力で行なうことができる。しかしながらバレル
シフタのビツト数が増えるとトランスフアゲート
の数が増大し、またビツトシフト制御線の数も増
大し、小型化することが難しくなる。またデータ
の入力ライン，データの出力ライン，ビツトシフ
ト制御ライン，及びトランスフアゲートが交差す
るために同様に小型化することが難しい。更に第
７図ｃに示したようなシフトを行なわせるために
はトランスフアゲート数の増大やビツトシフト制
御ラインの追加が必要となり大型化する。

この発明は、以上のような点に鑑みてなされた
もので、簡単な構成で任意のデータブロツク長を
任意のビツト数高速にシフトでき、かつシフトさ
れない部分のデータを保持することのできるシフ
トレジスタを提供することを目的としている。

〔問題点を解決するための手段〕

本発明に係るシフトレジスタは、シフト開始制
御端子及びシフト禁止制御端子と、当該セル及び
それに隣接するセルの状態を示す信号と前記シフ
ト禁止制御端子からの信号とによりシフト許可信
号を発生するシフト許可制御回路と、前記シフト
開始制御端子からの信号，前記シフト許可制御回
路の出力，及び各セルの状態信号によりデータラ
ツチ部のシフト動作を行なわせるとともに、隣接
セルに当該セルの状態信号を出力するシフト制御
回路と、前記シフト禁止制御端子からの信号，及
び各セルの状態信号により前記シフト制御回路に
シフト動作終了指示信号を出力するとともに隣接
セルへシフト動作終了信号を出力するシフト終了
制御回路とを設けたものである。

〔作用〕

この発明においては、あるビツトのセルとそれ
に隣接するセルの状態を検出し、各セルの状態信
号及び外部から任意のビツトのセルに入力される
シフト禁止制御信号，シフト開始制御信号により
当該セル及び隣接セルのシフト動作を制御し、任
意の長さのデータブロツクを任意のビツト数高速
にシフトするとともに、シフトされない部分のデ
ータを保持する。

〔実施例〕

以下、本発明の実施例を図について説明する。
第１図はこの発明の一実施例によるシフトレジス
タの構成の概要を示すものである。図において、
６６は全ビツト長ｌのシフトレジスタ、６７はシ
フトレジスタ６６の１番目のデータラツチ、６８
は２番目のデータラツチ、６９は（ｌ−１）番目
のデータラツチ、７０はｌ番目のデータラツチで
ある。７１はシフトレジスタ６６の１番目のシフ
ト制御部、７２は２番目のシフト制御部、７３は
（ｌ−１）番目のシフト制御部、７４はｌ番目の
シフト制御部である。

また、７５は１番目のデータラツチ６７のデー
タ入力端子、７６は２番目のデータラツチ６８の
データ入力端子、７７は（ｌ−１）番目のデータ
ラツチ６９のデータ入力端子、７８はｌ番目のデ
ータラツチ７０のデータ入力端子である。７９は
１番目のデータラツチ６７のデータ出力端子、８
０は２番目のデータラツチ６８のデータ出力端
子、８１は（ｌ−１）番目のデータラツチ６９の
データ出力端子、８２はｌ番目のデータラツチ７
０のデータ出力端子である。８３は１番目のシフ
ト制御部７１に入力されるシフト開始制御端子、
８４は２番目のシフト制御部７２に入力されるシ
フト開始制御端子、８５は（ｌ−１）番目のシフ
ト制御部７３に入力されるシフト開始制御端子、
８６はｌ番目のシフト制御部７４に入力されるシ
フト開始制御端子である。８７は１番目のシフト
制御部７１に入力されるシフト禁止制御端子、８
８は２番目のシフト制御部７２に入力されるシフ
ト禁止制御端子、８９は（ｌ−１）番目のシフト
制御部７３に入力されるシフト禁止制御端子、９
０はｌ番目のシフト制御部７４に入力されるシフ
ト禁止制御端子である。９１はシフトレジスタ６
６にデータを入力するためのデータ入力制御端
子、９２はシフトレジスタ６６よりデータを出力
するためのデータ出力制御端子、９３はシフトレ
ジスタ６６を初期状態にするリセツト端子、９４
はデータのシフト方向を定める方向制御端子であ
る。

次に第１図に示したレジスタの概略動作につい
て説明する。

まず、シフトレジスタ６６はリセツト端子９３
にリセツト信号が入力されると初期状態となる。
次いでデータ入力制御端子９１に制御信号を入力
することにより、データ入力端子７５〜７８より
データラツチ６７〜７０にデータをラツチする。

このｌビツト長のシフトレジスタ６６のｍビツ
ト目からｎビツト目までの（ｍ−ｎ＋１）ビツト
のデータブロツクをｐビツト目までシフトしよう
とする場合、方向制御端子９４によりシフト方向
を定め、ｍビツト目及びｐビツト目のシフト禁止
制御端子を有効状態にする。次いでｎビツト目
の、シフトする方向と同一方向に隣り合うビツト
のセルのシフト開始制御端子を有効にする。これ
によりシフトが開始され、そのシフトの速さはデ
ータラツチ部のデータシフト及びラツチ速度とシ
フト制御部の速度により定まる固有の速度でシフ
トされる。なおここで、１ｍｎ＜ｐｌ、も
しくは１ｐ＜ｎｍｌである。

以下の説明は、前者の場合、即ち、例えば16ビ
ツトレジスタにおいて３ビツト目から７ビツト目
までを13ビツト目までシフトするような場合を考
える。

この場合、３ビツト目と13ビツト目のシフト禁
止制御端子を有効にし、８ビツト目のシフト開始
制御端子を有効にする。このようにしてシフトを
行なうと、３ビツト目から７ビツト目までのデー
タは９ビツト目から13ビツト目までにシフトさ
れ、１ビツト目，２ビツト目及び14ビツト目から
16ビツト目までのデータは変化しない。また、も
しｍビツト目、即ちここでは３ビツト目のシフト
禁止制御端子を有効にしなければ、１ビツト目，
２ビツト目のデータもシフトされる。

また、ｍ＝１もしくはｐ＝ｌのような場合に
は、それぞれ１ビツト目には０ビツト目に相当す
るビツトが常にシフト中ではないことを示す信号
を、またｐビツト目には（ｐ＋１）ビツト目に相
当するビツトが常にシフト中ではないことを示す
信号を入力する。

次にシフト動作について詳細に説明する。

シフト動作は、まずｎビツト目の（ｎ＋１）ビ
ツト目へのシフトにより開始される。（ｎ＋１）
ビツト目のシフト開始制御端子を、必要な期間有
効にすると、（ｎ＋１）番目のシフト制御部は、
ｎ番目及び（ｎ＋２）番目のシフト制御部に対し
シフト動作を禁止させる信号を出力し、またｎ番
目のデータラツチより（ｎ＋１）番目のデータラ
ツチへデータをシフトする。

そして（ｎ＋１）番目のシフト制御部は、シフ
ト動作が完了したことを検出すると、両隣りに出
していたシフト動作を禁止させる信号を解除し、
また、両隣りに対してシフト動作が完了したこと
を知らせる信号を出力する。この後者の信号に対
しｎ番目及び（ｎ＋２）番目のシフト制御部は、
それぞれがリセツト後初めてシフト動作に入れる
条件の１つが整つたことを認識し、さらにｎ番目
のシフト制御部は（ｎ−１）番目及び（ｎ＋１）
番目がシフト動作中でないことを認識し、その条
件が成立すると（ｎ−１）番目よりのシフト動作
を開始する。同じく（ｎ＋２）番目のシフト制御
部は、（ｎ＋１）番目及び（ｎ＋３）番目がシフ
ト動作中でないことを認識し、その条件が成立す
ると（ｎ＋１）番目よりのシフト動作を開始す
る。

以下同様にシフト動作が展開され、ｎビツト目
のデータがｐビツト目に達すると、そのｐビツト
目のシフト制御部は自分自身のシフト動作が完了
した時点でｐビツト目自身の以後のシフトを禁止
し、かつ（ｐ＋１）ビツト目のシフト動作を禁止
する。また、（ｐ−１）ビツト目に、次の（ｐ−
１）ビツト目自身のシフトが完了した時点で以後
のシフトを禁止し、さらに（ｐ−２）ビツト目に
対し同様の信号を送れるようにする信号を入力す
る。以下同様にしてシフト動作は進行しないよう
になる。

またｎビツト目のシフトが初めて１度目のシフ
トとすると、通常ならば（ｍ−１）ビツト目がシ
フト動作に入るが、ｍビツト目のシフト禁止制御
端子が有効であるため、（ｍ−１）ビツト目に対
しｍビツト目がリセツト後初めてシフトしたとい
う情報を伝えない。従つて（ｍ−１）ビツト目は
シフト動作が行なわれず、シフトされない部分の
データが保存される。

第２図は、第１図におけるデータラツチ及びシ
フト制御部の構成の概要を示すものである。第２
図において、９５はデータラツチ部、９６はシフ
ト制御部であり、９７はデータ入力端子、９８は
データ出力端子、９９はデータラツチ回路であ
る。ここで、第２図の左側に隣接するビツトを前
段，右側に隣接するビツトを次段と定義する。な
お、シフト方向は前段からシフトされる場合と次
段からシフトされる場合とがあり、シフト方向に
制限はない。第２図の矢印は信号の流れる方向を
示すものであるが、２つの矢印を持つものはシフ
ト方向によりそのどちらかの矢印の方向に信号が
流れることを示す。

また、１００は前段のデータラツチとの間でシ
フトされるデータが通るデータシフト端子、１０
１は次段のデータラツチとの間でシフトされるデ
ータが通るデータシフト端子、１０２はシフト開
始制御端子、１０３はシフト禁止制御端子、１０
４はデータラツチ回路９９のシフト制御を行なう
シフト制御回路、１０５は１回目のシフト動作を
開始させることを許可するシフト許可制御回路、
１０６はシフト動作を終了させることを指示する
シフト終了制御回路である。

１０７，１０８はそれぞれ前段，次段のシフト
制御部に対し、現在、当該セルのデータラツチ部
９５及びシフト制御部９６がシフト動作中である
ことを示すシフト中信号を出力する端子、１０９
は前段がシフト中であることを示す前段シフト中
信号が入力する端子、１１０は次段がシフト中で
あることを示す次段シフト中信号が入力する端
子、１１１，１１２はそれぞれ前段，次段よりの
シフト許可信号の入力する端子、１１３は前段よ
りのシフト終了信号の入力もしくは前段へのシフ
ト終了信号の出力のためのシフト終了端子、１１
４は次段よりのシフト終了信号の入力もしくは次
段へのシフト終了信号の出力のためのシフト終了
端子である。

１１５はシフト制御回路１０４にシフトを許可
するシフト許可制御回路１０５のシフト許可出
力、１１６はシフト制御回路１０４にシフト動作
を終了させるためのシフト終了制御回路１０６の
シフト終了出力、１１７はデータラツチ回路９９
にデータをラツチさせるためのシフト制御回路１
０４のデータラツチ出力、１１８はデータラツチ
回路９９においてシフト動作が完了したことをシ
フト制御回路１０４において判断するための判定
条件入力、１１９はデータラツチ回路９９でのシ
フト動作が完了したことをシフト許可制御回路１
０５，シフト終了制御回路１０６に示すシフト制
御回路１０４のシフト動作完了出力、１２０は前
段へのシフト許可制御回路１０５の出力でシフト
継続許可を示す端子、１２１は同じく次段へのシ
フト継続許可を示す端子である。

そして、データ入力制御端子９１及びデータ出
力制御端子９２よりの信号はデータラツチ回路９
９に接続され、リセツト端子９３よりの信号はシ
フト制御回路１０４，シフト許可制御回路１０
５，及びシフト終了制御回路１０６に接続され
る。方向制御端子９４よりの信号はデータラツチ
回路９９及びシフト終了制御回路１０６に接続さ
れる。

データシフト端子１００，１０１は、それぞれ
前段、次段のデータシフト端子に接続され、デー
タシフト端子１００又は１０１がシフトレジスタ
６６の端のビツトに位置するとき、データシフト
端子１００又は１０１がデータの入力端子である
ならば、任意の値を入力するか、もしくは開放状
態で用い、データの出力端子であるならば、開放
状態または図示せぬ他の回路の入力信号として用
いる。シフト中信号端子１０７，１０８は、それ
ぞれ前段の次段シフト中信号，次段の前段シフト
中信号に接続され、これらがシフトレジスタ６６
の端に位置する場合は開放状態とする。前段シフ
ト中信号端子１０９は前段のシフト中信号端子
に、次段シフト中信号端子１１０は次段のシフト
中信号端子に接続され、これらがシフトレジスタ
６６の端に位置する場合は、該端子１０９，１１
０を無効状態にする。シフト許可信号端子１１
１，１１２には、それぞれ前段，次段のシフト継
続許可端子を接続し、これらがシフトレジスタ６
６の端に位置する場合は、シフトを許可するに反
しない信号を入力する。シフト終了端子１１３，
１１４の信号の方向は方向制御端子９４の信号に
より定まり、一方が入力ならば他方は出力とな
る。シフト終了端子１１３，１１４にはそれぞれ
前段，次段のシフト終了端子を接続し、これらが
シフトレジスタ６６の端に位置する場合に、それ
が出力としてのシフト終了端子ならば開放状態も
しくは図示せぬ任意の回路の入力信号として用
い、またそれが入力としてのシフト終了端子なら
ば有効状態もしくはシフト終了制御回路の動作を
害さない状態とする。

第２図に従つてシフトレジスタ６６の動作につ
いて詳述する。例として、データのシフト方向は
方向制御端子９４の信号により前段から次段の方
向にシフトされる場合について説明する。また説
明を容易にするため、第２図に示したものはシフ
トレジスタ６６のＱビツト目に当たるとする。Ｑ
は１Ｑｌであり、説明の便宜のために、Ｑの
値は一定とせず、ｍ＜Ｑ＜ｎとしたり、Ｑ＝ｎ＋
１としたりする。そしてＱの値を変更するまでは
Ｑは１Ｑｌの任意の値をとるものとする。

まず、リセツト端子９３へのリセツト入力によ
り、シフト制御回路１０４はシフト動作を行なつ
ていない状態に、シフト許可制御回路１０５はシ
フト制御回路１０４のシフト動作を禁止する状態
に、シフト終了制御回路１０６はシフト動作が終
了していない状態にそれぞれ初期化される。従つ
てシフト中信号端子１０７，１０８は“０”に、
データラツチ出力１１７は“０”に、シフト許可
出力１１５は“０”に、シフト継続許可端子１２
０は“１”に、シフト終了端子（出力）１１３は
“０”に、シフト終了出力１１６は“０”にそれ
ぞれ初期化されるものとする。

次に、データ入力制御端子９１に入力する信号
により、データラツチ回路９９にデータ入力端子
９７よりデータが入力され保持される。逆にデー
タラツチ回路９９よりデータを読み出す場合に
は、データ出力制御端子９２に入力する信号によ
り、データ出力端子９８よりデータを読み出す。
なお、データ入力制御端子９１，データ出力制御
端子９２については図示せぬ外部回路に含まれた
り、存在しないことがある。また、データ入力端
子９７，データ出力端子９８については、同一の
ものであつたり、存在しないことがある。

ここで、シフト許可制御回路１０５はリセツト
信号を解除した後でシフト動作が勝手に開始され
るのを防ぐために設けられたものであり、前述の
ように、隣接するビツトの少なくとも１つが初め
てシフト動作を終了するまでシフトを行なわない
ようにする。またシフト動作がシフトを必要とす
るビツトに順序正しく伝搬するようにするための
ものでもある。

そして次にｍビツト目とｐビツト目のシフト禁
止制御端子を有効にし、シフトされるビツトのシ
フトが完了するまで、少なくともシフト終了制御
回路１０６内で有効であるようにする。

以下ではＱ＝ｎ＋１として説明を進める。（ｎ
＋１）ビツト目のシフト開始制御端子１０２を有
効にし、シフト制御回路１０４にシフト動作を開
始させる。この信号による起動では、前段シフト
中信号端子１０９，次段シフト中信号端子１１０
及びシフト許可制御回路１０５よりのシフト許可
出力１１５の状態は無視される。上記シフト動作
開始によりシフト中信号端子１０７及び１０８は
“１”になり、ｎ番目及び（ｎ＋２）番目のビツ
トのシフト動作を禁止させ、安定なデータがｎ番
目から（ｎ＋１）番目にシフトされ、また（ｎ＋
２）番目がシフト中のデータをシフトしないよう
にする。またデータラツチ出力１１７も“１”に
なり、データラツチ回路９９のシフト動作が行な
われ、シフト動作完了出力１１９も“０”にな
る。

シフト動作の完了は、判定条件入力１１８によ
りシフト制御回路１０４において検出される。シ
フトの完了が検出されると、データラツチ出力１
１７を“０”にしてシフトされたデータを保持す
る。またシフト中信号端子１０７及び１０８を
“０”にして、当該ビツトではシフト中でないと
いうことを隣接するｎ番目及び（ｎ＋２）番目の
ビツトに知らせる。またシフト制御回路１０４内
におけるシフト動作の完了の判定も行なわれなく
なり、シフト動作完了出力１１９は“１”にな
る。これによりシフト許可制御回路１０５は、シ
フト許可信号端子１１１，１１２が“０”ではあ
るが自分自身のシフトが完了したため、シフト禁
止制御端子１０３の信号により前段もしくは次段
のシフトが許可されている場合には、シフト継続
許可端子１２０，１２１を“１”にして前段もし
くは次段の引続くシフト動作を許可する。

またシフト終了制御回路１０６は、シフト禁止
制御端子１０３の信号により、この（ｎ＋１）ビ
ツト目がｐビツト目であるか否かの判断を行な
い、ｎ＋１＝ｐならばシフト終了端子１１３を
“１”にし、これにより次に前々段が前段へのシ
フトを行なつた段階で同じく前段がシフト動作を
終了できるようにするとともに、当該ビツトのシ
フト終了出力１１６を“１”にしてシフト制御回
路１０４が以後のシフト動作を行なわないように
する。またこの場合、即ちシフト禁止制御端子１
０３の信号が有効で次段のシフトが許可されてい
ない場合、シフト許可制御回路１０５はシフト継
続許可端子１２１を“１”とせずに、次段のシフ
トを禁止する。このようにして次段がシフトしな
いため、次々段以降もシフトしない。また、ｎ＋
１≠ｐならば、シフト終了端子１１３及びシフト
終了出力１１６は“０”のままであり、従つて
（ｎ＋２）ビツト目の引続くシフト動作を許可す
る。ｎビツト目は（ｎ＋１）ビツト目のデータシ
フト完了により（ｎ−１）ビツト目よりのデータ
をシフトさせる動作に入る。また同じくｎ＋１≠
ｐならば、（ｎ＋２）ビツト目も（ｎ＋１）ビツ
ト目よりのデータをシフトさせる動作に入る。

ここでは、まずＱ＝ｎとしてｎビツト目のシフ
ト動作について説明する。従つて次段は（ｎ＋
１）ビツト目，前段は（ｎ−１）ビツト目に当た
る。次段（ｎ＋１）ビツト目のシフト継続許可端
子からの信号はシフト許可信号端子１１２に入力
されているため、（ｎ＋１）ビツト目のシフト動
作終了により、シフト許可制御回路１０５はシフ
ト制御回路１０４に対しシフト許可出力１１５を
“１”にしてシフトを許可する。シフト制御回路
１０４は、さらに前段シフト中信号１０９と次段
シフト中信号１１０が“０”で、かつシフト終了
出力１１６が“０”である条件が成立した時点
で、ｎビツト目の（ｎ−１）ビツト目よりのシフ
ト動作を開始する。シフトに関する動作は前記
（ｎ＋１）ビツト目のシフト動作と同様である。

そしてｎビツト目のシフトが終わつたことを示
すシフト動作完了出力１１９が“１”になると、
シフト許可制御回路１０５はシフト禁止制御端子
１０３の信号に従い、その信号が有効ならばシフ
ト継続許可端子１２０を“１”にしない。従つて
引続く前段から１ビツト目までのシフトは行なわ
れず、データは保存される。またシフト禁止制御
端子１０３の信号がシフトを禁止していなければ
他のビツトのシフト動作が同様にして行なわれ
る。またｎ＋１＝ｐの場合については既に述べた
ようにシフト終了制御回路１０６によりｎビツト
目のシフト動作は以後行なわれない。

ここでもう一度Ｑ＝ｎ＋２として、（ｎ＋２）
ビツト目の（ｎ＋１）ビツトよりのデータのシフ
トについて説明する。従つて前段は（ｎ＋１）ビ
ツト目，次段は（ｎ＋３）ビツト目に当たる。シ
フト許可信号端子１１１には前段のシフト継続許
可端子が接続されているため、前段の（ｎ＋１）
ビツト目がシフトを完了し、シフト継続許可端子
が“１”になると、シフト許可制御回路１０５は
シフト制御回路１０４にシフト許可出力１１５を
“１”にして送る。シフト制御回路１０４は（ｎ
＋１）ビツト目のシフト中信号が“０”になつた
時点、即ち（ｎ＋１）ビツト目のシフト動作が終
わつたことと、同様の次段のシフト中信号が
“０”であり、かつシフト終了制御回路１０６の
出力が有効でないという条件により、（ｎ＋２）
ビツト目はシフト動作を開始する。シフト動作は
前記の（ｎ＋１）ビツト目におけるものと同じで
ある。このようにして、以後同様にシフト動作が
連続的に行なわれる。

なお、ｎ＋２＝ｐならば、（ｎ＋１）ビツト目
のシフトの説明において述べたと同様に、シフト
終了制御回路１０６からシフト終了端子１１３に
“１”を出し、以後の（ｎ＋２）ビツト目におけ
るシフト動作を行なわない。またシフト継続許可
端子１２１を“０”にし、（ｎ＋３）ビツト目以
降のシフトを禁止する。ｎ＋２≠ｐであれば更に
（ｎ＋３）ビツト目のシフトが引続き開始される。

第３図は実際のデータのシフトの状態を模式的
に示したもので、７ビツトのシフトレジスタに１
ビツト目から７ビツト目まで順にＡ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇというデータをセツトした後、２
ビツト目と３ビツト目のブロツクを６ビツト目ま
でシフトする場合の各ビツトのデータの状態を示
したものである。第３図において、一番上の列は
データをセツトした状態のシフトレジスタであ
り、ここで各条件をセツトしシフトを開始させる
と、シフトレジスタの内容は下の列に移つて行
き、最終的に２，３ビツト目が５，６ビツト目ま
でシフトされ、シフトされない部分の１ビツト目
及び７ビツト目のデータ、Ａ及びＧは変化しな
い。

このように、本実施例によれば、任意のビツト
長のシフトレジスタにおいて、任意の位置の任意
の長さのデータのブロツクを任意の位置に高速に
シフトでき、またシフトされない部分のデータは
保存されることになる。

第４図は各回路の具体的な一構成例を示すもの
である。以下、この第４図の回路の構成を説明す
ると同時に、その動作を説明する。同図において
は、シフト方向を一定とし、左から右へデータは
シフトされるものと仮定するため、方向制御端子
９４とその信号を入力とするデータラツチ回路９
９及びシフト終了制御回路１０６の方向制御に関
する回路は示していない。

データラツチ回路９９は２入力AND回路を持
つANDNOR回路１２２と、同じく２入力AND
回路を持つANDNOR回路１２３とによるフリツ
プフロツプで構成されている。１２４及び１２５
は第２図に示したデータシフト端子１００に相当
するデータシフト入力端子、１２６及び１２７は
データシフト端子１０１に相当するデータシフト
出力端子であり、データシフト出力端子１２６は
ANDNOR回路１２３の出力に接続され、データ
シフト出力端子１２７はANDNOR回路１２２の
出力に接続される。データシフト入力端子１２
４，１２５には互いに逆相の信号を入力し、デー
タシフト出力端子１２６，１２７には互いに逆相
の信号が出力される。このとき、データラツチ出
力１１７により、安定なデータシフト入力端子１
２４，１２５の信号が取り込まれ、これがデータ
ラツチ回路９９に保持されると、データシフト信
号入力端子１２４とデータシフト出力端子１２６
の信号は同相であり、同じく入力端子１２５と出
力端子１２７の信号も同相になる。このデータラ
ツチ回路９９においては、データをセツトするこ
とも読み出すことも容易であることは明らかなた
め、データ入力制御端子９１，データ出力制御端
子９２，データ入力端子９７，データ出力端子９
８については図示していない。

次いでシフト制御回路１０４の構成について述
べる。

１２８は３入力AND回路を２組持つ
ANDNOR回路、１２９は２入力AND回路を持
つANDNOR回路で、ANDNOR回路１２８とと
もにフリツプフロツプを構成する。１３０は３入
力のNOR回路である。そしてフリツプフロツプ
を構成するANDNOR回路１２８の出力はシフト
中信号端子１０７，１０８とデータラツチ出力１
１７に接続され、ANDNOR回路１２９の出力は
シフト動作完了出力１１９となる。NOR回路１
３０には前段シフト中信号端子１０９，次段シフ
ト中信号端子１１０，及びシフト終了出力１１６
が接続される。

そして上記ANDNOR回路１２８の出力はリセ
ツト端子９３よりのリセツト入力により“０”に
なり、またこのANDNOR回路１２８の２つの３
入力ANDには、判定条件入力１０８に相当する
データシフト入力端子１２４，１２５及びデータ
シフト出力端子１２６，１２７の４本の信号と、
さらにANDNOR回路１２８の出力が接続され
る。またANDNOR回路１２８の１つの３入力
AND回路には、データシフト入力端子１２４と
データシフト出力端子１２６とANDNOR回路１
２８の出力とが接続され、他の３入力AND回路
には、データシフト入力端子１２５とデータ信号
出力端子１２７とANDNOR回路１２８の出力と
が接続される。この部分は、データラツチ回路９
９のシフト動作が完了したこと、即ち入力シフト
データと出力シフトデータとが一致したことを検
出する。従つてデータラツチ出力１１７が有効に
なつた時、データラツチが保持していたデータシ
フト出力と取り込もうとするデータシフト入力が
一致していれば、直ちにこの回路は一致を検出す
る。

NOR回路１３０は、前段及び次段がシフト中
でなく、かつシフト終了制御回路１０６の出力が
有効でない、即ちシフトをまだ終了しないという
条件が成立すると有効になる。このNOR回路１
３０の出力は、さらにシフト許可制御回路１０５
の出力１１５と積がとられ、ANDNOR回路１２
９に入力される。シフト許可制御回路１０５の出
力であるシフト許可出力１１５は、リセツト後初
めて前段又は次段もしくは自分自身のシフトが開
始されたときに有効になる。そしてリセツト信号
により、シフト許可制御回路１０５は“０”にな
る。ANDNOR回路１２８の出力が“１”にな
り、シフト動作が開始されるのは、シフト開始制
御端子１０２に“１”が入力され、シフトレジス
タ６６のシフト動作が初めて開始される場合、も
しくは前述したNOR回路１３０の出力が“１”
になり、かつ同じく前述したシフト許可制御回路
１０５の出力であるシフト許可出力１１５を
“１”とする条件が成立したときである。反対に、
ANDNOR回路１２９の出力であるシフト動作完
了出力１１９が“１”、即ち有効になるのは、リ
セツト端子９３よりリセツト信号が入力された場
合か、シフト制御回路１０４で前述のデータラツ
チ回路９９のシフト動作が完了したことを検出し
た場合である。

シフト許可制御回路１０５は、４つの入力を持
つNOR回路１３１及び２つの入力回路を持つ
NOR回路１３２によるフリツプフロツプと、シ
フト動作完了出力１１９を入力とするインバータ
１３３と、３つの入力を持つNOR回路１３４と
からなる。NOR回路１３２の出力はシフト許可
出力１１５である。シフト許可信号端子１１１，
１１２及びインバータ１３３の出力はNOR回路
１３１に入力され、リセツト端子９３よりの信号
はNOR回路１３２に入力される。シフト許可出
力１１５が“１”になる条件については前述した
通りである。NOR回路１３４の出力はシフト継
続許可端子１２０及び１２１に接続される。
NOR回路１３４の３つの入力はシフト動作完了
出力１１９，NOR回路１３１の出力，及びシフ
ト禁止制御端子１０３よりの入力信号である。
NOR回路１３４の出力が有効になり、シフト継
続許可端子１２０，１２１に“１”が出力される
のは、前述したシフト許可出力１１５が“１”に
なる条件と、シフト動作完了出力１１９が“０”
になる条件と、かつシフト禁止制御端子１０３よ
りの信号が有効でないように設定された場合であ
る。即ち、このシフト許可制御回路１０５は、例
で示したｌビツトシフトレジスタｍビツト目でも
ｐビツト目でもないビツトにおいて、前段もしく
は次段が初めて１度シフト動作を行なつた後で自
分自身のシフト動作が始まつた時か、シフト開始
制御端子１０２によりシフトが始まつた時、即ち
（ｎ＋１）ビツト目である時かに、シフト禁止制
御端子１０３の入力が“０”のときに引続き前段
または次段のシフト動作が開始されるようにする
ものであり、またリセツト後に無秩序にシフト動
作が発生しないようにするものである。またシフ
ト禁止制御端子１０３の入力が“１”のときには
前段又は次段がシフト動作を開始しないようにす
るためのものである。

シフト終了制御回路１０６は２つの２入力
AND回路を持つANDNOR回路１３５及びNOR
回路１３６によるフリツプフロツプから構成され
ている。ANDNOR回路１３５の１つのAND回
路にはシフト動作完了出力１１９とシフト禁止制
御端子１０３の信号が入力され、他のAND回路
にはシフト終了端子１１４とシフト動作完了出力
１１９が接続される。NOR回路１３６の出力は
シフト終了端子１１３に接続され、かつシフト終
了出力１１６となる。そしてこのNOR回路１３
６の出力は、リセツト入力端子９３のリセツト信
号により“０”になる。このシフト終了制御回路
１０６の働きは、シフト禁止制御端子１０３に
“１”が入力された場合、即ちｍビツト目もしく
はｐビツト目である場合に、シフト動作完了出力
１１９により自分自身のシフト動作が終つたこと
を確認するとシフト終了出力１１６を“１”にし
て、以後のシフト動作が行なわれないようにする
ことである。ｍビツト目の場合にはシフト終了端
子１１３から（ｍ−１）ビツト目に対し信号を送
るが、ｍビツト目のシフト継続許可端子１２０の
出力により（ｍ−１）ビツト目のシフトは開始さ
れないため影響を及ぼさない。またもう１つの働
きは、ｐビツト目である場合にはシフト終了端子
１１３から（ｐ−１）ビツト目に対し送られた信
号により、（ｐ−２）ビツト目より（ｐ−１）ビ
ツト目へのシフトが完了した時点で該（ｐ−１）
ビツト目のシフト動作完了出力１１９を再び
“１”にし、（ｐ−１）ビツト目の以後のシフト動
作を禁止することである。このようにして順次
（ｐ−２）ビツト目以降がシフトされるべきビツ
トにシフトされて行く。なおこのためにシフト動
作が開始され、従つてシフト動作完了出力１１９
が“１”から“０”に変化するまでの時間よりも
シフト終了端子１１４に印加される信号の“０”
から“１”への変化までの時間を遅く設定する必
要がある。また後者の変化までに要する時間は、
さらに前々段の前段へのシフトが開始されるまで
にしなくてはならない。

このように本実施例では、クロツクを用いるこ
となしに、あるビツトとそれに隣接するビツトの
セルの状態を検出し、隣り合うビツトの動作を制
御するようにしたので、回路固有のスピードで無
駄なく、従つて高速なシフトを行なうことができ
る。またシフトを行なう位置を指定する信号を外
部において容易に作成することができ、外部制御
回路の簡略化が図られ、かつ任意のビツト長を持
つデータブロツクを任意の場所へシフトすること
ができる。またその時シフトされない部分のデー
タを変化させることなく保存することができる。

なお、上記実施例ではｍビツト目におけるシフ
ト禁止制御端子を有効とする例を示したが、１ビ
ツト目から（ｍ−１）ビツト目までのデータが保
存される必要がなければ、ｍビツト目におけるシ
フト禁止制御端子を有効と設定する必要はない。

また各回路の構成は第４図に示したものに限ら
れるものではなく、第２図において示した動作に
必要な信号を供するものであればどのように構成
してもよい。また、第４図の実施例においては単
一方向のみのシフト回路を示したが、第２図にお
いて示した考え方により双方向化することもで
き、さらにシフト完了を検出する回路を付加する
こともできる。

さらに、シフトレジスタを構成する全てのセル
につきシフト開始制御端子，シフト禁止制御端子
を必ずしも設けなくてもよい。

〔発明の効果〕

以上のように、本発明に係るシフトレジスタに
よれば、各ビツトのセルにシフト制御部を設け、
クロツクを用いることなしにあるビツトとそれに
隣接するビツトの状態を検出し、該検出結果とシ
フト禁止制御入力及びシフト開始制御入力とによ
り当該ビツト及び隣接するビツトの動作を制御す
るようにしたので、回路固有のスピードで無駄な
く、従つて高速なシフトを行なうことができ、ま
た外部制御回路の簡略化が図られ、かつ任意のビ
ツト長を持つデータブロツクを任意の場所へシフ
トすることができる効果がある。

【図面の簡単な説明】

第１図ないし第４図は本発明の一実施例による
シフトレジスタを示し、第１図はその構成の概要
を示す図、第２図はより詳細な構成の概要を示す
図、第３図はデータのシフト状態を具体的に示す
図、第４図は１つのセルの具体的実施例を示す
図、第５図は従来のシフトレジスタの構成の概要
を示す図、第６図は従来のシフトレジスタの１つ
のセルの具体的構成例を示す図、第７図は従来の
シフトレジスタのデータのシフト状態を具体的に
示す図、第８図は従来のシフトレジスタの一構成
例であるバレルシフタの一例を示す図である。６６…シフトレジスタ、６７〜７０，９５…デ
ータラツチ部、７１〜７４，９６…シフト制御
部、８３〜８６，１０２…シフト開始制御端子、
８７〜９０，１０３…シフト禁止制御端子、１０
４…シフト制御回路、１０５…シフト許可制御回
路、１０６…シフト終了制御回路、１０７，１０
８…シフト中信号端子、１０９…前段シフト中信
号端子、１１０…次段シフト中信号端子、１１
１，１１２…シフト許可信号端子、１１３，１１
４…シフト終了端子、１１５…シフト許可出力、
１１６…シフト終了出力、１１７…データラツチ
出力、１１８…判定条件入力、１１９…シフト動
作完了出力、１２０，１２１…シフト継続許可端
子。なお図中同一符号は同一又は相当部分を示
す。

Claims

【特許請求の範囲】１それぞれデータラツチ部及びシフト制御部か
らなる複数のセルを有する外部クロツクを要しな
いシフトレジスタであつて、前記シフト制御部
は、シフト開始制御端子及びシフト禁止制御端子
と、当該セル又はそれに隣り合う隣接セルの各々
がシフト状態にあるか否か及び隣接セルが当該セ
ルにシフトを許可する状態にあるか否かの信号を
入力とし、これらの状態と前記シフト禁止制御端
子からの信号とに基づいて当該セル及び隣接セル
に対しシフト許可信号を発生するシフト許可制御
回路と、前記シフト開始制御端子からの信号，前
記シフト許可制御回路の出力，当該セル及び隣接
セルの状態信号を入力とし、前記データラツチ部
のシフト動作を行なわせるとともに前記隣接セル
のシフト制御回路に対し当該セルのシフト状態信
号を出力するシフト制御回路と、前記シフト禁止
制御端子からの信号，及び当該セル及び隣接セル
の状態信号を入力とし、当該セルのシフト制御回
路にシフト動作の終了指示信号を出力するととも
に隣接セルへシフト動作終了信号を出力するシフ
ト終了制御回路とを備えたものであることを特徴
とするシフトレジスタ。２前記シフト開始制御端子，シフト禁止制御端
子は、所要のセルに設けられていることを特徴と
する特許請求の範囲第１項記載のシフトレジス
タ。３前記シフト制御部は、シフト方向を制御する
ためのシフト方向制御回路を有するものであるこ
とを特徴とする特許請求の範囲第１項又は第２項
記載のシフトレジスタ。