JP3539997B2 - 複数の入力を有するルックアップテーブルを実現するために要求されるプログラム可能なアーキテクチャエレメントの数を減じるための方法、およびルックアップテーブルアーキテクチャ - Google Patents
複数の入力を有するルックアップテーブルを実現するために要求されるプログラム可能なアーキテクチャエレメントの数を減じるための方法、およびルックアップテーブルアーキテクチャ Download PDFInfo
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Description
【発明の背景】
本発明はルックアップテーブルアーキテクチャに関する。この発明は特に、必要とされるSRAMセルのようなプログラム可能なアーキテクチャエレメントの数を減じながら限られた数の特定の多変数論理関数を行なうことができるルックアップテーブルを構成するための技術に関する。
【0002】
ルックアップテーブルは高度に構成可能な組合せ論理装置である。そのプログラミングに柔軟性があるので、それらはプログラム論理装置(PLD)内の基本ビルディングブロックとして利用することが望ましい。一般に、ルックアップテーブルは、SRAMセルのようなプログラム可能なアーキテクチャエレメントのアレイを用いて、出力信号として有効に用いられるデータビットをストアし、そのデータビットの各々は特定のセットの入力信号に対応する。特定のデータビットは、ルックアップテーブルへの入力信号(およびその補信号)により制御される論理ゲートにより、ルックアップテーブル出力端子にゲーティングされる。図1は一般的な4入力ルックアップテーブルの構成を示す。
【0003】
ルックアップテーブルは16個のプログラム可能なSRAMセル44により制御されるが、他のタイプのメモリ装置が用いられてもよい。これらのSRAMセルの各々の出力信号は16個のANDゲート80のそれぞれに与えられる。ANDゲート80は、交互に、それぞれ、第1のデータ入力Jの真および補の信号により制御され、入力Jの補信号はインバータI1により生成される。隣接して対になったANDゲート80の出力はORゲート81により結合され、8個のANDゲート82に与えられる。ANDゲート82は、交互に、それぞれ、第2のデータ入力Kの真および補の信号により制御され、入力Kの補信号はインバータI2により生成される。隣接して対になったANDゲート82の出力はORゲート83により結合され、4個のANDゲート84に与えられる。ANDゲートは、交互に、それぞれ、第3のデータ入力Lの真および補の信号により制御され、入力Lの補信号はインバータI3により生成される。隣接して対になったANDゲート84の出力はORゲート85により結合され、2つのANDゲート86に与えられる。ANDゲート86の一方は第4のデータ入力Mの真の信号により制御され、他方のANDゲート86はその入力の補信号により制御され、入力Mの補信号はインバータI4により生成される。ANDゲート86の出力はORゲート87により結合されてデータ出力を生成する。前述の文から、データ入力J−Mの何らかの所望された論理結合がSRAMセル44からの所望された出力を生成することが明らかとなろう。
【0004】
ルックアップテーブルを構成するのに通常必要とされるSRAMセルの数はルックアップテーブルの入力の数に依存する。n個の入力を備えたルックアップテーブルに対し、確実にn変数の何らかの関数が与えられるようにするために2n のSRAMセルが必要とされる。しかしながら、特定のPLDアーキテクチャのプログラマが多数のルックアップテーブルを使って限られた数の論理関数しか実行しないことがよくある。たとえば、特定のPLDがプログラムされる際に、多数のルックアップテーブルが3つの4変数関数である、AND、ORおよびXORのうちの1つだけしか実行しないことがよくある。そのような場合、3つの関数のうちのいずれであるかにかかわらず、個々のプログラマは最終的に、4入力ルックアップテーブル専用の16(24 )のSRAMセル内にストアされたデータビットのうちのいくつかを使うだけであり、あり得る出力の全範囲にわたって無駄が生じる。結果的に、SRAMセルは効率よく使われず、PLD上のスペースは無駄になるだろう。
【0005】
したがって、ある限られた演算機能を持つルックアップテーブルを構成するのに必要とされるプログラム可能なアーキテクチャエレメントの数を減じる技術およびルックアップテーブルアーキテクチャが必要である。
【0006】
【発明の概要】
本発明により、限られた数だけの特定の論理関数を実行するルックアップテーブルが提供される。これらのルックアップテーブルは、いかなる所望された論理関数も可能であるルックアップテーブルよりも少ない数のプログラム可能なアーキテクチャエレメント(すなわちSRAMセル)により構成され、それらの場合に必要とされるエレメントの数は入力接続の数のみに依存する。
【0007】
このシステムを実行するため、プログラム可能な論理装置の設計者は、ルックアップテーブルが実行可能であるべきなのはどの論理関数であるかを決定しなければならない。したがって各演算機能に対応する真理値表が開発されなければならない。すべての所望された論理関数に対する所与の入力に対する出力の範囲は、ここでは「出力状態」と呼ばれる。論理関数の数が限られるので、出力状態の多くはおそらく同一になるであろう。したがって設計者はすべての同一の出力状態を1つにまとめなければならず、プログラム可能なアーキテクチャエレメントを必要としないどんな出力状態をも排除する。たとえば、常に「0」の結果はプログラム可能なエレメントを必要としないが、代わりに論理「0」レベルにハードワイヤされ得る。したがって設計者はカスタムルックアップテーブルを実現するのに必要とされるプログラム可能なアーキテクチャエレメントの数を決定し、その数は異なる出力状態の数に等しい。
【0008】
したがって、本発明は複数の入力を有するルックアップテーブルを実現するために必要とされるプログラム可能なアーキテクチャエレメントの数を減じるための方法を含む。この方法は、ルックアップテーブルにより実行される少なくとも1つの論理関数を選択することによりかつ各入力状態に対する出力状態をルックアップテーブルに対し決定することにより、実現される。各出力状態はルックアップテーブルの出力のアレイを含み、それらは入力状態に対し選択された論理関数に応答する。これは同一の出力状態のグループの形成に続いて行なわれ、かつプログラム可能なアーキテクチャエレメントを必要としないいかなる出力状態をも排除する。この方法は出力状態の各グループに対しあるプログラム可能なアーキテクチャエレメントを割り当てることにより達成される。
【0009】
結果としてできるルックアップテーブルは、上述のように、プログラム可能なアーキテクチャエレメントの数が上述の技術により減じられることを除いては、従来のルックアップテーブルに似ている。以下で述べられる特定の実施例は本発明をより明確に説明するのに役立つ。
【0010】
【実施例の詳細な説明】
以下の文は、AND、ORおよびXOR論理関数を実行できる、数が減じられたプログラム可能なアーキテクチャエレメントを備えた、4入力カスタムルックアップテーブルの設計および実現についての説明である。この方法は何らかの簡略化されたセットになった論理関数の設計および実現のために一般化され得る。
【0011】
図2は3つの異なる所望の機能、AND、ORおよびXORを実行できる4入力ルックアップテーブルの出力状態を示す、論理真理値表である。J、K、LおよびMで示された列は、4入力ルックアップテーブルの入力端子のあり得る状態を示す。AND、ORおよびXORで示された列は、これらの3つのブール関数の出力端子のあり得る状態を示す。たとえば、J=0、K=1、L=1およびM=1の状態では、出力はAND関数に対しては「0」、OR関数に対しては「1」、排他的OR関数(XOR)に対しては「1」になるだろう。
【0012】
図2を調べると、ただ4の別個の出力状態、すなわち「000」、「011」、「010」、および「110」があるということが、すぐにわかるだろう。したがって、ただ4つのSRAMセルが、この特定のカスタムルックアップテーブルを実現するのに必要とされる。さらに、結果「000」がどうでもよいならば、要求されたSRAMセルの数はさらに3に減じられる。いずれの場合にも、ここでは少なくとも75%だけSRAMセルの数が減じられるという利点があることが、たやすく理解される。
【0013】
さらに、これらの3つの論理関数、AND、OR、およびXORについて、出力状態の数が入力の数とは独立していることに留意されたい。すなわち、いかに多くの入力変数が含まれていようとも、AND、ORおよびXOR関数に限られるカスタムルックアップテーブルに関しては4の出力状態(すなわち、「000」、「011」、「010」および「110」または「111」)があるのみだろう。この結果は、ルックアップテーブルに対する入力の数が増えるにつれ、SRAMセルの潜在的な節約も増えるということを意味する。
【0014】
図3は上述の4入力のカスタムルックアップテーブルの構成を示す。この特定の構成は、図1に示された先行技術によるルックアップテーブルと同じだけの多さの論理回路を用いる。しかしながら、SRAMセル44′の数は上述の技術によりかなり減じられる。特定の出力状態を表わすSRAM44′は複数のANDゲート80に接続され、それは、同じ出力状態の時に対応する図1のSRAMセル44に接続されるようなANDゲートへの接続である。
【0015】
たとえば、SRAMセル44′−2にストアされたデータビットは、次のような入力状態、「0011」、「0101」、「0110」、「1001」、「1010」、および「1100」によりルックアップテーブル出力端子にゲーティングされるだろう。したがって、これらの入力状態に対応する出力状態「010」はSRAMセル44′−2に与えられる。
【0016】
上述のプログラム可能なアーキテクチャエレメントはSRAMセルと呼ばれるが、電気的に書込消去可能な読出専用メモリ(EEPROM)のような何らかの他のタイプのメモリ装置がここで説明される発明を実現するのに用いられてもよい。
【0017】
本発明がその特定の実施例について、特定的に示され説明されたが、この形態および詳細についての前述および他の変更が本発明の範囲から逸脱しないことが、当業者に理解されるだろう。結果として、本発明の範囲は前掲の特許請求の範囲に関してのみ決められるべきである。
【図面の簡単な説明】
【図1】一般的な4入力ルックアップテーブルの構成を示す図である。
【図2】AND、ORおよびXOR論理関数を実行できる4入力ルックアップテーブルの出力状態を示す、論理真理値表の図である。
【図3】その機能が図2の論理真理値表により示される、4入力ルックアップテーブルの構成を示す図である。
【符号の説明】
44′ SRAMセル
80 ANDゲート
81 ORゲート
82 ANDゲート
83 ORゲート
84 ANDゲート
Claims (8)
- 複数の入力を有するルックアップテーブルを実現するために要求されるプログラム可能なアーキテクチャエレメントの数を減じるための方法であって、
ルックアップテーブルにより実行される少なくとも1つの論理関数を選択するステップと、
各入力状態に対する出力状態をルックアップテーブルに対して決定するステップとを含み、その出力状態がルックアップテーブルの出力のアレイを含み、その出力のアレイが入力状態に対する論理関数の応答を含み、
出力状態のグループを形成するステップを含み、その出力状態のグループが同一の出力状態を含み、
選択されたグループの出力状態を排除するステップを含み、その選択されたグループがプログラム可能なアーキテクチャエレメントを必要とせず、さらに、
各々の残りのグループの出力状態に対しプログラム可能なアーキテクチャエレメントを与えるステップを含む、方法。 - プログラム可能なアーキテクチャエレメントがメモリセルを含む、請求項1に記載の方法。
- プログラム可能なアーキテクチャエレメントがスタティックランダムアクセスメモリセルを含む、請求項1に記載の方法。
- 論理関数がAND、ORおよびXORのうちの少なくとも1つを含む、請求項1に記載の方法。
- 限られた数の特定の多変数論理関数を実行するためのルックアップテーブルアーキテクチャであって、
ルックアップテーブル出力端子と、
プログラム可能なアーキテクチャエレメントのアレイとを含み、そのプログラム可能なアーキテクチャエレメントが特定の多変数論理関数により規定された出力状態をストアし、そのプログラム可能なアーキテクチャエレメントの数が異なる出力状態の数と同じであり、
前記ルックアップテーブルアーキテクチャがさらに、
プログラム可能なアーキテクチャエレメントのアレイおよびルックアップテーブル出力端子に結合された複数の論理ゲートを含み、その論理ゲートが、プログラム可能なアーキテクチャエレメントのアレイにストアされた出力状態をルックアップテーブル出力端子に
ゲーティングし、
論理ゲートに接続された複数の入力端子を含み、信号がその入力端子に与えられ、その信号が入力状態を規定して複数の論理ゲートを制御する、ルックアップテーブルアーキテクチャ。 - 複数のインバータをさらに含み、そのインバータが入力状態の補信号を生成し、その補信号が論理ゲートを制御する、請求項5に記載のルックアップテーブルアーキテクチャ。
- プログラム可能なアーキテクチャエレメントがメモリセルを含む、請求項5に記載のルックアップテーブルアーキテクチャ。
- プログラム可能なアーキテクチャエレメントがスタティックランダムアクセスメモリセルを含む、請求項5に記載のルックアップテーブルアーキテクチャ。
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