JPH06260929A - 複数の入力を有するルックアップテーブルを実現するために要求されるプログラム可能なアーキテクチャエレメントの数を減じるための方法、およびルックアップテーブルアーキテクチャ - Google Patents

複数の入力を有するルックアップテーブルを実現するために要求されるプログラム可能なアーキテクチャエレメントの数を減じるための方法、およびルックアップテーブルアーキテクチャ

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JPH06260929A
JPH06260929A JP6007656A JP765694A JPH06260929A JP H06260929 A JPH06260929 A JP H06260929A JP 6007656 A JP6007656 A JP 6007656A JP 765694 A JP765694 A JP 765694A JP H06260929 A JPH06260929 A JP H06260929A
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Abstract

(57)【要約】 【目的】 数が減じられたプログラム可能なアーキテク
チャエレメントを備えた４入力ルックアップテーブルを
提供する。 【構成】 カスタムルックアップテーブルは、数が減じ
られたプログラム可能なアーキテクチャエレメントを備
えたプログラム可能な論理装置で利用される。限られた
数だけの特定の論理関数を実行するルックアップテーブ
ルは、いかなる所望された論理関数の実行をも意図する
ルックアップテーブルよりも少ないプログラム可能なア
ーキテクチャエレメント（すなわちＳＲＡＭセル４
４′）により構成され得るが、その結果集積回路の表面
領域がより有効に利用されるだろう。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明はルックアップテーブルアーキテ
クチャに関する。この発明は特に、必要とされるＳＲＡ
Ｍセルのようなプログラム可能なアーキテクチャエレメ
ントの数を減じながら限られた数の特定の多変数論理関
数を行なうことができるルックアップテーブルを構成す
るための技術に関する。
【０００２】ルックアップテーブルは高度に構成可能な
組合せ論理装置である。そのプログラミングに柔軟性が
あるので、それらはプログラム論理装置（ＰＬＤ）内の
基本ビルディングブロックとして利用することが望まし
い。一般に、ルックアップテーブルは、ＳＲＡＭセルの
ようなプログラム可能なアーキテクチャエレメントのア
レイを用いて、出力信号として有効に用いられるデータ
ビットをストアし、そのデータビットの各々は特定のセ
ットの入力信号に対応する。特定のデータビットは、ル
ックアップテーブルへの入力信号（およびその補信号）
により制御される論理ゲートにより、ルックアップテー
ブル出力端子にゲーティングされる。図１は一般的な４
入力ルックアップテーブルの構成を示す。
【０００３】ルックアップテーブルは１６個のプログラ
ム可能なＳＲＡＭセル４４により制御されるが、他のタ
イプのメモリ装置が用いられてもよい。これらのＳＲＡ
Ｍセルの各々の出力信号は１６個のＡＮＤゲート８０の
それぞれに与えられる。ＡＮＤゲート８０は、交互に、
それぞれ、第１のデータ入力Ｊの真および補の信号によ
り制御され、入力Ｊの補信号はインバータＩ１により生
成される。隣接して対になったＡＮＤゲート８０の出力
はＯＲゲート８１により結合され、８個のＡＮＤゲート
８２に与えられる。ＡＮＤゲート８２は、交互に、それ
ぞれ、第２のデータ入力Ｋの真および補の信号により制
御され、入力Ｋの補信号はインバータＩ２により生成さ
れる。隣接して対になったＡＮＤゲート８２の出力はＯ
Ｒゲート８３により結合され、４個のＡＮＤゲート８４
に与えられる。ＡＮＤゲートは、交互に、それぞれ、第
３のデータ入力Ｌの真および補の信号により制御され、
入力Ｌの補信号はインバータＩ３により生成される。隣
接して対になったＡＮＤゲート８４の出力はＯＲゲート
８５により結合され、２つのＡＮＤゲート８６に与えら
れる。ＡＮＤゲート８６の一方は第４のデータ入力Ｍの
真の信号により制御され、他方のＡＮＤゲート８６はそ
の入力の補信号により制御され、入力Ｍの補信号はイン
バータＩ４により生成される。ＡＮＤゲート８６の出力
はＯＲゲート８７により結合されてデータ出力を生成す
る。前述の文から、データ入力Ｊ−Ｍの何らかの所望さ
れた論理結合がＳＲＡＭセル４４からの所望された出力
を生成することが明らかとなろう。
【０００４】ルックアップテーブルを構成するのに通常
必要とされるＳＲＡＭセルの数はルックアップテーブル
の入力の数に依存する。ｎ個の入力を備えたルックアッ
プテーブルに対し、確実にｎ変数の何らかの関数が与え
られるようにするために２nのＳＲＡＭセルが必要とさ
れる。しかしながら、特定のＰＬＤアーキテクチャのプ
ログラマが多数のルックアップテーブルを使って限られ
た数の論理関数しか実行しないことがよくある。たとえ
ば、特定のＰＬＤがプログラムされる際に、多数のルッ
クアップテーブルが３つの４変数関数である、ＡＮＤ、
ＯＲおよびＸＯＲのうちの１つだけしか実行しないこと
がよくある。そのような場合、３つの関数のうちのいず
れであるかにかかわらず、個々のプログラマは最終的
に、４入力ルックアップテーブル専用の１６（２4 ）の
ＳＲＡＭセル内にストアされたデータビットのうちのい
くつかを使うだけであり、あり得る出力の全範囲にわた
って無駄が生じる。結果的に、ＳＲＡＭセルは効率よく
使われず、ＰＬＤ上のスペースは無駄になるだろう。
【０００５】したがって、ある限られた演算機能を持つ
ルックアップテーブルを構成するのに必要とされるプロ
グラム可能なアーキテクチャエレメントの数を減じる技
術およびルックアップテーブルアーキテクチャが必要で
ある。
【０００６】
【発明の概要】本発明により、限られた数だけの特定の
論理関数を実行するルックアップテーブルが提供され
る。これらのルックアップテーブルは、いかなる所望さ
れた論理関数も可能であるルックアップテーブルよりも
少ない数のプログラム可能なアーキテクチャエレメント
（すなわちＳＲＡＭセル）により構成され、それらの場
合に必要とされるエレメントの数は入力接続の数のみに
依存する。
【０００７】このシステムを実行するため、プログラム
可能な論理装置の設計者は、ルックアップテーブルが実
行可能であるべきなのはどの論理関数であるかを決定し
なければならない。したがって各演算機能に対応する真
理値表が開発されなければならない。すべての所望され
た論理関数に対する所与の入力に対する出力の範囲は、
ここでは「出力状態」と呼ばれる。論理関数の数が限ら
れるので、出力状態の多くはおそらく同一になるであろ
う。したがって設計者はすべての同一の出力状態を１つ
にまとめなければならず、プログラム可能なアーキテク
チャエレメントを必要としないどんな出力状態をも排除
する。たとえば、常に「０」の結果はプログラム可能な
エレメントを必要としないが、代わりに論理「０」レベ
ルにハードワイヤされ得る。したがって設計者はカスタ
ムルックアップテーブルを実現するのに必要とされるプ
ログラム可能なアーキテクチャエレメントの数を決定
し、その数は異なる出力状態の数に等しい。
【０００８】したがって、本発明は複数の入力を有する
ルックアップテーブルを実現するために必要とされるプ
ログラム可能なアーキテクチャエレメントの数を減じる
ための方法を含む。この方法は、ルックアップテーブル
により実行される少なくとも１つの論理関数を選択する
ことによりかつ各入力状態に対する出力状態をルックア
ップテーブルに対し決定することにより、実現される。
各出力状態はルックアップテーブルの出力のアレイを含
み、それらは入力状態に対し選択された論理関数に応答
する。これは同一の出力状態のグループの形成に続いて
行なわれ、かつプログラム可能なアーキテクチャエレメ
ントを必要としないいかなる出力状態をも排除する。こ
の方法は出力状態の各グループに対しあるプログラム可
能なアーキテクチャエレメントを割り当てることにより
達成される。
【０００９】結果としてできるルックアップテーブル
は、上述のように、プログラム可能なアーキテクチャエ
レメントの数が上述の技術により減じられることを除い
ては、従来のルックアップテーブルに似ている。以下で
述べられる特定の実施例は本発明をより明確に説明する
のに役立つ。
【００１０】
【実施例の詳細な説明】以下の文は、ＡＮＤ、ＯＲおよ
びＸＯＲ論理関数を実行できる、数が減じられたプログ
ラム可能なアーキテクチャエレメントを備えた、４入力
カスタムルックアップテーブルの設計および実現につい
ての説明である。この方法は何らかの簡略化されたセッ
トになった論理関数の設計および実現のために一般化さ
れ得る。
【００１１】図２は３つの異なる所望の機能、ＡＮＤ、
ＯＲおよびＸＯＲを実行できる４入力ルックアップテー
ブルの出力状態を示す、論理真理値表である。Ｊ、Ｋ、
ＬおよびＭで示された列は、４入力ルックアップテーブ
ルの入力端子のあり得る状態を示す。ＡＮＤ、ＯＲおよ
びＸＯＲで示された列は、これらの３つのブール関数の
出力端子のあり得る状態を示す。たとえば、Ｊ＝０、Ｋ
＝１、Ｌ＝１およびＭ＝１の状態では、出力はＡＮＤ関
数に対しては「０」、ＯＲ関数に対しては「１」、排他
的ＯＲ関数（ＸＯＲ）に対しては「１」になるだろう。
【００１２】図２を調べると、ただ４の別個の出力状
態、すなわち「０００」、「０１１」、「０１０」、お
よび「１１０」があるということが、すぐにわかるだろ
う。したがって、ただ４つのＳＲＡＭセルが、この特定
のカスタムルックアップテーブルを実現するのに必要と
される。さらに、結果「０００」がどうでもよいなら
ば、要求されたＳＲＡＭセルの数はさらに３に減じられ
る。いずれの場合にも、ここでは少なくとも７５％だけ
ＳＲＡＭセルの数が減じられるという利点があること
が、たやすく理解される。
【００１３】さらに、これらの３つの論理関数、ＡＮ
Ｄ、ＯＲ、およびＸＯＲについて、出力状態の数が入力
の数とは独立していることに留意されたい。すなわち、
いかに多くの入力変数が含まれていようとも、ＡＮＤ、
ＯＲおよびＸＯＲ関数に限られるカスタムルックアップ
テーブルに関しては４の出力状態（すなわち、「００
０」、「０１１」、「０１０」および「１１０」または
「１１１」）があるのみだろう。この結果は、ルックア
ップテーブルに対する入力の数が増えるにつれ、ＳＲＡ
Ｍセルの潜在的な節約も増えるということを意味する。
【００１４】図３は上述の４入力のカスタムルックアッ
プテーブルの構成を示す。この特定の構成は、図１に示
された先行技術によるルックアップテーブルと同じだけ
の多さの論理回路を用いる。しかしながら、ＳＲＡＭセ
ル４４′の数は上述の技術によりかなり減じられる。特
定の出力状態を表わすＳＲＡＭ４４′は複数のＡＮＤゲ
ート８０に接続され、それは、同じ出力状態の時に対応
する図１のＳＲＡＭセル４４に接続されるようなＡＮＤ
ゲートへの接続である。
【００１５】たとえば、ＳＲＡＭセル４４′−２にスト
アされたデータビットは、次のような入力状態、「００
１１」、「０１０１」、「０１１０」、「１００１」、
「１０１０」、および「１１００」によりルックアップ
テーブル出力端子にゲーティングされるだろう。したが
って、これらの入力状態に対応する出力状態「０１０」
はＳＲＡＭセル４４′−２に与えられる。
【００１６】上述のプログラム可能なアーキテクチャエ
レメントはＳＲＡＭセルと呼ばれるが、電気的に書込消
去可能な読出専用メモリ（ＥＥＰＲＯＭ）のような何ら
かの他のタイプのメモリ装置がここで説明される発明を
実現するのに用いられてもよい。
【００１７】本発明がその特定の実施例について、特定
的に示され説明されたが、この形態および詳細について
の前述および他の変更が本発明の範囲から逸脱しないこ
とが、当業者に理解されるだろう。結果として、本発明
の範囲は前掲の特許請求の範囲に関してのみ決められる
べきである。
【図面の簡単な説明】
【図１】一般的な４入力ルックアップテーブルの構成を
示す図である。
【図２】ＡＮＤ、ＯＲおよびＸＯＲ論理関数を実行でき
る４入力ルックアップテーブルの出力状態を示す、論理
真理値表の図である。
【図３】その機能が図２の論理真理値表により示され
る、４入力ルックアップテーブルの構成を示す図であ
る。
【符号の説明】
４４′ ＳＲＡＭセル ８０ ＡＮＤゲート ８１ ＯＲゲート ８２ ＡＮＤゲート ８３ ＯＲゲート ８４ ＡＮＤゲート
フロントページの続き (72)発明者 ベズハッド・ノーバン アメリカ合衆国、94555 カリフォルニア 州、フレモント、タコマ・コモン、5194 (72)発明者 クスロー・キアニ アメリカ合衆国、94606 カリフォルニア 州、オークランド、ストー・アベニュ、 446

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力を有するルックアップテーブ
    ルを実現するために要求されるプログラム可能なアーキ
    テクチャエレメントの数を減じるための方法であって、 ルックアップテーブルにより実行される少なくとも１つ
    の論理関数を選択するステップと、 各入力状態に対する出力状態をルックアップテーブルに
    対して決定するステップとを含み、その出力状態がルッ
    クアップテーブルの出力のアレイを含み、その出力のア
    レイが入力状態に対する論理関数の応答を含み、 出力状態のグループを形成するステップを含み、その出
    力状態のグループが同一の出力状態を含み、 選択されたグループの出力状態を排除するステップを含
    み、その選択されたグループがプログラム可能なアーキ
    テクチャエレメントを必要とせず、さらに、 各々の残りのグループの出力状態に対しプログラム可能
    なアーキテクチャエレメントを与えるステップを含む、
    方法。
  2. 【請求項２】 プログラム可能なアーキテクチャエレメ
    ントがメモリセルを含む、請求項１に記載の方法。
  3. 【請求項３】 プログラム可能なアーキテクチャエレメ
    ントがスタティックランダムアクセスメモリセルを含
    む、請求項１に記載の方法。
  4. 【請求項４】 論理関数がＡＮＤ、ＯＲおよびＸＯＲの
    うちの少なくとも１つを含む、請求項１に記載の方法。
  5. 【請求項５】 限られた数の特定の多変数論理関数を実
    行するためのルックアップテーブルアーキテクチャであ
    って、 ルックアップテーブル出力端子と、 プログラム可能なアーキテクチャエレメントのアレイと
    を含み、そのプログラム可能なアーキテクチャエレメン
    トが特定の多変数論理関数により規定された出力状態を
    ストアし、そのプログラム可能なアーキテクチャエレメ
    ントの数が異なる出力状態の数と同じであり、 前記ルックアップテーブルアーキテクチャがさらに、 プログラム可能なアーキテクチャエレメントのアレイお
    よびルックアップテーブル出力端子に結合された複数の
    論理ゲートを含み、その論理ゲートが、プログラム可能
    なアーキテクチャエレメントのアレイにストアされた出
    力状態をルックアップテーブル出力端子にゲーティング
    し、 論理ゲートに接続された複数の入力端子を含み、信号が
    その入力端子に与えられ、その信号が入力状態を規定し
    て複数の論理ゲートを制御する、ルックアップテーブル
    アーキテクチャ。
  6. 【請求項６】 複数のインバータをさらに含み、そのイ
    ンバータが入力状態の補信号を生成し、その補信号が論
    理ゲートを制御する、請求項５に記載のルックアップテ
    ーブルアーキテクチャ。
  7. 【請求項７】 プログラム可能なアーキテクチャエレメ
    ントがメモリセルを含む、請求項５に記載のルックアッ
    プテーブルアーキテクチャ。
  8. 【請求項８】 プログラム可能なアーキテクチャエレメ
    ントがスタティックランダムアクセスメモリセルを含
    む、請求項５に記載のルックアップテーブルアーキテク
    チャ。
  9. 【請求項９】 ＡＮＤ、ＯＲおよびＸＯＲ論理関数を実
    行するためのルックアップテーブルアーキテクチャであ
    って、 ルックアップテーブル出力端子と、 少なくとも３つのプログラム可能なアーキテクチャエレ
    メントとを含み、そのプログラム可能なアーキテクチャ
    エレメントが、ＡＮＤ、ＯＲおよびＸＯＲ論理関数によ
    り規定され、 プログラム可能なアーキテクチャエレメントおよびルッ
    クアップテーブル出力端子に結合された複数の論理ゲー
    トを含み、その論理ゲートが、プログラム可能なアーキ
    テクチャエレメントにストアされた出力状態をルックア
    ップテーブル出力端子にゲーティングし、 論理ゲートに接続された複数の入力端子を含み、信号が
    その入力端子に与えられ、その信号が入力状態を規定し
    て複数の論理ゲートを制御する、ルックアップテーブル
    アーキテクチャ。
  10. 【請求項１０】 複数のインバータをさらに含み、その
    インバータが入力状態の補信号を生成し、その補信号が
    論理ゲートを制御する、請求項９に記載のルックアップ
    テーブルアーキテクチャ。
  11. 【請求項１１】 プログラム可能なアーキテクチャエレ
    メントがメモリセルを含む、請求項９に記載のルックア
    ップテーブルアーキテクチャ。
  12. 【請求項１２】 プログラム可能なアーキテクチャエレ
    メントがスタティックランダムアクセスメモリセルを含
    む、請求項９に記載のルックアップテーブルアーキテク
    チャ。
  13. 【請求項１３】 ＡＮＤ、ＯＲおよびＸＯＲ論理関数を
    実行するためのルックアップテーブルアーキテクチャで
    あって、 ルックアップテーブル出力端子と、 少なくとも３つのプログラム可能なスタティックランダ
    ムアクセスメモリセルとを含み、そのスタティックラン
    ダムアクセスメモリセルが、ＡＮＤ、ＯＲおよびＸＯＲ
    論理関数により規定された出力状態をストアし、 スタティックランダムアクセスメモリセルおよびルック
    アップテーブル出力端子に結合された複数のＡＮＤおよ
    びＯＲ論理ゲートを含み、その論理ゲートが、スタティ
    ックランダムアクセスメモリセルにストアされた出力状
    態をルックアップテーブル出力端子にゲーティングし、 論理ゲートに接続された複数の入力端子を含み、信号が
    その入力端子に与えられ、その信号が入力状態を規定し
    て複数の論理ゲートを制御し、さらに、 複数のインバータを含み、そのインバータが入力状態の
    補信号を生成し、その補信号が論理ゲートを制御する、
    ルックアップテーブルアーキテクチャ。
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