JPS60204118A

JPS60204118A - 任意の論理関数を実現する方法及び装置

Info

Publication number: JPS60204118A
Application number: JP59059882A
Authority: JP
Inventors: Masahiko Washimi; 鷲見　昌彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-03-28
Filing date: 1984-03-28
Publication date: 1985-10-15
Also published as: DE3511375C2; DE3511375A1; US4710898A; DE3546596C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は論理回路の論理機能を変更して任意の論理関数
を実現する方法及び装置に関する。

〔発明の技術的背景とその問題点〕

任意の論理関数を実現する装置として従来ゲートアレイ
やＰ　Ｌ　Ａ　（Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏｇｌｃ
　Ａｒｒａｙ　）が知られている。ゲートアレイとは、
素子が形成されたマスタ基板に対して電極配線のマスク
パターンを変更することにより所望の論理回路を形成す
るものである。ＰＬＡとはプログラム可能なアレイロジ
ックであシ、製造工程におけるホトマスクを変更するこ
とにより所望の論理回路を得るマスクＰＬＡと、ユーザ
が現場でＰＬＡパターンを書込むことができるフィール
ドＰＬＡとがある。

しかしながら、ゲートアレイやマスクＰＬＡで異なる論
理関数を実現するためには、はとんどのマスクパターン
は共通でも、少なくとも一層のマスクパターンは変更し
なければならない。したがって、従来のカスタムＩＣに
比較すれば少量生産に適しているというものの、極めて
少量の場合、例えば数個の場合には、マスクパターン製
作のため割高になるという問題があった。

これに対し、フィールドＰＬＡではユーザが個別にプロ
グラムすることが可能である。しかしプログラムするた
めには、大電流でヒーーズ溶断したシ、大電流でｐｎ接
合を破壊したシする必要があシ、工程が増えるという問
題がある。また一度プログラムすると後は変更すること
ができないため、融通性に欠けるという問題がある。さ
らにプログラム時には大電流を流して一部を破壊するた
め、熱が発生するとともに、集積度を上げることが困難
であるという問題があった。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので、繰り返し
プログラムすることができ、高集積化に適した、任意の
論理関数を実現する方法及び装置を提供することを目的
とする。

〔発明の概要〕

この目的を達成化するために本発明の任意の論理関数を
実現する方法は、記憶手段に記憶された情報に従い、論
理回路中の信号線を活性化／非活性化することによシ、
前記論理回路の論理機能を変更するものである。

また本発明による装置は、論理回路と、前記論理回路中
の信号線を活性化／非活性化することを定める情報を記
憶した記憶手段と、前記記憶手段の情報に従い前記信号
線を活性化／非活性化する手段とを備えている。

〔発明の実施例〕

本発明の第７の実施例を第１図、第２図を用いて説明す
る。本実施例の装置はａつの人力信号Ａ１Ｂからひとつ
の出力信号Ｙを得るものである。人力信号ＡはＡＮＤゲ
ートｌに人力されるとともに、インパータコによシ反転
され、反転信号ＸがＡＮＤゲート３に人力される。また
ＡＮＤゲートｌには人力信号Ｂと、インバータμによシ
反転された反転信号百とが人力されるが、それぞれＯＲ
ゲート／３と／弘を介して人力される。またＡＮＤゲー
ト３にも人力信号Ｂと反転信号ｉが人力されるが、それ
ぞれＯＲゲート１３と／、２を介して入力される。

ＡＮＤゲートｌとＡＮＤゲート３の出力信号は、ＯＲゲ
ートｊに人力されるが、ＡＮＤゲート３の出力信号はＯ
Ｒゲート／／を介して人力される。出力信号ＹはＯＲゲ
ートｊの出力として得られる。

ＡＮＤゲート／ノ、ＯＲゲートｌコ、１３、ｌ弘、１３
；の他方の入力端にはフリップフロップ３／、３２．３
３．３ｔＡ、、ｊ！；の出力端が接続されておシ、フリ
ップフロップ３／、３２．３３．３１ｔ、３３の記憶内
容によシ信号紳２／、２２．　ｎＸ）ＩＩ、　、７Ｊを
活性化または非活性化する機能を有する。ここで信号線
を「活性化する」とは、信号線を信号伝送可能な状態に
することであシ、信号線を「非活性化する」とは、信号
線を信号伝送不可能な状態にすることをいう。

ＡＮＤゲート／／はプリップフロップ３ノの記憶内容に
よシ信号線２ノを活性化／非活性化する。すなわち、フ
リップフロップ３ノの出力信号が「ノ」であると、信号
線２ノが活性化されＡＮＤゲート３の出力信号がそのま
ま伝送されるが、フリップフロップ３／の出力信号が「
Ｏ」であると、信号線：１．ｌが非活性化され、ＡＮＤ
ゲート３の出力信号にかかわらず信号線２ノは常に「Ｏ
」になる。またＯＲゲ−）／コはフリップフロップ３コ
の記憶内容により信号線ｎを活性化／非活性化する。す
なわち、フリップフロップ３２の出力信号が「Ｑ」であ
ると、信号線−が活性化され反転信号ｉがそのまま伝送
されるが、フリップフロップ３２の出力信号が「／」で
あると、信号線ｎが非活性化され、反転信号ｉにかかわ
らず信号線ｎは常にｒｌＪとなる。同様にＯＲゲート１
３、／Ｇ、／！；は、フリップ７０ツブ３３．３１１、
、ｊＳの出力信号が「Ｏ」の場合、信号線、ｌＪ、、？
ｌＡ。

Ｊを活性化し、ｒｌＪの場合信号線、２ｊ　、　Ｊ！、
　、）、Ｓを非活性化する。

本実施例ではフリップ７０シブ３／、３．２．３３．３
ｔ１．．３Ｓによシフトレジスタ３０を構成しておシ、
信号線を活性化／非活性化する情報を直列人力並列出力
する。第２図にシフトレジスタ３０の記憶内容により出
力信号Ｙがどのよ５な論理関数になるかを示す。例えば
７リツプフロツプ３／、３２．３３．３１１゜３Ｓの記
憶内容がそれぞれｒＯＪ　ｒｌＪ　ｒｌＪ’＝Ｕｌ」　
「ｌ」である場合には、信号線、２ノ、ｎ１９、Ｊ。

ｊ全てが非活性化され出力信号Ｙ＝Ａとなる。またフリ
ップフロップ３１１３ユ、３３．３ダ、３Ｓが「Ｏ」「
ノＪ　ｒｌＪ　ｒｌＪ　ｒＯＪの場合には信号線ＪＪの
みが活性化され、出力信号Ｙ＝Ａ−Ｂとなる。またフリ
ップフロップ３／、３２．３３．３１ｔ、３３がｒｌＪ
「ノＪ　ｒｉ：）Ｊ　ｒｉ」　「ｌ」の場合は、信号線
コ１１力が活性化され、出力信号Ｙ＝Ａ＋Ｂとなる。ま
た７リツプ７０ツブ３／、３コ、３３．３ダ、３ｊがｒ
ｌＪ「ｌ」　「Ｏ」　「０」　「ｌ」の場合は、信号線
２ノ、ＪｌＪが活性化され、出力信号Ｙ＝Ａ■Ｂとなる
。

またフリップフロップ３／、３ユ、３３．３ダ、３Ｓが
「ｌＪ　ｒＯＪ　ｒｉ」　「ｌ」　「Ｏ」の場合は、信
号線２／１．２２１．）、３が活性化され、出力信号Ｙ
＝Ａ■Ｂとなる。

上述した倒置外でも、シフトレジスタ３０の記憶内容を
変更することによシ出力信号Ｙの論理関数を変更するこ
とができる。

本発明の第２の実施例を第３図に示す。本実施例では第
７の実施例のＡＮＤゲート７ノをＮＯＲゲート弘／に、
ＯＲゲート１２．１３、／グ、ｔＳをＮＡＮＤゲート４
１２．４Ｚ、？、ｕ、侵に置換したものであシ、他は第
７の実施例と同じである。ＮＯＲゲート弘／、ＮＡＮＤ
ゲート弘２、佐７、鉢、ＵＳは、ＡＮＤゲートｌ／、Ｏ
Ｒゲートｌコ、１３、／Ｇ、／！；と同一の機能を有し
、本実施例による装置は第７の実施例と同様に動作する
。

第１および第一の実施例においては、信号線を活性化／
非活性化するための情報を記憶するために直列人力並列
出力可能なシフ）Ｌ／レジスタ用いていたが、シフトノ
シスト以外の並列出力可能なメモリでもよい。例えばＲ
ＯＭを用いその並列出力をそのアドレスにより変更しう
るようにしておけば、動作中にＲＯＭのアドレスを変更
することによシダイナミックに装置の論理関数を変更す
ることができる。

またｉ／および第一の実施例の装置のシフトレジスタを
カスケード接続しておけば、シフトレジスタへのデータ
設定回路はひとつでもすべての装置のシフトレジスタに
データ設定することができる。

本発明の第３の実施例による装置を第μ図、第３図に示
す。人力信号ｘ１．・・・ｔ　ｘｔとその反転信号Ｔｌ
　ｒ　−”ｅ　Ｘｔを伝送するＪＪ本の入力線Ｉ□、・
・・、１２ｔが縦方向に延びている。これら人力線’１
ｐ・・・ｅ　Ｉ２ｔと交差してｍ本の積項ｉｉｈ　Ｐ　
１ｐ・・・、Ｐｒｒｌが横方向に配されている。これら
人力線’ｌｐ・・・ｖ　Ｉ２ｔと積項線ｐ１．・・・ｐ
　Ｐｍ　とが交差するλｌｘｍ個の格子点にはそれぞれ
基本回路１’Ｌｉ　ｅ　ａＬ２　ｐ　”’ｐ　Ａｍ、２
Ｌが設けられている。人力線１１ｐ・・・ｐ　Ｉ２ｔと
積項線Ｐ　１１・・・ｖＰｍと基本回路轟１，１．・・
・ｐ　”ｍ＋２１と抵抗ｒｌ、・・・Ｐ　ｒＩ’ｌ＋と
でアンドアレイＡを構成している。

基本回路’１．ｌ＋・・・ｔ　１１ｍ４ｔは第５図に示
すように、７リツプフｏ−ｙプ／θθと、インハータノ
Ｏノと、ＮＯＲゲート１０２とＮＭＯ８１０３とで構成
されており、フリップフロップ１００に記憶された情報
によシ出力端に接続された信号線を活性化／非活性化す
る機能を有する。すなわち、フリップフロップ１００に
ｒ／Ｊが記憶されている場合には、入力端からの信号に
かかわらずＮＭＯ８１０３は常にオフ状態となシ、出力
端に接続された信号線を非活性化する。フリップフロッ
プｉｏｏにＩＯＪが記憶されている場合は、入力端子か
らの信号によりＮＭＯ８／θ３がオン／オフし、出力端
に接続された信号線を活性化する。なお第４図には示し
ていないが基本回路’　Ｌ　Ｌ＋’・・ｐ　’ｍ＋２ｔ
のフリップフロッフハ積項ＩＰ１．・・・ｐ　Ｐｍ　毎
に縦続接続されている。

ｉた同様に第≠図には図示していないが各フリップ７０
ツブにはクロック信号が加えられている。

基本回路’Ｌｉｐ　”・Ｆ　”ｍ＋２ｔは積項＠　Ｐｉ
　ｒ　”’＊　Ｐｍ毎に抵抗ｒｌ、・・・、ｒｍによシ
ヮイヤドＮＯＲ回路を構成しており、このワイヤ上Ｎ０
１回路はインバ〜り６１．・・・ｐ　ｅｍに接続されて
いる。各基本回路ａｉ、ｔ、・・・ｅ”ｍ＋２１の出力
端からは、活性化された場合、入力端への人力信号の反
転信号が出方されるから、これら反転信号がワイヤ上Ｎ
０１回路を介して出力されると、人力信号”ＩＦ・・・
、　Ｘｔ反転信号７１、・・・、ｉの論理積が得られる
。例えば基本回路島１ｅ１ｐ　’Ｌ３＋８１．２ｔのフ
リップフロップがｒＬＪで、他の基本回路’　Ｌ２　ｙ
　’　１．１１　ｇ　”°ｔ　”　Ｌ２Ｚ−１のフリッ
プフロップが「ｌ」の場合は、積項線Ｐｌの信号層１−
ｘ１　＋ｘ２＋　ＸＡ　＝７１・η・Ｘｔとなる。この
ように各基本回路”Ｌｌｐ・・・＃　１１ｍ＋２ｔの７
リツプフロツプに適切な情報を記憶させれば、人力信号
ｘ１．′・’、　Ｘｔ反転信号７１．・・・、ｉの任意
の組合せの論理積が得られる。

横方向に延びた積項線Ｐ　１ｅ・・・ｐ　Ｐｍに交差し
てｎ本の出力ａ　Ｏ１＊・・・ｔ　Ｏｎが配されている
。これら積徂線ｐｉ、・・・ｅ　Ｐｍと出力線０１．・
・・、Ｏｎとが交差するｍＸｎ個の格子点には、アンド
アレイＡにおける基本回路と同様の基本回路ｂ１．ｌ、
・・・、ｂｍ、ｎがそれぞれ設けられている。出力線０
１．・・・ｔ　Ｏｎはそれぞれ抵抗ｑｌｒ・・・ｔ　ｑ
ｎを介して電源に接続されるとともにインバーｌＸｇｌ
、・・・２ｇｎによシ反転して出力される。インバータ
ｅ１．・・・、ｅｍと積項線ＰＬ、・・・、Ｐｍと出力
線０１．・・・ｅ　ｏｎと抵抗ｑ１．・・・ｅ　ｑｎと
基本回路ｂｌ、ｉｔ・・・＃　ｂｍａｎとインバータｇ
ｌｐ・・・ｐ　ｇｎとでオアアレイＢを構成している。

基本回路ｂ１．１１・・・ｅ　ｂｍｎｎも第５図に示す
構成であり、フリップフロップ１００が「Ｏ」の場合は
出力端に接続された信号線が活性化され、フリップフロ
ップ１００が「ノ」の場合は出力端に接続された信号線
が非活性化される。基本回路ｂｌ、ｌ、・・・。

ｂｍ　＊　ｎは出力線ｏ１．・・’ｐ　Ｏｎ毎に抵抗ｑ
ｉｐ’・・ｓ　ｑｎによシワイヤドＮＯＲ回路を構成し
ており、このワイヤ上Ｎ０１回路はインバータｇ１ｔ・
・・２ｇｎに接続されている。したがりてアンドアレイ
Ａの出力信号ν１．・・・ｐ　ｐｍは論理和がとられて
出力信号ｆｌ、・・・。

ｆｎとして出力される。例えば、基本回路に’ｌ、１ｐ
ｂＬｌ　ｖ　ｂｍ＋　１　のフリップフロップが「Ｏ」
で他の基本回路ｂ５，１．・・・Ｐ　”ｍ−ＬＬ　の７
リツプフロ・／プがｒ／Ｊの場合は、出力信号ｆｌ＝丁
１＋Ｉ］２＋Ｐｍ＝Ｔｌ十Ｐ、−１１ｉとなる。信号ｐ
Ｉ、ｐ２ｐ・・・、ｐｒｒｌは信号ｘ１・・・ｐ　ＸＬ
ｖ　Ｘｉ・・・、　ＸＡ　の論理積であるから、出力信
号ｆ１はその論理積の和となる。したが−で各基本回路
ｔ’ｌ、ｉｐ・・・ｅｂｍ、Ｈの７リツプ７０ツブに適
切な情報を記憶させれば、信号ｐＩＦ・・・、ｐｒｒｌ
の任意の論理和が得られる。　。

このようにアンドアレイＡとオアアレイＢにより出力信
号ｆｌｙ・・・、ｆｎは、人力信号ＸＬＦ・・・＊”ｔ
ｔ”ｌ　ｍ・・・１ηの任意の組合せの論理積について
任意の組合せの論理和を作ることができる。一般にあら
ゆる論理関数は積和形で表現できることが知られており
、本実施例によれば任意の論理関数が実現できる。

なお活性化／非活性化について変更を要しない格子点の
場合にば、第５図に示す基本回路のかわシに第を図（ａ
）、（ｂ）に示すような基本回路を配置すればよい。す
なわち出力端に接続された信号線を活性化したい場合は
、第６図（、）に示すように人力信号によυオン／オフ
するＮＭＯ８１０３だけを設け、非活性化したい場合は
第６図（ｂ）に示すように入力端と出力端を非接続状態
にする。

本発明の第≠の実施例を第７図、第ｒ図に示す。

本実施例もアンドアグイＣとオアアレイＤにより人力信
号ｘｌ、・・・Ｈ”１ｒ７１．・・・、マＬの任意の積
和形を作るものであるが、基本回路ｃｌ＋ｉｐ・・・＃
　０ｍ＋２ｔｙｄｌ、ｌ　、・・’＃　ｄｍｉ　ｂ″−
ＰＭＯ８で構成されている点が相違する。人力信号”Ｉ
Ｆ・・・、ｘｔとその反転信号７１、・・・ｙ　ＸＬを
伝送する人力線１１．・・・、Ｉ２ｔ　と積項線Ｐ１．
・・・＋Ｐｍとが交差する各格子点には基本回路Ｃ１，
ｉｐ・・・、Ｃｍ、２ｔ　が配置されている。積項線Ｐ
ｉ。

・・・、Ｐｍは抵抗ｒｉｐ・・・、ｒｍを介して接地さ
れているとともに、インバータＪ、・・・ｙｅｍが設け
られている。入力線１１．・・・ｐ　Ｉ２ｔ　と基本回
路Ｃｔ、１．・・・。

Ｃｍ＋２ｔと積項線Ｐｉ　ｐ　・・’ｐ　Ｐｍと抵抗ｒ
ｌ　ｒ　”’ｐ　ｒｍとインバーメｅ工、・・・、　６
ｍとでアンドアンイＣを構成スる。

積項線ｐｉ、・・・ｅ　Ｐｆｎと出力線ｏ１．・・・、
ｏｎとが交差する各格子点には基本回路ｄｉ、１　、・
・・ｌｄｍ＋ｎが設けられている。出力１３０１Ｆ・・
・、ｏｎは抵抗ｑｌ＋・・・ｐ　ｑｎを介して接地され
ている。積項ｔ’Ａ　Ｐ　１ｐ・・・ｙ　”ｍと出力線
ＯＬ＋・・・、Ｏｎと基本回路ｄ１．１．・・・ｐｄｍ
、ｎとでオアアレイＤを構成する。

前述したように基本回路ｃｌ＋Ｉ　Ｐ　”’Ｆ　ｃｍ＋
　２１　＊　ｄｌ、ｌ＋・・・ｐ　ｄｍ、ｆｌは第を図
に示すようにＰＭＯ８で構成されている。すなわち入力
端が接続されたインパータノＯノと、フリップフロップ
１００の出力はＮＡＮＤゲートｉｏｐに接続され、ＮＡ
ＮＤゲート１０グの出力はＰＭＯ８＃７ｔのゲートに接
続されている。

この基本回路においては、フリップフロップ１００の記
憶内容が「／」の場合、出力端に接続された信号線が活
性化され、「θ」の掛合この信号線は非活性化される。

また基本回路Ｃ１，ｉｐ　・・・ｐ　Ｃｍ、２ｔはＰＭ
ＯＢであるので積項線ｐ１．・・・ｔＰｍ毎に抵抗ｒｌ
、・・・ｐ　’ｍによシワイヤドＮＡＮＤ回路を構成し
てお）、同様に基本回路ｄ１．１＃・・・ｐ　ｄｍ＋ｎ
は出力線Ｏ１，・・・、Ｏｎ毎に抵抗ｑｌｅ・・・ｅ　
ｑｎによシワイヤドＮＡＮＤ回路を構成している。

例えば基本回路ＣＬ、ｌ　＊　Ｃ１，３ｖ　Ｃ１，２ｔ
　のフリップ７０ツブが「ｌ」で他の基本回路ＣＩ、２
　ｐ　Ｃ１，ｕ　ｐ・・・。

Ｃ１，２ｔ−１のフリップフロップが「０」の場合は、
インバータｅ１の出力信号ｐｉ　”’　Ｘｌ・ｘ２・ｘ
ｌ＝ｘ１・ｘ２・遇となる。またアンドアグイＣの出力
信号ｐｌｙ・”ｅ　１１１ｍに対して、基本回路ｄ１．
１　ｙ　ｄ２．１　ｐ　ｄｍ、　１のフリッフロップが
「ノ」で他の基本回路ｄ　５．１！・・・＊　ｄｍ−１
，１のフリップフロップが「Ｏ」の場合は、出力信号ｆ
ｌ−ｐ１・ｐ２・ｐｍ　＝　ＰＬ＋Ｐ２＋−となシ、箇
３の実施例と同じになる。このように本実施例の場合も
、基本回路のフリップフロップの記憶内容を適切に定め
ることにより任意の論理関数を実現できる。

次に本発明の第ｊの実施例の装置を説明する。

本実施例は０ＭＯ８によ多構成したものであυ、基本回
路は第り図に示すようになる。この基本回路はフリップ
７０ツブ１００．インバータ１０／、ＮＯＲゲート１０
２、ＣＭＯ８ｔｏ≠とで構成されている。装置全体の構
成は、第弘図のＮＭＯ８の掛合と同じ構成である。

第３、第≠、第ｊの実施例では人力信号の積和形を得る
こととしていたが、アンドアグイとオアアレイを交換し
て和積形を得るようにしてもよい。

和積形によっても任意の論理関数が表現できる。

またワイヤドＮＯＲ回路、ワイヤドＮＡＮＤ回路を通常
のＮＯＲゲートやＮＡＮＤゲートやＡＮＤゲート、ＯＲ
ゲート、インバータの組合せによシ実現してもよい。ま
た負論理として構成してもよ〜Ｓ。

また、第７乃至第ｊの実施例を、独立したゲー）ＩＣを
回路基板上で配線して構成してもよいし、集積回路とし
て構成してもよい。集積回路とする場合、本発明の装置
だけを形成した独立したＩＣチップとしてもよいし、集
積回路の一部として形成してもよい。

さらにＭＯＳで構成せずバイポーラトランジスタによシ
構成してもよい。高速動作が実現できる。

〔発明の効果〕

以上の通り本発明によれば、個別に繰り返しプログラム
して任意の論理関数を実現することができる。壕だ本発
明の装置はヒユーズを設ける必要がなく、集積回路とし
て製造する場合でも通常の製造工程によシ製造すること
ができる。したがってＬＳＩの一部として本発明の装置
を組み込むことができる。筐だ集積度を上げることも容
易である。韮だ本発明によノ′Ｌｌ−１；、ファームウ
ェアより高速動作が可能であシ、かつその変更の答易さ
におりてもファーウェアよりすぐれて因る。

【図面の簡単な説明】

第１図は本発明の第１の実施例てよる装置の回路図、第
一図は同装置の動作説明図表、第３図は本発明の第２の
実施例による装置の回路図、第１図、第３図は本発明の第３の実施例による装置の回
路図、第を図（ａ）、（ｂ）は同装置の基本回路の変形
例の回路図、第７図、第ｒ図は本発明の第１の実施例による装置の回
路図、第り図は本発明の第３の実施例による装置の回路図であ
る。／、３．／／・・・ＡＮＤゲート、ｊ　、　１２．　Ｉ
３．　／弘。Ｂ−＝−ＯＲゲート、　２／、　、Ｊ、、Ｊ、　、Ｚｊ
、　２弘、　、Ｉ５−・・信号線、３／１３コ、　３Ｊ
　、　３１Ａ、　、３３・・・フリップフロップ、　弘
／・・・ＮＯＲゲート、　軸、！、３．＃、桔・・・Ｎ
ＡＮＤゲート、１００・・・フリップフロップ、１０１・・・インバー
タ、１０．２・・・ＮＯＲゲート、１０３・・・ＮＭＯ
８，１０ＩＩ・・・ＮＡＮＤゲート、ＩＯ３・・・Ｐ　
Ｍ　ＯＳ　、　１０６・・・ＣＭＯ８゜ＸＩ　、　Ｉ２　、　”・＋Ｘ６　・・・人力信号、　
Ｉｆ、　Ｉ２”’、Ｉ２／・・・人力線、ｂｌ　ｈ２・
・・＋Ｔｈ／・・・インバータ、ｐｌ　、　ｐ２　、　
・、Ｐｍ−・・積項線、　ａｌ、１　、　ａｌ、２　、
　”’＋ａｍ、Ｚ／・・・基本回路、　ｒｌ、　Ｉ２．
・・・ｒ”ｍ川　抵抗１ｅ１　、　Ｃ２、”°、　ｌｎ
°＝インバインｓ　Ｊ、　１　＋　ｂｌ、２＋　”’＋
ｂｌｌｌ、ｎ・・・基本回路、　ｑ工、Ｃ２，・・・＋
ｑｎ・・・　抵抗、０１　＋　０２　＋　・・’＋　Ｏ
ｎ”’出力線、　ｇｌ、ｇ２．・・・＋、ｇｎ・・司ン
バータ・　ｒｌ、Ｉ２．・・・＋ｆｎ・・・出力信号、
Ａ・・・アンドアレイ、　Ｂ・・・オアアレイ、Ｃ１，
Ｌ　Ｉ　Ｃ′１．２１・・”−ｍ、２／・・・基本回路
、　ｔｉｔ、ｔ　＋　ｄｌ、２　＋・・・（１ｍ、ｎ’
・・基本回路、　Ｃ・・・アンドアレイ、　Ｄ・・・オ
アアレイ。出願人代理人　猪　股　清第１図第２図第３図第５図

Claims

【特許請求の範囲】１、記憶手段に記憶された情報に従い、論理回路中の信
号線を活性化／非活性化することによシ、前記論理回路
の論理機能を変更して、任意の論理関数を実現する方法
。２、論理回路と、前記論理回路中の信号線を活性化／非活性化することを
定める情報を記憶した記憶手段と、前記記憶手段の情報
に従い前記信号線を活性化／非活性化する手段とを備えた、任意の論理関数を実現する装置。３、人力線と、これら人力線に交差する積項線と、前記
人力線と前記積項線とが交差する各格子点に設けられ、
前記格子点に接続される積項線の活性化／非活性化を定
める情報を記憶した記憶手段と、この記憶手段の情報に
従い前記積項線を活性化／非活性化する手段とを有した
基本回路とを備え、前記人力線の入力変数の任意の論理
積を前記積項線から出力するアンドアソイと、前記積項
線にそれぞれ接続された信号線と、これら信号線に交差
する出力線と、前記信号線と前記出力線とが交差する各
格子点に設けられ、前記格子点に接続される出力線の活
性化／非活性化を定める情報を記憶した記憶手段と、こ
の記憶手段の情報に従い前記格子点を蒲性化／非活性化
する手段とを有した基本回路とを備え、前記信号線の論
理積の任意の論理和を出力するオアアＶイとを備えた、
任意の論理関数を実現する装置。佐　入力線と、これら入力線に交差する積項線と、前記
人力線と前記積項線とが交差する各格子点に設けられ、
前記格子点に接続される積項線の活性化／非活性化を定
める情報を記憶した書き換え可能な記憶手段と、この記
憶手段の情報に従い前記積項線を活性化／非活性化する
手段とを有した基本同一路とを備え・前記人−））、ｆ
？　′）人力変数の任意の論理積を前記積項線から出力
するアンドアレイと、前記積項線にそれぞれ接続された信号線と、これら信号
線に交差する出力線と、前記信号線と前記出力線とが交
差する各格子点に設けられ、前記格子点に接続される出
力線の活性化／非活性化を定める情報を記憶した書き換
え可能な記憶手段と、この記憶手段の情報に従い前記格
子点を活性化／非活性化する手段とを有した基本回路と
を備え、前記信号線の論理積の任意の論理和を出力する
オアアレイとを備えた、任意の論理関数を実現する装置。ｊ、特許請求の範囲第≠項記載の装置において、前記ア
ンドアレイの記憶手段と前記オアアレイの記憶手段はシ
フトＶジスタによシ構成されていることを特徴とする、
任意の論理関数を実現する装置。