DE3546596C2

DE3546596C2 -

Info

Publication number: DE3546596C2
Application number: DE3546596A
Authority: DE
Inventors: Masahiko Chigasaki Kanagawa Jp Sumi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-03-28
Filing date: 1985-03-28
Publication date: 1991-07-25
Anticipated expiration: 2005-03-29
Also published as: US4710898A; DE3511375C2; JPS60204118A; DE3511375A1

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Durchführung einer logischen Funktion, in welcher

(a) eine erste Gruppierung vorgesehen ist mit Eingangsleitungen, in die logische Variable eingebbar sind und die mit wenigstens einer Ausgangsleitung eine erste Matrix bilden,
(b) eine zweite Gruppierung vorgesehen ist mit Signalleitungen, die mit wenigstens einer Ausgangsleitung eine zweite Matrix bilden,
(c) die eine der beiden ersten und zweiten Gruppierungen eine UND-Gruppierung und die andere dieser Gruppierungen eine ODER-Gruppierung bildet,
(d) die Ausgangsleitungen der ersten Gruppierung über Inverter an die Signalleitungen der zweiten Gruppierung angeschlossen sind,
(e) jede der ersten und zweiten Gruppierungen an den jeweiligen Kreuzungspunkten der von ihr gebildeten Matrix erste bzw. zweite Einheitsschaltungen enthält, die eingangsseitig an die jeweiligen Eingangsleitungen bzw. Signalleitungen angeschlossen und ausgangsseitig jeweils an die jeweiligen Ausgangsleitungen angeschlossen sind, und
(f) jede Einheitsschaltung eine Speichereinrichtung zum Speichern von Informationen aufweist, die entsprechend ihrem Speicherzustand bestimmt, ob die jeweils zugeordnete Ausgangsleitung freigegeben oder gesperrt werden soll.

Eine Schaltungsanordnung dieser Art ist bekannt aus IBM Journal of Research and Development, März 1979, Seiten 98 bis 109.

Eine ähnliche Schaltungsanordnung ist aus der US-PS 43 36 601 bekannt.

Eine teilweise ähnliche Schaltungsanordnung ist ferner bekannt aus der Veröffentlichung "Basic Digital Electronics with MSI Applications", Addison-Wesley Publishing Company, 1977. Eine Schaltungsanordnung mit nur einer Matrix ist in IBM Technical Disclosure Bulletin, Vol. 24, Nr. 5, Oktober 1981, Seiten 2424 und 2425, veröffentlicht.

Aus der DE-AS 12 19 259 ist eine logische Schaltung bekannt, die Signalleitungen, eine Speichereinrichtung zur Speicherung von Informationen und eine Einrichtung zum selektiven Freigeben oder Sperren der Signalleitungen auf der Basis der in der Speichereinrichtung gespeicherten Information umfaßt. Die Speichereinrichtung bei dieser bekannten logischen Schaltung dient jedoch dazu, ein zu verknüpfendes logisches Eingangssignal in ein invertiertes Signal umzuwandeln. Die Speichereinrichtung besteht beispielsweise lediglich aus einem Flip-Flop, der an einem seiner Ausgangsanschlüsse das nicht invertierte variable Binärsignal und an einem weiteren Ausgangsanschluß das invertierte variable Binärsignal liefert.

Aus der US-PS 43 13 106 ist eine matrixartige Schaltungsanordnung bekannt, bei der sog. GIMOS's (gate injected metal oxyd semiconductor) Speicherelemente zur Anmeldung gelangen. Zwei matrixartige Schaltungen werden dabei mit Hilfe von Inverterstufen elektrisch miteinander verbunden, um dadurch eine elektrisch änderbare programmierbare Schaltungsanordnung zur Durchführung einer gewünschten logischen Funktion zu erhalten. Die jeweils mit Hilfe dieser bekannten Schaltung durchgeführte Operation hängt vom Wert der an die einzelnen Leiter (Zeilenleiter, Spaltenleiter) angelegten Spannungspotentiale ab und auch noch davon, ob eine der Verknüpfungsvorrichtungen in der Zeilenrichtung oder Spaltenrichtung ausgewählt wurde.

Diese bekannte matrixartige Schaltung ist nur begrenzt programmierbar und erfordert auch eine relativ aufwendige Steuerschaltung.

Ferner sind Gate-Anordnungen sowie eine PLA (programmierbare logische Reihenanordnung (array)) hinlänglich als eine Vorrichtung zur Durchführung einer gewünschten logischen Funktion bekannt. Die Gate-Reihe oder Gruppe ist eine logische Schaltung bei der eine gewünschte logische Funktion durch Änderung eines Metallisierungsmusters realisiert wird, welches auf einem Master oder Grundsubstrat gebildet ist, das Einheitselemente aufweist. Die PLA ist eine logische Reihe oder Gruppierung, die programmierbar ist, um eine gewünschte logische Funktion zu schaffen. Es gibt zwei Typen des PLA, eine Maske PLA und ein FPLA (Feld-PLA). Die Maske PLA ist eine PLA, die vom Hersteller programmiert wird. Die FPLA ist eine PLA, die durch den Benutzer und Verbraucher programmiert werden kann.

Um nun die Gate-Gruppierung, die im folgenden Gate-Array genannt wird, und die Maske PLA mit einer unterschiedlichen logischen Funktion zu schaffen, ist es notwendig, mindestens ein unterschiedliches Maskenmuster zu benutzen, während die meisten Maskenmuster gemeinsam sind. Obwohl das Gate-Array und die Maske PLA geeigneter sind für kleine Produktionsumfänge als für einen kundenspezifischen IC, sind sie jedoch nicht geeignet für einen sehr kleinen Produktionsumfang, wie z. B. für einige Vorrichtungen. Dies liegt daran, weil die Herstellung eines neuen Maskenmusters sehr kostspielig ist.

Die FPLAs sind unterschiedlich programmierbar in bezug aufeinander durch den Benutzer, um jeweils eine unterschiedliche logische Funktion zu schaffen und auszuführen.

Das Programmieren kann durch Beaufschlagung eines genügend großen Stromes durch Sicherungen an Zwischenverbindungen durchgeführt werden, um diese zu schmelzen oder durch Bestromen mit einem genügend großen Strom durch Dioden an Zwischenverbindungen, um diese zu zerstören und auszuschalten. Wie oben erwähnt, erfordert das Programmieren einen großen Stromfluß, welcher viel Wärme in den FPLAs erzeugt. Daraus resultiert das Problem, daß es schwierig ist, die Integration zu verbessern. Ein anderes Problem ist darin zu ehen, daß der FPLA nach dem Programmieren nur für einen Zweck benutzt werden kann. Dies liegt daran, daß eine logische Funktion, welche durch das Programmieren geschaffen und erzeugt wurde, nicht in eine andere logische Funktion geändert werden kann.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Schaltungsanordnung zur Durchführung einer gewünschten logischen Funktion der eingangs genannten Art zu schaffen, welche frei programmiert werden und jederzeit umprogrammiert werden kann und welche dabei eine matrixartige Verknüpfung verschiedener Eingangssignale ermöglicht, trotzdem aber in ihrem Aufbau relativ einfach ist,

Diese Aufgabe wird erfindungsgemäß durch die im Kennzeichnungsteil des Anspruches 1 aufgeführten Merkmale gelöst.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 eine Schaltungsanordnung, teilweise als Blockschaltbild einer Ausführungsform mit Merkmalen nach der Erfindung,

Fig. 2 eine Einheitsschaltung, welche bei der Schaltungsanordnung nach Fig. 1 verwendet werden kann,

Fig. 3a und 3b schematisch Schaltungen, welche jeweils Modifikationen der Einheitsschaltung zeigen,

Fig. 4 schematisch eine Schaltungsanordnung, teilweise als Blockschaltbild , einer weiteren Ausführungsform mit Merkmalen nach der Erfindung,

Fig. 5 eine weitere Einheitsschaltung, die bei der Schaltungsanordnung nach der Erfindung verwendet werden kann, und

Fig. 6 eine noch weitere schematische Einheitsschaltung, die bei der Schaltungsanordnung nach der Erfindung verwendet werden kann.

Die Fig. 1 und 2 zeigen eine Schaltungsanordnung gemäß einem Ausführungsbeispiel der Erfindung. Die Schaltungsanordnung hat 2k-vertikale Eingangsleitungen I₁, . . . und I₂_k, über die Eingangsignale x₁, . . . x_k und invertierte Signale , . . . übertragen werden und weist m horizontale Produkttermleitungen P₁, . . . P_m auf, welche die Eingangsleitungen I₁, . . . I₂_k schneiden. Einheitsschaltungen a_{1, 1}, . . . a_{m, 2k} sind an 2k×m Schnittstellen angeordnet, wo die Eingangsleitungen I₁, . . . I_2k und die Produkttermleitungen P₁, . . . P_m sich schneiden. Die Eingangsleitungen I₁, . . . I_2k, die Produkttermleitungen P₁, . . . P_m, die Einheitsschaltungen a_{1, 1} . . . a_{m, 2k}, und Widerstände r₁, . . . r_m, die mit den Produkttermleitungen P₁, . . . P_m verbunden sind, bilden ein UND-Array.

Jede der Einheitsschaltungen a_{1, 1}, . . . a_{m, 2k} umfaßt ein Flip-Flop 100, einen Inverter 101, ein NOR-Glied 102 und einen NMOS FET 103, wie in Fig. 2 gezeigt. Eine Signalleitung, die mit einem Ausgangsanschluß der Einheitsschaltung verbunden ist, wird selektiv sensibilisiert oder desensibilisiert entsprechend der Information, die in dem Flip-Flop 100 gespeichert ist. Wenn insbesondere der Ausgang Q des Flip-Flop 100 sich auf logisch 1 befindet, wird der NMOS FET 103 im "Ein"-Zustand gehalten unabhängig davon, ob ein Eingangssignal der Einheitsschaltung, d. h. die Signalleitung, die mit dem Ausgangsanschluß verbunden ist, sensibilisiert ist. Wenn im Gegensatz hierzu der Ausgang Q des Flip-Flops 100 sich auf logisch 0 befindet, ist der NMOS FET 103 selektiv im "Ein"- oder "Aus"-Zustand entsprechend dem Eingangssignal, d. h. die Signalleitung ist sensibilisiert. Um Daten in die Flip-Flops durch serielle Datenübertragung einzugeben, können alle Flip-Flops der Einheitsschaltungen, die mit jedem der Produkttermleitungen P₁, . . . P_m verbunden sind, in Kaskade miteinander verbunden werden. Alternativ können die Flip-Flops, die mit jeder der Eingangsleitungen I₁, . . . I_2k verbunden sind, in Kaskade verbunden werden. Alternativ hierzu können alle Flip-Flops der Einheitsschaltungen in Kaskade verbunden werden. Obwohl nicht in Fig. 1 als solches dargestellt, wird ein Taktsignal jedem der Flip-Flops zugeführt.

Einfache Verbindungen der Ausgangsanschlüsse der Einheitsschaltungen a_{1, 1} . . . a_{m, 2k} zu den entsprechenden Produkttermleitungen P₁, . . . P_m mit Widerständen r₁, . . . r_m bilden verdrahtete NOR-Verbindungen. Die Produkttermleitungen P₁, . . . P_m sind mit Invertern e₁, . . . e_m verbunden. Eingangssignale zu den Eingangsanschlüssen der Einheitsschaltungen a_{1, 1}, . . . a_{m, 2k} werden invertiert, so daß die invertierten Signale P₁, . . . P_m an den Ausgangsanschlüssen dieser Schaltungen auftreten, wenn sie die Produktleitungen sensibilisieren. Als Ergebnis erzeugen die verdrahteten NOR-Verbindungen logische Produkte der Eingangssignale x₁, . . . x_k und der invertierten Signale , . . . . Wenn z. B. die Flip-Flops der Einheitsschaltungen a_{1, 1}, a_{1, 3}, und a_{1, 2k} Informationen speichern, die logisch 0 anzeigen und die Flip-Flops der anderen Einheitsschaltungen a_{1, 2}, a_{1, 4}, . . . a_{1, 2k-1} Informationen speichern, die logisch 1 anzeigen, ist ein Signal p₁ auf der Produkttermleitung P₁ wie folgt:

Das UND-Array kann gewünschte logische Produkte der Eingangssignale x₁, . . . x_k und der invertierten Signale , . . . auf den entsprechenden Produkttermleitungen P₁, . . . P_m erzeugen entsprechend den in den Flip-Flops der Einheitsschaltungen a_{1, 1} . . . a_{m, 2k} gespeicherten Informationen.

Die Schaltungsanordnung hat n Ausgangsleitungen O₁, . . . O_n, welche die Produkttermleitungen P₁, . . . P_m kreuzen. Die Ausgangsleitungen O₁, . . . O_n sind mit einer Energieversorgung über Widerstände q₁, . . . q_n und mit Ausgangsanschlüssen über Inverter g₁, . . . g_n verbunden. Ein ODER-Array OA wird durch Inverter e₁, . . . e_m, die Produkttermleitungen P₁, . . . P_m, die Ausgangsleitungen O₁, . . . O_n, die Einheitsschaltungen b_{1, 1}, . . . b_{m, n} und die Inverter g₁, . . . g_n gebildet.

Die Einheitsschaltungen b_{1, 1}, . . . b_{m, n} sind ebenfalls in Fig. 2 dargestellt. Eine Signalleitung, die mit einem Ausgangsanschluß der Eingangsschaltung verbunden ist, wird in der gleichen Weise wie die Einheitsschaltungen a_{1, 1}, . . . a_{m, 2k} sensibilisiert, wenn der Ausgang Q des Flip-Flops 100 sich auf logisch 0 befindet. Die Signalleitung wird desensibilisiert, wenn der Ausgang Q sich auf logisch 1 befindet. Einfache Verbindungen der Ausgangsanschlüsse der Einheitsschaltungen b_{1, 1}, . . . b_{m, n} mit den entsprechenden Ausgangsleitungen O₁, . . . O_n über Widerstände q₁, . . . q_n bilden verdrahtete NOR-Verbindungen. Daher erzeugt die Schaltungsanordnung logische Ausgangsfunktionen f₁, . . . f_n der Ausgangssignale des UND-Arrays AA. Wenn z. B. die Flip-Flops der Einheitsschaltungen b_{1, 1}, b_{2, 1}, und b_{m, 1} Informationen speichern, die eine logische 0 anzeigen und die Flip-Flops der anderen Einheitsschaltungen b_{3, 1}, . . . und b_m-1 Informationen speichern, die logisch 1 anzeigen, ist eine Funktion f₁ auf der Ausgangsleitung O₁ wie folgt:

Die Ausgangssignale f₁, . . . f_n sind Summen von logischen Signalen p₁, . . . p_m, welche Produkte von Eingangssignalen x₁, . . . x₁, x₁, . . . x₁ bilden oder sind. Das ODER-Array kann gewünschte logische Summen der Produktsignale p₁, . . . p_m auf den entsprechenden Ausgangsleitungen O₁, . . . O_n erzeugen.

Wie oben erwähnt, umfaßt die Schaltungsanordnung das ODER-Array OA. Das UND-Array AA kann jede gewünschte logische Funktion der logischen Funktionen f₁, . . . f_n erzeugen, welche gewünschte logische Summen von gewünschten logischen Produkten der Eingangssignale x₁, . . . x_k, sind. Diesliegt daran, daß jede logische Funktion in der Standard-Form "Summe von Produkten" dargestellt werden kann.

In dem Ausführungsbeispiel können Einheitsschaltungen gemäß der Fig. 3a und 3b verwendet werden als Ersatz für die Einheitsschaltungen von Fig. 2, wo die Signalleitungen, die mit den Ausgangsanschlüssen der Einheitsschaltungen verbunden sind, sensibilisiert oder desensibilisiert werden sollen. Dort, wo insbesondere die Signalleitung sensibilisiert gehalten werden soll, umfaßt die Einheitsschaltung wie in Fig. 3a dargestellt, einen NMOS FET 103, der selektiv "Ein" oder "Aus" geschaltet ist abhängig vom Eingangssignal. Dort, wo die Signalleitung durch die Einheitsschaltung desensibilisiert gehalten werden soll, werden der Eingangsanschluß und der Ausgangsanschluß gemäß Fig. 3b nicht miteinander verbunden.

Die Fig. 4 und 5 zeigen eine Schaltungsanordnung nach einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Die Schaltungsanordnung umfaßt ein UND-Array AA und ein ODER-Array OA in der gleichen Weise wie beim ersten Ausführungsbeispiel und kann jede gewünschte logisch Funktion in der Summe-aus-Produkten-Form erzeugen. Jedoch umfaßt die Schaltungsanordnung nach dem vorliegenden Ausführungsbeispiel Einheitsschaltungen c_{1, 1} . . . c_{m, 2k}, d_{1, 1} . . . d_{m, n} gebildet aus PMOS FETs. Die Einheitsschaltungen c_{1, 1} . . . c_{m, 2k} sind an Stellen angeordnet, wo die Eingangsleitungen I₁, . . . und I_2k und die Produkttermleitungen P₁, . . . P_m sich kreuzen. Die Produkttermleitungen P₁, . . . P_m sind mit Masse über Widerstände r₁, . . . r_m und mit Invertern e₁, . . . e_m verbunden. Ein UND-Array AA umfaßt die Eingangsleitungen I₁, . . . I_2k, die Einheitsschaltungen c_{1, 1} . . . c_{m, 2k}, die Produkttermleitungen P₁, . . . P_m, die Widerstände r₁, . . . r_m und die Inverter e₁, . . . e_m.

Die Einheitsschaltungen d_{1, 1} . . . d_{m, n} sind an Stellen oder Punkten angeordnet, wo die Produkttermleitungen P₁, . . . P_m und die Ausgangsleitungen O₁, . . . O_n sich kreuzen. Die Ausgangsleitungen O₁, . . . O_n sind mit Masse über Widerstände q₁, . . . q_n verbunden. Ein ODER-Array OA wird durch die Produkttermleitungen P₁, . . . P_m, die Ausgangsleitungen O₁, . . . O_n, die Einheitsschaltungen d_{1, 1} . . . d_{m, n} und die Widerstände q₁, . . . und q_n gebildet.

Jede der Einheitsschaltungen c_{1, 1} . . . c_{m, 2k} d_{1, 1} . . . d_{m, n} umfaßt ein Flip-Flop 100, einen Inverter 101, ein NAND-Glied 104 und ein PMOS FET 105. Ein Eingangsanschluß der Einheitsschaltung ist mit einem Eingang des NAND-Glieds 104 über den Inverter 101 verbunden. Ein Ausgang Q des Flip-Flops 100 ist mit einem anderen Eingang des NAND-Glieds 104 verbunden. Der Ausgang des NAND-Glieds 104 ist mit einem Gate des PMOS FET 105 verbunden. Wenn der Ausgang Q des Flip-Flops 100 sich auf logisch 1 befindet, wird eine Signalleitung, die mit dem Ausgangsanschluß verbunden ist, sensibilisiert. Wenn im Gegensatz hierzu der Ausgang Q sich auf logisch 0 befindet, wird die Signalleitung desensibilisiert.

Einfache Verbindungen der Ausgangsanschlüsse der Einheitsschaltungen c_{1, 1} . . . c_{m, 2k} mit den entsprechenden Produkttermleitungen P₁, . . . P_m mit Widerständen r₁, . . . r_m bilden verdrahtete NAND-Verbindungen. Einfachere Verbindungen der Ausgangsanschlüsse der Einheitsschaltungen d_{1, 1} . . . d_{m, n} mit entsprechenden Ausgangsleitungen O₁, . . . O_n mit Widerständen q₁, . . . und q_n bilden verdrahtete NAND-Verbindungen.

Wenn das Flip-Flop der Einheitsschaltungen C_{1, 1}, c_{1, 3} und c_{1, 2k} eine Information speichert, die eine logische 1 bedeutet und wenn die Flip-Flops der anderen Einheitsschaltungen c_{1, 2}, c_{1, 4} . . . und c_{1, 2k-1} Informationen speichern, die logisch 0 bedeuten, wird ein Signal p₁ auf der Produkttermleitung P₁ sich wie folgt ergeben:

Wenn die Flip-Flops der Einheitsschaltungen d_{1, 1}, d_{2, 1} und d_{m, 1} Informationen speichern, die eine logische 1 bedeuten, und wenn die Flip-Flops der anderen Einheitsschaltungen d_{3, 1}, . . . d_{m-1, 1} Informationen speichern, die eine logische 0 bedeuten, ist eine Ausgangsfunktion f₁ auf der Ausgangsleitung O₁ wie folgt:

wobei p₁, p₂, . . . p_m Signale auf den Produkttermleitungen P₁ . . . P_m bedeuten.

Wie zuvor erwähnt, kann die Schaltungsanordnung nach der vorliegenden Erfindung jede gewünschte logische Funktion durch Änderung der Information, die in den Flip-Flops der Einheitsschaltungen gespeichert ist, erzeugen.

Fig. 6 zeigt eine Einheitsschaltung gemäß einem weiteren Ausführungsbeispiel. Die Einheitsschaltung ist aus einer CMOS Schaltung gebildet. Die Einheitsschaltung umfaßt ein Flip-Flop 100, einen Inverter 101, ein NOR-Glied 102 und CMOS FETs 106. Die Schaltung ist ausgebildet, so wie in Fig. 1 gezeigt.

Während die Ausgangsfunktion der beschriebenen Ausführungsbeispiele aus einer Summe-aus-Produkten-Form besteht, kann die Ausgangsfunktion alternativ aus einer Produkt-aus-Summen-Form bestehen. Die letztere Anordnung kann erhalten werden hauptsächlich durch gegenseitiges Austauschen des ODER-Arrays und des UND-Arrays.

Anstelle der verdrahteten NOR-Verbindungen und der verdrahteten NAND-Verbindungen können logische Glieder wie z. B. NOR-Glieder, NAND-Glieder, UND-Glieder, ODER-Glieder und Inverter verwendet werden.

Während die zuvor beschriebenen Ausführungsformen eine positive Logik verwenden, kann alternativ hierzu eine negative Logik verwendet werden.

Die Schaltungsanordnung nach der vorliegenden Erfindung kann durch einzelne Bauelemente, wie z. B. ICs ausgebildet werden. Sie kann als integrierte Schaltung oder als Teil einer integrierten Schaltung aufgebaut sein oder auch aus bipolaren Transistoren, so daß sie mit einer höheren Geschwindigkeit betrieben werden kann.

Claims

1. Schaltungsanordnung zur Durchführung einer logischen Funktion, in welcher

(a) eine erste Gruppierung vorgesehen ist mit Eingangsleitungen (I₁ bis I_2k), in die logische Variable (x₁ bis x_k, bis ) eingebbar sind und die mit wenigstens einer Ausgangsleitung (P₁ bis P_m) eine erste Matrix (AA) bilden,
(b) eine zweite Gruppierung vorgesehen ist mit Signalleitungen (p₁ bis p_m), die mit wenigstens einer Ausgangsleitung (O₁ bis O_n) eine zweite Matrix (OA) bilden,
(c) die eine der beiden ersten und zweiten Gruppierungen eine UND-Gruppierung und die andere dieser Gruppierungen eine ODER-Gruppierung bildet,
(d) die Ausgangsleitungen (P₁ bis P_m) der ersten Gruppierung über Inverter (e₁ bis e_m) an die Signalleitungen (p₁ bis p_m) der zweiten Gruppierung angeschlossen sind,
(e) jede der ersten und zweiten Gruppierungen an den jeweiligen Kreuzungspunkten der von ihr gebildeten Matrix (AA bzw. AO) erste bzw. zweite Einheitsschaltungen (a_{1, 1} bis a_{2k, m} bzw. b_{1, 1} bis b_{m, n}; c_{1, 1} bis c_{2k, m} bzw. d_{1, 1} bis d_{m, n}) enthält, die eingangsseitig an die jeweiligen Eingangsleitungen (I₁ bis I_2k) bzw. Signalleitungen (p₁ bis p_m) angeschlossen und ausgangsseitig jeweils an die jeweiligen Ausgangsleitungen (P₁ bis P_m bzw. O₁ bis O_n) angeschlossen sind, und
(f) jede Einheitsschaltung (a_{1, 1} bis a_{2k, m} bzw. b_{1, 1} bis b_{m, n}; C_{1, 1} bis c_{2k, m} bzw. d_{1, 1} bis d_{m, n}) eine Speichereinrichtung (100) zum Speichern von Informationen aufweist, die entsprechend ihrem Speicherzustand bestimmt, ob die jeweils zugeordnete Ausgangsleitung (P₁ bis P_m bzw. ₀₁ bis O_n) freigegeben oder gesperrt werden soll,

dadurch gekennzeichnet, daß

(g) in einer jeden Einheitsschaltung (a_{1, 1} bis a_{2k, m} bzw. b_{1, 1} bis b_{m, n}; c_{1, 1} bis c_{2k, m} bzw. d_{1, 1} bis d_{m, n}) die Speichereinrichtung (100) ausgangsseitig an einen von zwei Eingängen eines invertierenden Gatters (102; 104) angeschlossen ist, dessen anderer Eingang an die zugeordnete Eingangsleitung (I₁ bis I_2k) der ersten Gruppierung bzw. an die zugeordnete Signalleitung (p₁ bis p_m) der zweiten Gruppierung angeschlossen ist, während der Ausgang des Gatters am Gate eines jeweiligen MOS-Transistors (103; 105; 106) liegt, der mit der jeweils zugeordneten Ausgangsleitung (P₁ bis P_m bzw. O₁ bis O_n) der ersten bzw. zweiten Gruppierung verbunden ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtungen (100) der ersten und zweiten Einheitsschaltungen (a_{1, 1} bis a_{2k, m}; b_{1, 1} bis b_{m, n}; c_{1, 1} bis c_{2k, m} bzw. d_{1, 1} bis d_{m, n}) jeweils aus einem Flip-Flop bestehen.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß dem an die zugeordnete Eingangsleitung (I₁ bis I_2k) der ersten Gruppierung bzw. an die zugeordnete Signalleitung (p₁ bis p_m) der zweiten Gruppierung angeschlossenen Eingang eines jeden Gatters (102; 104) jeweils ein Inverter (101) vorgeschaltet ist.

4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in den Einheitsschaltungen das invertierende Gatter (102) ein NOR-Gatter ist und der MOS-Transistor (103) ein NMOS-Transistor ist.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in den Einheitsschaltungen das invertierende Gatter (104) ein NAND-Gatter ist und der MOS-Transistor (105; 106) ein PMOS-Transistor ist.

6. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgangsleitungen (P₁ bis P_m) der ersten Gruppierung über jeweils einen Widerstand (r₁ bis r_m) an ein elektrisches Potential angelegt sind.

7. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Ausgangsleitungen (O₁ bis O_n) der zweiten Gruppierung über jeweils einen Widerstand (q₁ bis q_n) an ein elektrisches Potential angelegt sind.

8. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Ausgang der Speichereinrichtung (100) einer jeden Einheitsschaltung (a_{1, 1} bis a_{2k, m} bzw. b_{1, 1} bis b_{m, n}; c_{1, 1} bis c_{2k, m} bzw. d_{1, 1} bis d_{m, n}) einen zusätzlichen Anschlußkontakt aufweist.

9. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Speichereinrichtungen (100) der Einheitsschaltungen (a_{1, 1} bis a_{2k, m} bzw. b_{1, 1} bis b_{m, n}; c_{1, 1} bis c_{2k, m} bzw. d_{1, 1} bis d_{m, n}) kaskadenartig miteinander verbunden sind.