JPS6374321A - 書込み可能な論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，書き込みによりて論理機能を決尾し得る書込
み可能な論理集積回路（論理ＩＣ）に関する。

（従来の技術） 論理ＩＣの製造に際して、予め標準化された基本論理回
路群を有するＩＣを準備しておき、ＩＣの用途に応じて
書込みによりエＣ内部の回路接続を設定制御して所望の
論理機能を持たせるようにしたＰＬＤ　（Ｐｒｏｇｒａ
ｍｍａｂｌｅ　Ｌｏｇｆｅ　Ｄｅｖｉｅ＠　）方式の論
理ＩＣが知られている。

この種の従来の書込み可能な論理ＩＣは、たとえば第５
図に示すような２０ピンのＤＩＰ　（ＤｕａｌＩｎｌｉ
ｎｅ　Ｐａｃｋａｇｅ）型ＩＣとして構成され、その内
部には多数の基本論理回路群および基本論理回路相互の
回路接続を書込みによって設定可能なマトリクス状の配
線群等が形成されている。その具体的回路は、たとえば
ＣＹＰＲＥＳＳ　Ｓ訓ＩＣ０ＮＤＵＣＴＯＲ社半導体装
置カタログ（１９８５年発行）にＰＡＬ　２０ＡＳｅｒ
ｌｅｓとして開示されている。

上記論４ＩＣは、２０個の外部ビン（１ピン〜２０ピン
）のうちの１つ（たとえば１ピン）に印加される電圧が
１０〜２５Ｖのプログラム電圧Ｖ　であるか通常のデー
タレベルであるかに応じｐ て、外部ピンの機能が図示Ａのようになる書込みモード
あるいは外部ピンの機能が図示Ｂのようになる論理回路
使用モードに切シ換えられる。また、外部ピンの１つ（
たとえば１１ピン）に印加される電圧がＱＶ、５Ｖ、Ｐ
ＧＭ電圧（１０〜２５ｖ）のいずれであるかに応じて外
部ピンの一部（たとえば１９ピン〜１２ピン）を７０−
ティング状態、データ入力用、データ出力用に設定可能
になっている。また、外部ピンの一部（たとえば２ピン
〜９ピン）は、ＯＶ、５Ｖ、１０〜２５Ｖが選択的に印
加される。なお、■　は通常の電源電圧５Ｖ、Ｃ Ｖ　はＯｖである。そして、書込みモードにおいＩＩ畠 て、前記１９ピン〜１２ピンをデータ入力用に設定し、
書込みアドレスを指定するＯ〜５ｖのアドレス信号を前
記２ビン〜９ビンに入力すると共に上記１９ピン〜１２
ピンにある論理機能（たとえばアンドゲート）を指定す
るデータ入力を与えることによりて、たとえば第６図（
＆）に示すように１ビンおよび２ピンを入力端子とし、
１９ピンを出力’ｉｌ子とするアンドゲートを実現でき
る。同様に、第６図（ｂ）乃至（ｅ）に示すようにオア
ｒ−ト、レノスタ、インバータ、排他的オアゲートを実
現できる。

なお、上記したようなＰＬＤ方式の論理ＩＣの品植によ
っては、第５図に示したものに比べて外部ピン数が多い
ものや、外部ピンの並び方が異っているものがある。

ところで、上記従来のＰＬＤ、方式のＢａ　ｉＪｉ　Ｉ
　Ｃにおいては、アドレス入力、データ入出力がそれぞ
れ８ビツトの並列ビットデータであるので２×８−２０
４８ビツトのプログラム容量を有するメモリと見做すこ
とができるが、実際には２０７２〜２７２０ビツトの容
量を持っておシ、そのアドレス指定のためにアドレス人
力に３値電圧（ＯＶ、５Ｖ、１０〜２５Ｖ）ｅ与えなけ
ればならない。これに伴って、ＩＣ内の回路が３電源を
必袂とするものになシ、このＩＣとの間で人出力を行な
うための外部回路も３櫨類の電圧が必要になる。また、
前記８ビツトのアドレス入力ビンの全てに３値人力を与
えるとしても、３　　Ｘ８＝５２４８８ビツトしかアド
レス指定を行なうことができないという制約を受ける。

（発明が解決しようとする問題点） 本発明は、上記したようにアドレス入力の並列ビット数
がアドレス人力ビンにより制限されることによってアド
レス容ｆｔ（プログラム容量）の制約が大きく、このア
ドレス容量を増やそうとして３値入力を用いると３種類
の電源電圧が必要になるという問題点を解決すべくなさ
れたもので。

アドレス入力として２値入力を用いる２電源電圧使用に
よってもアドレス容量を十分にとることができる書込み
可能な論理集積回路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明の書込み可能な論理ＩＣは、省込みモードにおけ
るアドレス入力をシリアルビット形式で１個の外部端子
から２値入力として与えるようにしてなることを特徴と
する特 （作用） アドレス入力のビット数がアドレス入力ピン数に制限さ
れなくなるので、アドレス入力を二値電圧とするだけで
もアドレス容量を十分に大きくとることが可能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はＰＬＤ方式の論理ＩＣの外観を示してお）１図
中Ａは書込みモードにおける外部ピンの機能を表示して
おシ、図中Ｂは論理回路使用モードにおける外部ピンの
機能を表示している。即ち。

書込みモードにおいては％１ピンはクロックＣＫ入力用
、２ピンはシリアルビットのアドレス入力Ａ・用および
データ入力Ｄｉ用、３ピンはべり７アイ用のシリアルビ
ットデータＤｖの出力用、４ピンは書込み動作、ベリフ
ァイ動作に応じて論理レベルが異なる書込み信号Ｗの入
力用であ〕、この信号Ｗによって３−ンを−・イインピ
ーダンス状態または出力可能状態に切換制御する。５ピ
ンはクリア（リセット）　ＣＬＲ入力用、１０ピｙｉｊ
Ｖ［源Ｃ （１〜２５ｖ１通常は５Ｖ）用、２ｏピンはＶ。

電源（Ｏｖ）用となっ、ている、また、論理回路使用モ
ードにおいては、上記１０ピンと２０ピンとの電源関係
が逆になシ、１０ピンはＶ　電源用。

膳８ ２０ピンはｖｃｅ電源用となシ、ｌビン〜９ピンは入力
！ユ用、１１ピン〜１９ピンは人出刃（Ｉｌｏ）用とな
る。

第２図は上記論理ＩＣの一部であシ、前記１ピン、２ピ
ン、３ピン、４ピン、５ピン、１０ピン。

２０ピンに関連するＩＣ内部回路の一部を示している。

即ち、ｌピン、２ピン＃３ピン、４ピン。

５ピンにはそれぞれ論理回路使用モードでの入力信号を
受けてＩＣ内部の論理回路（図示せず）Ｋ送るアンドグ
ー）ＡＣ・・・が接続されてお夛、これらのアンドグー
）ＡＧ・・・はインパータエｖの出力によプデート制御
される。また、１ピンのＣＫ大入力、アンドグー）ＡＧ
Ｊおよびインパータエｖ１を０てカウンタＣＮＴのカウ
ント入力として導かれ、さらに後述するシフトレジスタ
ＳＲＩ、ＳＲ２のシフト入力中として導かれる。また、
５ピンのＣＬＲ入力はアンドゲートＡＧ’およびオアデ
ートＯＧを経て上記力９ンタＣＮＴおよび後述するシフ
トレジスタＳＲＪ、ＳＲ，？のりセット入力Ｒとして導
かれる。また、４ピンの書込み・ベリファイ入力Ｗはア
ンドｆ−）ＡＧＪを経て書込みノヤルス発生用アンドグ
ー）ＡＣ４に導かれると共にイン■ パーク１秒２を経てベリファイ／４ルス発生用アンドゲ
ートＡＧ５に導かれる。また、２ピンのシリアルビット
入力はアンドゲートｋＧ６ｆ経てアドレス入力・データ
人力直並列変換用シフトレジスタＳＲＩに導かれる。ま
た、３ピンには、ＩＣ内部のメモリＭのべり７アイ用読
出し出力（並列ビットデータ）が並直列変換用シフトレ
ジスタＳＲ１によりリアルビットに変換されてベリファ
イデータＤｖとして出力される。この場合、上記３ピン
にトライステート出力パッファＴ８が接続されておシ、
これは前記アンドグー）　ＡＧ　ｊの出力がインバータ
ＩＶｊにより反転された信号によりて制御される。また
、１０ピンおよび２０ピンには。

ｖｅｃ電源人力ｍＶ、、を源入力を受は入れてＩＣ内部
回路に供給すると共に上記２つのピンと２つの電源入力
との対応関係を判定して書込みモードを指定するための
５ｖまたは論理回路使用モードを指定するためのＯｖの
モード制御信号ＭＯＤＥを発生するモード判定回路２０
（ＰチャネルＭＯ８）ランジスタＰＩ、Ｐ２およびＮチ
ャネルＭＯ８）ランジスタＮＺ、Ｎ２からなる）が接続
されておシ、上記１０ピンの入力は前記インバータＩＶ
に導かれている。

さらに、前記直並列変換用シフトレジスタＳＲＩに格納
された１５ピツトのアドレス入力および８ピツトのデー
タ入力はＩＣ内部のメモＩＪ　Ｍに対してアドレス人力
およびデータ入力として導かれ、とのメそＩＪ　Ｍは前
記書込みパルス発生用アンドグー）ＡＧＥからの書込み
ノ４ルスが与えられることによって書込み制御が行なわ
れ、これと同時にベリファイ／母ルス発生用アンド？’
−）ＡＣ５からベリファイデータが与えられることによ
りて書込みデータが読み出され、このメモＩＪ　Ｍの読
出しデ−タは前記並直列変換用シフトレジスタＳＲ２に
導かれる。なお、上記メモＩＪ　Ｍは通常は紫外線消去
・電気的書込み可能な読出し専用メモ＋）　（ＥＰＲＯ
Ｍ　）が用いられ、データの書込みによってマトリクス
状配線における所定の交点をオン状態にして所望の論理
機能を実現するように回路接続を決定することが可能で
ある。

次に、上記論理ＩＣの書込みモードにおける書込み動作
を第３図に示すタイミングチャートを参照して説明する
。

（１）先ず、電源ビンであるｌＯピン、２０ピンに対応
してＶ　電圧、■、８電圧を加えて書込みモーＣ ドにする。この場合、インバータＩＶの出力はＯｖであ
＃）、アンドデートＡＧ・・・はそれぞれオフ状態にな
っている。

（２）矢に、４ピンにｖｃ０電位の書込み信号Ｗを加え
る。これによりて、インバータＩ’／３の出力はＯｖに
なシ、トライステート出力バッファＴＢはハイインピー
ダンス状態になる。

（３）久に、５ビンにｖｅｏｔ位のクリアパルスＣＬＲ
を加えてカウンタＣＮＴ　、シフトレジスタＳＲＩ　ａ
ＳＲ２をリセットして初期化する。

（４）次に、ｌピンにアドレス人カビッ）ｌｉ（１５ピ
ツト）とデータ人力ビット数（８ビツト）との合計に相
当する２３発のクロックパルスＣＫを加える。このとき
、クロックの立下シで直並列変換用シフトレジスタＳＲ
Ｉがデータを読込むので、上記クロックの立上シ毎に２
ビンに順次加えるデータ（アドレス人力Ａｉおよびデー
タ人力Ｄｉ　）ｔ−準備設定しておくことによって、上
記データが前記シフトレジスタＳＲＩにセットされる。

（５）次に、上記データを書込むために１ピンに１発の
クロック・９ルスＣＫを加えると、カウンタＣＮＴによ
り２４発目０クロックが入力したことが判定され、この
判定出力に基いてクロックＣＫの立上）のタイミングで
書込みパルス発生用アンドデートＡＧ４から書込みノ９
ルスが発生し、前記シフトレジスタＳＲＪにセットされ
ているデータがメモリＭに書込まれて記憶される。

次に、上記メモＩＪ　Ｍに前記データが正常に記憶され
ているか否かを確認する（ベリファイ）動作を説明する
。

（１）先ず、前記したようにして書込みモードにする。

（２）　？：Ｘに、４ピンにｖｓｓ電位（Ｏｖ）を加え
てベリファイ状態にする。

（３）久に、５ピンにクリアパルスＣＬＲ１に：加えて
カウンタＣＮＴおよびシフトレジスタＳＲＩ　、ＳＲ２
を初期化する。

（４ン久に、ｌピンに前記したよりに２３発のクロック
／４ルスＣＫを加え、アドレス入力のタイミングで２ビ
ンにアドレス入力データの１５ビツトを順次加える。な
お、データ入力のタイミングでは上記２ビンにｖｃｃ電
位（−・イレペル）、■８３Ｗ！位（ロウレベル）のい
ずれを加えてもよい。上記アドレス入力データの各ビッ
トは、前記したように直並列変換用シフトレジスタＳＲ
ＩがクロックＣＫの立下りでデータを読込むので、上記
クロックＣＫの立上シのタイミングで準備設定する。

（５）欠に、１ピンに１発のクロックツ９ルスＣＫｔ−
加えると、カウンタＣＮＴの判定を経てベリファイパル
ス発生用アンドグー）ＡＣ５からベリファイパルスが発
生し、メモリＭから前記アドレス入力による指定アドレ
スのデータが読出されて並直列変換用シフトレジスタＳ
Ｒ２にセットされる。そして、次のアドレスに進むため
に、再び２ビンに次のアドレス入力を加え、１ピンに再
びクロックＣＫを加えると、前記したようなアドレス入
力の読み込みと同時に前記並直列変換用シフトレジスタ
ＳＲ２からシリアルビットのベリファイデータがトライ
ステート出力パッファＴＢ（このとき、！込み信号Ｗが
ＱＶ、アンドグー）ＡＣ，？の出力がＯｖ、インパータ
エ■３の出力が５ｖであるので、出力可能状態になりて
いる）を経て３ビンから出力される。

（６）上記３ピンのベリファイデータＤＶ出力が正常で
あるか否かを調べ、正常でなければ前記書込み動作によ
り再度書込んだのち再び上記ベリファイ動作を行なりて
正常である（良品ＩＣである）ことをチェックする。こ
の場合、再書込みの回数はたとえば２０回までとし、２
０回以上書いても上記べり７アイ動作をパスしなければ
、不良ＩＣとして判定して不良品処理を行なう。

一方、上記論理ＩＣを論理回路使用モードで使用する際
には、電源ビンである１０ピン、２０ピンに対応してＶ
。ＳＬ圧、ｖａｅ電圧を加える。この場合、前記したよ
うな書込みモードにおける書込み内存にしたがって決ま
る論理機能を有する論理回路として使用可能であり、こ
の論理回路の使用例を第４図（、）乃至（Ｃ）に示して
いる。即ち、第４図（、）は３ピツトデコーダであシ、
ｌピン−３ピンが入力端子、１２ビン〜１９ビンがデコ
ーダ出力端子である。第４図（ｂ）はラッチ回路であり
、１ピンがクロックツ４ルスφ入力端子、３ピンがデー
タＤ入力端子、２ピンがリセッ）　ＲＥ８ＥＴ入力端子
、１１ピンがラッチデータＱ出力端子である。第４図（
ｃ）はメモリ付き１０進同期型カウンタであシ。

ＳＲ・・・はそれぞれシフトレジスタであシ、１ビンが
クロックパルスＣＫ入力端子、２ピンかりセラ）　ＲＥ
ＳＥＴ入力端子、１６ピン〜１９ビンがカウンタ出力端
子である。

なお、論理回路の使用例は、上記３ピツトデコーダに限
らず一般にｎビットデコーダを実現可能であシ、また上
記１０進カウンタに限らず一般にｎ進カウンタを実現可
能であシ、その他の各種の論理回路を実現可能である。

上記したようなＰＬＤ方式の論理ＩＣによれば。

書込みモードにおいてアドレス入力および書込みデータ
人力をシリアルビット形式で１個の外部ピンから２値入
力として与えるようにしたので、アドレス容量をアドレ
ス入力ピン数に制限されずに十分に大きくとることが可
能になシ、シかもアドレス入力のために必要な電源電圧
が２覆類で済むという利点がある。したがって、書込み
可能な論理機能として多くの基本論理回路の組合せを設
定することが可能になシ、多様な論理機能を実現するこ
とができる。

なお１本発明は上記実施例に限られるものではなく、書
込みモードと論理回路使用モードとの切シ換えは１０ピ
ンと２０ピンとの電源電圧入れ換えによらずに、モード
切換専用の外部ピンを設けてモード制御信号を加えるよ
うにしてもよい・また、パッケージの型（ＤＩＰ）、外
Ｗピン数（２０ピン）、各部ピンの配列、アドレス人力
ビット数（１５ピツト）、データ人力ビット数（８ピツ
ト）、電源電圧なども任意に変更してもよい。さらに。

上記実施例では、アドレス入力、書込みデータ入力の両
方ともシリアルビット（時間的直列）入力としたが、少
なくともアドレス入力を並りｄビット入力からシリアル
ビット入力に変更するだけでも、アドレス容量の増大、
使用電源電圧の種類の減少等の効果が得られる。

［発明の効果コ 上述したように本発明の誓込み可能な論理集積回路によ
れば、書込みモードにおけるアドレス入力をシリアルビ
ット形式で１個の外部端子から２値電圧入力として与え
るようにしたので、使用電源数が少なくても十分に大き
いアドレス容量をとることができ、多様な論理機能を実
現することができる。

【図面の簡単な説明】

第１図は本発明の書込み可能な論理ＩＣの一実施例を示
す外観図、第２図は第１図のＩＣの内部回路の一部を示
す論理回路図、第３図は第１図のＩＣの書込みモードに
おける動作を示すタイミングチャート、第４図（→乃至
（ｃ）は第１図のＩＣの論理回路使用モードにおける論
理回路の使用例を示す論理回路図、第５図は従来の書込
み可能な論理ＩＣの一実施例を示す外観図、第６図（、
）乃至（、）は第５図の論理ＩＣの論理回路使用モード
における論理回路の使用例を示す論理回路図である。 ＡＧ、ＡＧＪ〜ＡＧｇ・・・アンドゲート、ＯＧ・・・
オアデー）、ＩＶ、ＩＶＪ〜Ｉｖ３・・・インバータ。 ＴＢ・・・トライステート出力パッファ、ＣＮＴ・・・
カウンタ、ＳＲＩ　、ＳＲ２・・・シフトレジスタ１Ｍ
・・・メモリ、２０・・・モード判定回路。 出願人代理人弁理士　鈴　江　武　彦 第１図 （ａ） １　　２　３　ヒ・ン （Ｃ） 第４図

Claims (4)

【特許請求の範囲】
1. （１）書込みモードおよび論理回路使用モードが外部入
   力により切換制御され、上記書込みモードにおいては外
   部からのアドレス入力により指定されるアドレスに外部
   から所定の論理機能を設定するためのデータ入力の書込
   みが可能であり、論理回路使用モードにおいては上記デ
   ータ入力により書込み設定された論理機能を持った論理
   回路として使用可能になる書込み可能な論理集積回路に
   おいて、前記アドレス入力はシリアルビット形式で１個
   の外部端子から２値入力として与えられ、このアドレス
   入力を集積回路内部で並列ビット形式に変換してメモリ
   部のアドレス入力とするようにしてなることを特徴とす
   る書込み可能な論理集積回路。
2. （２）前記データ入力もシリアルビット形式で上記アド
   レス入力用外部端子からアドレス入力と時間的直列に与
   えられ、このデータ入力を集積回路内部で並列ビット形
   式に変換して前記メモリ部のデータ入力とするようにし
   てなることを特徴とする前記特許請求の範囲第１項記載
   の書込み可能な論理集積回路。
3. （３）前記書込みモードにおいて、前記メモリ部に書込
   まれたデータを読出してシリアルビット形式に変換し、
   ベリファイ用の１個の外部端子に出力するベリファイ機
   能を有することを特徴とする前記特許請求の範囲第１項
   または第２項記載の書込み可能な論理集積回路。
4. （４）前記書込みモードおよび論理回路使用モードの切
   換制御は、２個の外部端子に加える二種類の電源電圧の
   大小関係を入れ換えることによって行なわれることを特
   徴とする前記特許請求の範囲第１項記載の書込み可能な
   論理集積回路。