JPS61224520A - 構成を変更可能な論理要素 - Google Patents

構成を変更可能な論理要素

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JPS61224520A
JPS61224520A JP61030608A JP3060886A JPS61224520A JP S61224520 A JPS61224520 A JP S61224520A JP 61030608 A JP61030608 A JP 61030608A JP 3060886 A JP3060886 A JP 3060886A JP S61224520 A JPS61224520 A JP S61224520A
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    • H03K5/1534—Transition or edge detectors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はコンフィグラブル論理要素に関し、特にコンフ
ィグラブル組合せ論理要素とコンフィグラブル記憶要素
とコンフィグラブル出力選択論理回路とを有するコンフ
ィグラブル論理要素に関する。コンフィグラブル記憶要
素の出力信号は、コンフィグラブル組合せ論理回路及び
出力選択論理回路両者の入力信号となる。出力選択論理
回路の出力信号は、組合せ論理要素の出力信号と記憶要
素の出力信号とから選択される。
〈従来の技術〉 同一出願人による特願昭６０−１２１３５７号明細書に
は、同一の集積回路について、それがシステム内に組付
けられた場合であっても、時に応じて複数の論理機能の
任意のものを実現するように、最終的に製造された集積
回路の状態（ｃｏｎｆ　ｉｇｕｒａｔｉｏｎ）を変更し
得るような構造が開示されている。これは、複数のコン
フィグラブル論理要素を提供することにより達成され、
各コンフィグラブル論理要素は、必要となる目的に応じ
て複数の論理機能のいずれをも実現し得るようにその状
態を変更することができる。
コンフィグラブル論理要素とは、複数の論理機能のいず
れをも実現し得るようにチップに記憶された制御ビット
もしくはチップに伝送された制御ビットに応じて作動す
るスイッチにより電気的に相互接続し得る複数のデバイ
スの組合せを意味する。前記特許出願明細書中に開示さ
れているコンフィグラブル論理要素は、例えば、ＡＮＤ
ゲート、フリップフロップ、インバータ、ＮＯＲゲート
、エクスクル−シブＯＲゲート及び更に複雑な機能を実
現するべくこれらの基礎的機能を組合せてなるものなど
により提供される１個又は複数の機能を提供するために
必要なすべての回路要素を備えている。コンフィグラブ
ル論理要素により達成されるべき特定の機能は、制御論
理回路からコンフィグラブル論理要素に供給される制御
信号により定められる。この制御信号に応じて、コンフ
ィグラブル論理要素は、ＡＮＤゲート、ＯＲゲート、Ｎ
ＯＲゲート、ＮＡＮＤゲート、エクスクル−シブＯＲゲ
ートその他複数の論理機能のいずれかを、その物理的構
造を変化させることなく実現することができる。
コンフィグラブル論理要素により実現されるべきこのよ
うな複数の機能の任意のものを実現し得るような構造が
チップ上に形成される。これは、コンフィグラブル論理
要素の状態を制御するような制御信号を記憶及び発生す
る制御論理回路を準備することにより可能となる。
或る実施例に於ては、制り１信号が、コンフィグラブル
論理要素を含む集積回路チップの一部として一体的に形
成された制御論理回路により記憶及び伝送される。しか
しながら、必要に応じて、制御信号をコンフィグラブル
論理要素が形成されている集積回路の外部に於いて記憶
及び又は生成されるようにし、これをコンフィグラブル
論理要素のピンに伝送されるようにすることもできる。
一般に、コントロールビットとしての特定の組の制御信
号が、コンフィグラブル論理要素の状態を制御するべく
、制御論理回路からコンフィグラブル論理要素に伝送さ
れる。集積回路チップ上のコンフィグラブル論理要素に
供給されるべき実際の制御ビットの組の内容は、チップ
上のコンフィグラブル論理要素により実現されるべき機
能に依存する。
〈発明が解決しようとする問題点〉 本発明の主な目的は、極めて多様な機能を実現し得るコ
ンフィグラブル論理要素を提供すること（ある。
〈問題点を解決するための手段〉 本発明に基づくコンフィグラブル論理要素は、極めて多
様な機能を実現し得るものである。このコンフィグラブ
ル論理要素は、組合せ論理要素、記憶要素及び出力選択
論理回路を有し、これら各要素の状態が制御ビットによ
り制御される。記憶要素からの選択されたフィードバッ
ク信号と共にコンフィグラブル論理要素に送られる選択
された入力信号は、組合せ論理要素への入力信号となる
。　　　　　　　１組合せ論理要素の出力信号と共にコ
ンフィグラブル論理要素の入力信号は、コンフィグラブ
ル記憶要素の入力信号となる。出力選択論理回路は、組
合せ論理要素及び記憶要素の出力信号から選択された出
力信号を供給する。
〈実施例〉 以下、本発明の好適実施例を添付の図面について詳しく
説明する。
第１図はコンフィグラブル論理要素により実現し１ｑる
論理機能を示すもので、第１図に示された２８個の機能
は、単に例示のために列挙されたちので、所望に応じて
列挙されていない機能をもコンフィグラブル論理要素に
より実現することも可能である。
（以下余白） 第１表 Ｌｉ　機能 Ｉ　　　　ＡＮＤゲート ２　　　　ＮＡＮＤゲート ３　　　反転入力を有するＡＮＤＮＯゲート　　反転入
力を有するＮＡＮＤゲート５　　　０Ｒゲート ６　　　　ＮＯＲゲート ７　　　エクスクル−シブＯＲゲート ８　　　エクスクル−シブＮＯＲゲート９　　３人力Ａ
ＮＤゲート １０　　　３人力ＮＯＲゲート １１　　３人力ＯＲゲート １２　　３人力ＮＯＲゲート １３　　　　ＡＮＤゲートを有する１つの入力を有する
ＯＲゲート １４　　　　ＡＮＤゲートを有する１つのパノ〕を有す
るＮＯＲゲート １５　　０Ｒゲートを有する１つの入力を有するＡＮＤ
ゲート １６　　　０Ｒゲートを有する１つの入力を有するＮＡ
ＮＤゲート　　　　　　　　　　　２８１７　　１つの
反転入力を有する３人力ＡＮＤゲート １８　　１つの反転入力を有する３人力ＮＡＮＤゲート １９　　１つの反転入力を有する３人力ＯＲゲート ２０　　　１つの反転入力を有する３人力ＮＯＲゲート ２１　　２者択一人力のマルチプレクサ２２　　２者択
一反転入力のマルチプレクサ２３　　　　リセットを有
する“′Ｄ″フリップフロップ ２４　　　　セットリセットラッチ ２５　　　　リセット及び反転出力を有する１（Ｄ　＋
１フリツプフロツプ ２６　　　　リセッ１へ及び反転出力を有するセットリ
セットラッチ ２７　　　　セットを有する“Ｄ゛′′フリツプフロン
セツト反転出力を有するｔｔ　Ｄ　ｒｐフリップフロッ
プ （以下余白） 第２図は、２つの変数Ａ及びＢについてのすべての有用
な基本的機能を実現し得る１つの態様の内部論理構造を
示す。この機能は、制御リードＣＯＳ’Ｃｏ、Ｃ２、Ｃ
２１１０，に加えられた状態制御信号Ｃｏ、’Ｇｏ、Ｃ
２、Ｃ２１００，により選択される。本実施例の場合、
すべての制御リードは、Ｎチャンネルエンハンスメント
モードパストランジスタのゲートに接続されている。第
２図に示された構造によりＡＮＤゲートの機能を実現す
るためには、ＮチャンネルＮハンスメントモードパスト
ランジスタ２９ＣＪ３よび２９ｄのゲートに接続された
状態制御リードＣ１及びＣＯにハイレベル信号を加える
ことによりパストランジスタ２９Ｃ及び２９ｄを導通さ
せ、符号Ａ及びＢが付された入力リードをインバータ２
１及び２２Ｋ−１の前後端に亘ってシャントする。
ローレベル信号が状態制御リードＣＯ及びＣ１に加えら
れ、インバータ２１及び２２Ｋ−１の出力信号をＡＮＤ
ゲート２５から遮断する。更に、リードＣ５のハイレベ
ル信号がＡ’ＮＤゲート２５に加えられ、このＡＮＤゲ
ート２５をイネーブルさせる。
このようにして、３人力ＡＮＤゲート２５が、信＠Ａ及
びＢに対して２人力ＡＮＤゲートとして機能するように
なる。ＡＮＤゲート２５の出力信号は、ＮＯＲゲート２
６の入力信号を提供する。ＮＯＲゲート２６に加えられ
る第２Ｋ−１の入力信号は、ＡＮＤゲート２４の出力信
号から得られる。ＡＮＤゲート２４の出力信号は、状態
制御リードＣ４に論理０信号を加えることにより論理Ｑ
状態に保持される。制御信号Ｃ２及びＣ３は、どのレベ
ルにあっても良いものであって、これらの信号がハイ及
びローのいずれであってもＡＮＤゲート２４の出力信号
に対して影響を与えない。ＡＮＤゲート２４の出力信号
が論理Ｏであり、ＮＯＲゲート２６への３状態制御リー
ド号が論理Ｏであるため、ＡＮＤゲート２５、ＡＮＤゲ
ート２４及びＮＯＲゲート２６が互いに共同して、入力
信号Ａ及びＢに対して１つのＮＡＮＤゲートとして機能
することが容易に理解されよう。ＮＯＲゲート２７に加
えられる３状態制御信号が（リセット時を除いて）論理
Ｏであるため、ＮＯＲゲート２７は、ＮＯＲゲート２６
の出力信号に対してインバータとして機能する。ＮＯＲ
ゲート２６の出力信号は、Ｎチャンネルトランジスタ２
９Ａのゲートに加えられる。このトランジスタ２９Ａの
ソースは接地され、そのドレーンは出力リード２８に接
続されている。
そして、ＮＯＲゲート２６の出力信号は、Ｎチャンネル
トランジスタ２９ｂのゲートに加えらる。
トランジスタ２９ｂのソースは、電源に接続され、この
トランジスタのドレーンは、出力リード２８及びＮチャ
ンネルトランジスタ２９ａのドレーンに接続されている
。従って、トランジスタ２９ａ及び２９ｂは、ＮＯＲゲ
ート２６の出力信号に対してインバータとして機能する
。このように、上記したような状態に形成された第２図
の構造は、信号Ａ及びＢに対してＡＮＤゲートとして機
能する。このような要領にて、状態制御リードＣＯ〜Ｃ
５に適切な制御信号を加え、該構造内の適切なパストラ
ンジスタ及びゲートを作動させることにより他の論理機
能を実現することができる。
第３Ａ図は、入力信号の１６通りの組合せのいずれに対
してもある出力信号を発生し１ｑるような１６ビツトＲ
ＡＭを示す。入力信号Ａ及びＢは、Ｘデコーダを制御す
ることにより、１６ビツトＲＡＭ内の４つのコラムのい
ずれかを選択する。入力信＠Ｃ及びＤは、Ｙデコーダを
制御し、１６ビツトＲＡＭの４つのローのいずれか１つ
を選択する。このようにして、１６ビツトＲＡＭは、選
択されたロー及びコラムの交点のビットに対応する出力
信号を発生する。このような交点が１６個おり、従って
１６種のビットを発生することができる。１６ビツトに
より表される機能の組合せとして２＊＊１６　（２”）
通りが可能である。従って、ＲＡＭ内の１６ビツトによ
りＮＯＲゲートがシミュレートされる場合、ＲＡＭのた
めのカルノーマツプは第３図に示されるようなものとな
る。
第３Ｃ図に於て、第１のロー（Ａ＝Ｏ及びＢ＝Ｏを表す
）及び第１のコラム（Ｃ＝Ｏ及びＤ＝０を示す）の交点
のビットを除いてすべてのビットがＯである。１６ビツ
トＲＡＭによりごく希に用いられる機能を実現したい場
合（例えば、Ａ＝１、Ｂ＝Ｏ，Ｃ＝Ｏ及びＤ＝Ｏに対し
て入力信号「１」）を得たい場合、第２Ｋ−１のロー及
び第１のコラムの交点にバイナリ「１」が記憶される。
Ａ＝Ｏ１Ｂ＝Ｏ，Ｃ＝Ｏ及びＤ＝Ｏの時及びＡ＝１、Ｂ
＝Ｏ。
Ｃ＝０及びＤ＝Ｏの時のいずれにあってもバイナリ「１
」が得られるようにしたい場合、バイナリ「１」が、第
１のコラムの第１のロー及び第２Ｋ−１のローとの交点
に記憶される。このようなＲＡＭの記憶状態に対応する
論理回路が第３Ｄ図に示されている。このように、第３
Ａ図のＲＡＭは、２＊＊１６通りの論理機能のいずれを
も旨くしかも単糸中（こ表すことができる。
第３Ｂ図は、１６個のセレクトビットのいずれをも生成
し得るような別の構造を示す。「１６セレクトビツト」
というラベルが付された左側の垂直コラムのレジスタＯ
〜１５はそれぞれバイナリ「１」又はｒＯＪからなる選
択された信号を有する。Ａ、Ｂ、Ｃ及びＤの適切な組合
せを選択することにより、１６セレクトピツトレジスタ
の１６個の位置の或る位置に記憶されている或るビット
が出力リードに伝送される。例えば、「１」レジスタの
ビットを出力リードに伝送する場合、信号Ａ、Ｂ、Ｃ及
びＤが、そのようなラベルが付されたリードに加えられ
る。１６セレクトピツトレジスタの１６個の位置の内「
１５」というラベルが付された信号を出力リードに伝送
する場合、信号Ａ、Ｂ、Ｃ１及びＤが適切なコラムに加
えられる。
このようにして、この構造を用いて、２＊＊１６個の論
理機能のいずれをも実現することができる。
第４Ａ図は、９個のコンフィグラブル論理要素を有する
コンフィグラブル論理アレイを示す。第４Ａ図に示され
ているように、９つのコンフィグラブル論理要素４０−
１〜４０−９のそれぞれが、複数の入力リードと１つ又
は複数の出力リードとを有する。各入力リードは、）蓑
択された一般的相互接続リードを入力リードに接続する
複数のアクセスジャンクションを有する。第４Ａ図に於
ては、コンフィグラブル論理要素４０−７の入力リード
２Ｋ−１のアクセスジャンクションにはＡ１〜Ａ４とい
うラベルが付されている。他の入力リードのためのアク
セスジャンクションは、図示されているのみで、図面の
繁雑化を避けるために格別ラベルが付されていない。同
様に、各コンフィグラブル論理要素の各出力リードは、
当該出力リードを一般的相互接続リードの対応するもの
に接続する複数のアクセスジャンクションを有する。第
４Ａ図に於て、これらのアクセスジャンクションが、各
コンフィグラブル論理要素の各出力リードについて図示
されている。コンフィグラブル論理要素４０−７の出力
リードのためのアクセスジャンクションには８１〜Ｂ５
というラベルが付されている。
入力リード及び出力リードのいずれでもない第４Ａ図に
示されているリードは、一般的相互接続リードと呼ばれ
るもので、入力リード及び出力リードのためのアクセス
ジャンクションでない第４Ａ図に示されているジャンク
ションは、一般的相互接続ジャンクションと呼ばれるも
のである。
第４Ａ図に示されているように、ブロクグラマプルアク
セスジャンクション及び、一般的相互接続リード及び種
々のリードを他のリードに接続するプログラマブル一般
相互接続ジャンクションを有する一般相互接続構造と共
に９つの論理要素が集積回路チップ上に集積されている
。一般相互接続構造は、１組の一般相互接続リード及び
プログラマブルジャンクションを有し、プログラマブル
ジャンクションは、一般相互接続構造内の各一般相互接
続リードについて特定の一般相互接続リードを一般相互
接続構造内の１つ又は複数のリードに接続する一般相互
接続ジャンクションを支配するプログラムが存在するよ
うな特性を有する一般　　４相互接続リードを相互接続
する。更に、コンフィグラブル論理アレイ内の任意のコ
ンフィグラブル論理要素の特定の出力リードについてそ
してコンフィグラブル論理アレイ内の任意のコンフィグ
ラブル論理要素の特定の入力リードについて、前記した
特定の出力リードが前記した特定の入力リードに接続さ
れるような当該ジャンクションを支配するプログラムが
存在する。特定の出力リードから特定の入力リードに至
る導電路は、常に２つのアクセスジャンクション及び一
般相互接続リードの少なくとも一部を含む。例えば、コ
ンフィグラブル論理要素４０−８の出力リードからコン
フィグラブル論理要素４０−７の第２Ｋ−１の入力リー
ドに至る導電路は、アクセスジャンクションＡ７及びＢ
７及び一般相互接続リードの部分Ｐを有する。
一般に、１つのコンフィグラブル論理要素の出力リード
から他のコンフィグラブル論理要素の入力リードに至る
導電路は、更に１つ又は複数の一般相互接続ジャンクシ
ョンを含む。
論理要素４０−１〜４０−９のそれぞれは、第２図に示
されたような回路又は複数の論理機能のいずれをも実現
し得るような第２図に示されたような状態をとり得る同
様の構造を有する回路の集合からなる。この回路をプロ
グラムするためには（コンフィグラブル相互接続スイッ
チ及びコンフィグラブル論理要素の両者をプログラムす
るためには）、コンフィグラブル制御入力リードとして
特定される入力リードに、選択された信号を加えること
により、論理要素のそれぞれに所望の論理機能を実現さ
せ、所望に応じて論理要素を相互接続する。第４Ａ図に
於て、状態制御信号の為の入力リードとしてのリードが
特に特定されていない。
しかしながら、このリードとして、任意のＩ１０パッド
を用いることができる。
状態制御ビットは、第５図に示されているプログラム用
レジスタに通常記憶されている種々の設計条件に応じて
直列又は並列にコンフィグラブル論理アレイに入力され
る。或いは、状態制御ビットをチップ上のメモリーに記
憶しておいても良い。
更に、特にプログラム用のレジスタに状態制御信号を伝
送するために用いられるような入力クロック信号のため
に別のＩ１０パッドを用いると良い。
第４Ａ図に示されたコンフィグラブル論理アレイの状態
が定められた時、論理要素４０−１〜４０−９の選択さ
れた出力信号が選択されたＩ１０パッドに供給される。
第４Ｂ図は第４Ａ図に用いられたジャンクションのシン
ボルの意味を示す。
論理要素４０−１　（第４Ａ図）などの論理要素の状態
を定めるために、例えば第２図に示されたようなリード
Ｃｏ−０５などの状態制御リードに或る数のビットを供
給しなければならない。このために、例えば、シフトレ
ジスタが、各コンフィグラブル論理要素の一部として用
いられる。第５図は、このような目的に用いることので
きるシフトレジスタを示す。第５Ａ図のシフトレジスタ
は２つの基本的な記憶セルを有する。各記憶セルは、１
ビツトの情報を記憶することができる。云うまでもなく
、実際のシフトレジスタは、それが一部を成す論理要素
の状態を定めるために必要な数の記憶セルを有するもの
であって良い。実際の作動に際して、入力信号が入力リ
ード５８に加えられる。
第６Ｄ図に示されているように、この入力信号は、所望
の論理機能を実現するコンフィグラブル論理要素、アク
セスジャンクション又は後記する一般相互接続リード間
の一般相互接続ジレンクションの状態を定めるために状
態制御ビットとしてシフトレジスタに供給されるべきビ
ット列を有する。このようにして、入力リード５８に加
えられる一連のパルスは、シフトレジスタの記憶セルに
記憶された場合に、所望の機能及び又は相互接続状態を
適切な要領にて達成するような状態制御ビットを生成す
る。例えば、第２図の回路をＡＮＤゲートを形成するよ
うにその状態を定める場合、パルスＧｏ、Ｃ１、Ｃ２、
Ｃ３、Ｃ４及びＣ５は１．１、Ｘ、Ｘ、Ｏ及び１により
表される。
入力リード５８に加えられるパルス列は、リード５７及
び５９にそれぞれ加えられるクロックパルスΦ１及びΦ
２Ｋ同期している。従って、作動の初期段階に於て、ク
ロックパルスΦ１がハイとなり（第６Ａ図）、クロック
パルスの２がローとなるとく第６Ｂ図）、ホールド信号
（第６Ｃ図）が、シフト中にローとなり、直列接続され
たシフトレジスタの記憶セル５−１．５−２などを通過
するデータの流れが容易化される。
パターンｒ０１０１０Ｊをシフトレジスタ内にシフトす
る場合、以下の動作が行われる。即ち、クロック周期ｔ
１の第１の略半周期の間リード５８上の入力信号がロー
となる。インバータ５１−１の出力信号０１は、入力信
号がローレベルとなり、Φ１かハイレベルとなるのに応
答してパストランジスタ５０−１をイネーブルする。第
１のクロック周期ｔ１が或る時間経過すると、クロック
信号Φ１がローとなり（第６Ａ図）、クロック信号Φ２
がその直後にハイとなり（第６Ｂ図）、パストランジス
タ５５−１をイネーブルする。このようにして、ハイレ
ベル出力信号σ１が、イネーブルされたパストランジス
タ５５−１を介してインバータ５２−１の入力リードに
伝送され、インバータ５２−１の出力リード上にローレ
ベル出力信＠Ｑ１を発生させる。
このようにして、周期ｔ１の最後の段階に於ては、イン
バータ５２−１からの出力信号Ｑ１　（第６Ｆ図）がロ
ーレベルとなる。第２Ｋ−１のセル内のインバータ５１
−２及び５２−２からの出力信号０２及びＣ２は、これ
らのインバータの信号を既知の状態に変更するための既
知信号が第２Ｋ−１の記憶セル５−２Ｋ伝送されていな
いため、依然不確定の状態にある。
第２Ｋ−１の周期（第６Ａ図に符号ｔ２Ｋより示される
）の初期の段階に於て、Φ１はハイとなり（第６Ａ図）
、Φ２は、周期ｔ１が終了する前に既にローとなってい
ることから、ローとなっている（第６Ｂ図）。入力信号
（第６Ｄ図）は、バイナリ「１」を表すハイレベルに上
昇しており、従ってインバータ５１−１の出力信号７：
５１がローレベルとなっている。インバータ５２−１の
出力信号Ｑ１は、パストランジスタ５５−１がローレベ
ルであるΦ２信号により遮断されているため、依然ロー
の状態にある。第２Ｋ−１の周期に於てある時間が経過
した後、先ずΦ１がローとなり、短時間の後にΦ２がハ
イとなる。この時、出力信号０１は、パストランジスタ
５５−１を経てインバータ５２−１に伝送され、インバ
ータ５２−１からの出力信号Ｑ１をハイレベルに押上げ
る。
Ｑｌがハイレベルであってパストランジスタ５３−２・
をイネーブルした時に、Ｑｌの前回のローレベル信号が
インバータ５１−２Ｋ−１の出力信号０２をハイレベル
に押上げてあり、パストランジスタ５５−２をイネーブ
ルするべく周期ｔ２Ｋ−１の後半に於てΦ２がローレベ
ルからハイレベルに変化することにより、インバータ５
２−２からの出力信号Ｑ２がローレベルに押下げられる
。
このようにして、リード５８の入力信号（第６Ｄ図）が
、シフトレジスタ内の各記憶セル５−１．５−２．５−
３などへと伝送される。
所望の情報がシフトレジスタに伝送されると、ホールド
信号（第６Ｃ図）がイネーブルされ（即、　　ちハイレ
ベルに押上げられ）、インバータ５２Ｋ−１の出力リー
ドからのフィードバックリード５０−１．５０−２．５
０−３などをインバータ５１の入力リードに接続し、情
報を各セル内に半永久的にホールドする。実際の作動に
際して、特定のセル、例えば５−１に記憶された信号は
、状態制御回路又は相互接続パスデバイスに接続される
。
シフトレジスタの出力信＠Ｑ１、σ１、Ｑ２．０２など
は、論理要素の（状態）制御入力又は一般相互接続ジャ
ンクションのパスデバイスに直接接続されている。
Φ１がローの時、Φ１及びホールド信号をパイに押上げ
、データを半永久的にホールドすることができる。Φ１
及びΦ２をハイとし、ホールドをローとすることにより
、シフトレジスタの入力をセット又はクリアすることに
よりシフトレジスタ全体をセット又はクリアすることが
できる。この信号がシフトレジスタの全体に及び、各レ
ジスタをクリアするためにある一定のセット／リセット
時間が必要となる。言うまでもなく、この時間は、シフ
トレジスタの全長に依存する。
シフトレジスタは、その動的過程にあっては、シフトさ
れる情報を、シフトレジスタのインバータ５１−１．５
２−１．５１−２．５２−２などを有する（第５図に示
されていないが公知の）トランジスタのゲートの電荷と
して記憶するようにして作動する。これらのインバータ
は公知型式のものであって、その詳細な説明を省略する
。ダイナミックシフトレジスタは、６個のトランジスタ
を用い、従ってその必要とする面積が小さいため、ダイ
ナミックシフトレジスタを用いることに意味がある。ダ
イナミックシフトレジスタは、１つのトランジスタを付
加するのみによりスタチックラッチに変更される。従っ
て、ダイナミックシフトレジスタ（スタチックラッチ）
は、回路を大幅に複雑化することなく、また半導体の面
積を多く必要とすることなく、コンフィグラブル論理要
素の一部として容易に製造することができる。ホールド
信号が存在することから、またシフトレジスタをホール
ドすることによりデータが自動的にリフレッシュされる
ことから、ダイナミックシフトレジスタはスタチックラ
ッチとなることができる。
従って、別個のリフレッシュ回路が不必要となる。
上記から、ダイナミックシフトレジスタ（スタチックラ
ッチ）は、一旦ホールド状態にラッチされればリフレッ
シュされる必要がないことが理解出来よう。これは、例
えばリード５０−１を含むフィードバック回路及び記憶
セル５−１のパストランジスタ５４−１を用いることに
より達成することができる。
第７図は、コンフィグラブル組合せ論理回路１００１コ
ンフイグラブル記憶回路１２０及びコンフィグラブル出
力セレクト論理回路１４０を有する本発明に基づくコン
フィグラブル論理要素９９を示すブロック図である。組
合せ論理回路１００は、コンフィグラブル論理要素９９
に加えられるＮ個のバイナリ入力信号及び記憶回路１２
０からのＭ個のバイナリフィードバック信号を受ける。
組合せ論理回路１００は、複数の状態に定める（Ｃｏｎ
ｆ　１ｑｕｒｅ）することができる。各状態は、組合せ
論理回路への入力信号の１つ又は複数の選択された部分
集合、としての１つ又は複数の選択された組合せ論理機
能を実現することができる。組合せ論理回路１００の状
態が変更可能であるため、異なる複数の機能を実現する
ために用いることかできる。しかも、２つ以上の機能を
同時に実現し、これらをコンフィグラブル論理要素１０
０の異なる出力リードに出現させることができる。
詳しく言うと、組合せ論理回路１００は、Ｍ＋Ｎ個のバ
イナリ入力信号からに個（Ｋ≦Ｍ＋Ｎ）のバイナリ入力
信号を選択する。１組合せ論理回路１００は、組合せ論
理回路１００が第１の組の機能を実現するような第１の
組の値を少なくとも含むような第１の組の制御信号の複
数の組の値及び第２Ｋ−１の組の機能を実現するような
第２Ｋ−１の組の値を少なくとも含むような第１の組の
制御信号の複数の組の値に応答する。そして各機能は、
前記したに個のバイナリ信号の部分集合の関数であり、
第１の組の機能は、第２Ｋ−１の機能の組と等しくない
。
或る実施例に於ては、組合せ論理回路１００は、Ｋ個の
バイナリ信号の関数としての２＊＊（２＊＊Ｋ）（２２
ｋ）個のバイナリ値の１つを選択するような第１の状態
と、Ｋ個の選択されたバイナリ入力信号の第１の選択さ
れたに一１個の入力信号の関数として２＊＊　［２＊＊
　（Ｋ−１＞］　　（即（に−１） ち２２　　　）個の値の１つを選択しかつに個の選択さ
れたバイナリ入力信号から選ばれた第２Ｋ−１のに一１
個の入力信号の関数としての２＊＊　［２＊＊（Ｋ−１
＞］個のバイナリ値の１つを選択するような第２Ｋ−１
の状態とを有する。（第２Ｋ−１の組のに一１個の信号
は、第１のに一１個の信号と必ずしも異なるものである
必要はない。）このような組合せ論理回路１００の作動
の要領は、後記する第８図の実施例を参照することによ
り一層容易に理解されよう。
記憶回路１２０もその状態を変更可能であって、その状
態に応じて、例えばセット及びリセットを有する透明な
ラッチ回路、セット及びリセットを有するＤフリップフ
ロラプ回路、エツジ検出回路、シフトレジスタの１つの
ステージ、カウンターの１つのステージなどであって良
い１つ又は複数の記憶要素を実現するようにプログラム
することができる。コンフィグラブル記憶回路１２０は
、バス１６１上の組合せ論理回路１００からの出力信号
及び入力バス１６０上の組合せ論理回路のＮ個の入力信
号から選択された信号及びクロック信号を受ける。出力
選択論理回路１４０は、組合せ論理要素及び記憶回路の
出力信号から選ばれた信号としての出力信号を供給する
ようにその状態が定められる。
第８図は、第９図に示されたコンフィグラブル論理要素
の一実施例を示す。第８図に於て、コンフィグラブル論
理要素９９の４つの入力信号がＡ、Ｂ、Ｃ及びＤ（即ち
Ｎ＝４）として示されている。
記憶回路１２０がスイッチ１０７に１つのフィードバッ
ク信号Ｑを供給するのみであるため、Ｍ＝１である。第
８図に於て、信号Ａ、Ｂ及びＣ及びＤ又はＱが、５つの
信号Ａ１Ｂ、Ｃ，Ｄ及びＱから選択されるため、Ｋ＝４
である。組合せ論理回路要素１００はコンフィグラブル
スイッチ１０１〜１０７．１１３．１１４．８ビットＲ
ＡＭ１０８及び１０９．１−８選択論理回路１１０．１
１１、マルチプレクサ１１２及び、スイッチ１１３及び
１１４に対する状態制御リード１１５を有する。各コン
フィグラブルスイッチは、前記したようにリード（リー
ド１１５以外は図示省略されている）上の図示されない
プログラム用レジスタからの制御ビットによりその状態
が定められる。スイッチ１０１は、その出力信号として
信＠Ａを供給するように、又は、その出力信号として信
＠Ｂを供給するようにその状態を定めることができる。
同様にして、スイッチ１０２〜１０７は、その出力信号
としてその２つの入力信号から選ばれた一方を供給する
ようにその状態を定めることができる。
従って、例えば、状態制御ビットとして或る選択を行っ
た場合、スイッチ１０７は信号りを供給し、バイナリ信
号Ａ、Ｃ及びＤが、１−８選択論理回路１１０及び１−
８選択論理回路１１１に対してスイッチ１０１〜１０３
．１０４〜１０７を介して供給される。バイナリ信＠Ａ
、Ｃ及びＤの８つの可能な組合せのそれぞれについて選
択論理回路１１０は、ＲＡＭ１０８内の異なる記憶要素
を選択し、選択された位置に記憶されたビットを出力す
る。１−８選択論理回路１１１は、８ビットＲＡＭ１０
９に対して同様の動作を行う。マルチプレクサ１１２は
、信号Ｂの状態に応じて、選択論理回路１１０からの出
力信号又は選択論理回路１１１からの出力信号を供給す
る。この状態に於ては、リード１１５に加えられた制御
ビットにより、スイッチ１１３及び１１４が、マルチプ
レクサ１１２からの出力信号を組合せ論理要素１００の
出力リードＦ１及びＦ２Ｋ同時に伝送するようになる。
２つの８ビットＲＡＭ１０８及び１０９は、バイナリビ
ットにより２＊＊１６通りの異なる状態にプログラム可
能である。８ビットＲＡＭにプログラムされた状態に応
じて、４つのバイナリ変数Ａ、Ｂ、Ｃ及びＤについて２
＊＊１６＝２＊＊　（２＊＊４）通りの可能な論理機能
のいずれか１つをコンフィグラブル論理要素１００によ
り実現し得るようになる。この場合に＝４であり、論理
機能は、バイナリ値を有するバイナリ変数の関数からな
る。
状態制御ビットの別の組合せを選択した場合、スイッチ
１０７が、記憶回路１２０からのフィードバック信号９
を供給し、スイッチ１０１〜１０３及び’１０４〜１０
７．１１３．１１４の状態は前記と同様である。コンフ
ィグラブル論理要素１００は、２つの８ビットＲＡＭ１
０８及び１０９の各プログラム状態について４つのバイ
ナリ変数Ａ、Ｂ、Ｃ及びＱに於ける２＊＊１６＝２＊＊
（２＊＊４）通りの可能な論理機能のいずれか１つを実
現する。この場合もに＝４である。
更に異なる状態制御ビットを選択した場合、スイッチ１
０”Ｉ〜１０３は、信−号Ａ、Ｃ及びＱを供給し、スイ
ッチ１０４〜１０６は信号Ｂ、Ｃ及びＱを供給し、リー
ド１１５に加えられた制御信号が、スイッチ１１３及び
１１４を切替ることにより、リードＦ２Ｋ選択回路１１
０の出力信号をそしてリードＦ１に選択回路１１１の出
力信号をそれぞれ供給する。このようにして、リードＦ
１上に、８ビットＲＡＭ１０８の２＊＊８＝２＊＊（２
＊＊３）通りのプログラム状態のそれぞれについて３つ
のバイナリ変数Ａ、Ｃ及びＱについての２＊＊８＝２＊
＊　（２＊＊３）通りの８理機能のいずれかを実現し、
リードＦ２上にて、ＲＡＭ１０９の２＊＊８通りのプロ
グラム状態のそれぞれについて３つのバイナリ変数Ｂ、
Ｃ及びＱの２＊＊８＝２＊＊　（２＊＊３）通りの論理
機能のいずれかを実現する。
一般に、４つの変数Ａ、８．Ｃ及びＤ／Ｑから３つの変
数を第１の選択として選択し、４つの変数Ａ、Ｂ、Ｃ及
びＤ／Ｑから３つの変数を第２Ｋ−１の選択として選択
する場合について、８ビットＲＡＭ１０８の２＊＊８通
りの可能なプログラム状態のそれぞれについてリードＦ
２上に第１の選択として選ばれた３つの変数の２＊＊　
（２＊＊３）通りの論理機能を実現し、かつＲＡＭ１０
９の２＊＊８通りの可能なプログラム状態のそれぞれに
ついて出力リードＦ１上に第２Ｋ−１の選択として選ば
れた３つの変数の２＊＊　（２＊＊３）通りの論理機能
のいずれかを実現するようなコンフィグラブル論理要素
１００の状態がそれぞれ存在する。
図示されない別の実施例に於ては、変数Ａ、Ｂ、Ｃ及び
Ｄ／Ｑから選ばれた２つの変数についての任意の４つの
バイナリ関数がコンフィグラブル論理要素の４つの追加
の出力リードに実現するべく各８ビツトＲＡＭに２つの
１−４選択論理回路を追加するように各８ビツトＲＡＭ
を再分割するようにしている。同様にして、図示されな
い別の実施例に於ては、３２ピッｔ−７ＲＡＭ、信号Ａ
、Ｂ、Ｃ及びＤ、及びフィードバック信＠Ｑがすべて、
３２ビットＲＡＭの各プログラム状態に対応するような
２＊＊　（２＊＊５）通りのバイナリ関数のいずれか１
つを実現するような状態を可能にするために用いられる
。（この場合Ｎ＝４、Ｍ＝ｌ及びに＝５となる）。別の
図示されない状態にあっては、Ｎ＝４、Ｍ＝１及びに＝
５であって、変数Ａ、Ｂ及びＣについての第１のバイナ
リ関数、変数Ｂ、Ｃ及びＤについての第２Ｋ−１のバイ
ナリ関数Ｆ２、及び変数Ｂ、Ｃ，Ｄ及びＱについての第
３のバイナリ関数Ｆ３が実現される。ここで重要なこと
は、 ２Ｋ１−＋２Ｋ２−＋２Ｋ３−＝２Ｋ （但し、Ｋｉ′は、ｉ＝１．２．３について関数Ｆ１の
変数の数である。）という関係が成立することである。
再び第８図に於て、重要なことは、コンフィグラブルス
イッチ１０１．１０２及び１０３が、これらの入力信号
の部分集合を選択し、入力信号の部分集合を、回路１１
０の選択へれた入力リードに１対１の対応を以て供給す
る点にある。例えば、状態制御信号の１つの値の組に応
じて、コンフィグラブルスイッチ１０１．１０２及び１
０２が、信号Ａをリード１１０−３に、゛信＠Ｂをリー
ド１１０−２Ｋ、そして信号Ｃをリード１１０−１に供
給する。
リードＦ１及びＦ２上の出力信号は、コンフィグラブル
記憶回路１２０に対する入力信号である。
信＠Ａ、Ｃ及びＤは、記憶回路１２０の入力信号でもあ
る。コンフィグラブル記憶回路１２０は、プログラマブ
ルスイッチ１２２．１２３，１２６〜１２８、エクスク
ル−シブＯＲゲート１２４．１２９及び１３０、ＡＮＤ
ゲート１２５．１３１及び１３２、及び記憶要素１２１
を有する。記憶要素１２１は、それぞれＳ、Ｒ，Ｄ及び
Ｃｋにより示されるセット、リセット、データ及びクロ
ック入力リードを有すると共に、出力リードＱＦＦ及び
ＱＬＡを有する。
スイッチ１２３．１２６〜１２８は、それぞれの入力信
号のいずれか１つを出力信号として選択するようにそれ
ぞれの状態が定められている。記憶要素１２１のセット
、クロック及びリセット入力リードに対応するセット、
クロック及びリセット機能は、すべてハイ状態にあり、
それぞれ論理１信号をエクスクル−シブＯＲゲート１２
４．１２９及び１３０１７）ＩＮＶＳ、ＩＮＶＣ及びＩ
ＮＶＲリードに加えることによりスイッチ１２３．１２
７及び１２９の出力信号に対してロー状態とすることが
できる。論理Ｏ信号がリードＩＮＶＳ、ＩＮＶＣ及びＩ
ＮＶＲに加えられた場合、エクスクル−シブＯＲゲート
１２４．１２９及び１３０の出力信号の極性が入力信号
の極性と等しくなる。
論理１信号がＩＮＶＳ、ＩＮＶ（ＪびＩＮＶＲＩＪ−ド
に加えられた時、エクスクル−シブＯＲゲート１２４．
１２９及び１３０の出力信号は入力信号の反転信号とな
る。
ＡＮＤゲート１２５．１３１及び１３２は、論理」信号
をＥＮＳ、ＥＮＣ及びＥＮＲリードに加えることにより
イネーブルされる。これらのり一ドに論理Ｏ信号が加え
られた場合これらのゲートがディスエーブルされる。入
力リードＥＮＳ、ＥＮＣ又はＥＮＲのいずれか１つに論
理Ｏ信号が加えられると、ＡＮＤゲートの出力が論理Ｏ
レベルとなり、記憶回路１２１の対応する機能が、対応
するＯＲゲートの状態に関わりなくディスエーブルされ
る。ＱＦｒは、フリッ出力口ツブ出力信号を発生し、Ｑ
ＬＡは、第９図について前記したようにラッチ出力信号
を供給する。コンフィグラブルスイッチ１２２は、リー
ドＱＦＦ及びＱＬＡのバイナリ信号のいずれか１つを選
択し、スイッチ１２２Ｋ−１の出力信号Ｑは、出力選択
論理回路１４０及びコンフィグラブル組合せ論理回路１
００の入力信号となる。
第９図は記憶回路１２１の一実施例を示す。記憶要素１
２１は、フリップフロップを構成するように直列接続さ
れた２つのＤラッチＬＡＩ及びＬＡ２を有する。ラッチ
ＬＡＩはＮチャンネルパストランジスタロ１及びＦ２と
ＮＯＲゲートＧ１及びＧ２を有する。パストランジスタ
Ｐ１及びＦ２Ｋ−１のゲートは、信＠Ｃｋ及び’Ｃｋに
より制御されている。同様にして、ラッチＬＡ２はＮチ
ャンネルパストランジスタＰ３及びＦ４とＮＯＲゲート
Ｇ３及びＧ４を有する。トランジスタＰ３及びＦ４　　
　　　　　゛のゲートは、信号Ｃｋ及び信号’ｌＱｋに
より制御される。Ｄ入力リードは、ラッチＬＡ１のデー
タ人力リードである。Ｓ入力リードは、ラッチＬＡ１の
セット入力リード及びラッチＬＡ２Ｋ−１のリセット入
力リードとして機能する。Ｒ入力リードは、ラッチＬＡ
１のリセット入力リード及びラッチＬＡ２Ｋ−１のセッ
ト入力リードとして機能する。
ＮＯＲゲートＧ１の出力信号０［＾は、ラッチＬＡ２Ｋ
−１のデータ入力リードに接続されている。出力リード
ＱＬＡは、ラッチＬＡＩのＮＯＲゲートＧ２Ｋ−１の出
力リードに接続され、出力リードＱＦＦは、ラッチＬＡ
２Ｋ−１のＮＯＲゲートＧ３の出力リードに接続されて
いる。
コンフィグラブル記憶回路１２０（第８図）は、スイッ
チ１２２を、出力リードＱと出力リードＱＬＡとを接続
させるような状態に定めることによりセット及びリセッ
トを有する透明なラッチとして機能する。クロック信号
Ｃｋがローの間リードＱ［Ａの出力信号は入力信号に従
う。クロック信号Ｃｋがハイとなると、ＱＬＡの出力信
号がホールドされ、パストランジスタＰ１を遮断し、パ
ストランジスタＰ２を導通させる。このようにして、デ
ータ信号が出力リードＱＬＡに伝送される。
記憶回路１２０は、セット及びリセットを有するＤフリ
ツプフロツプ回路として機能するようにその状態を定め
ることができる。この状態にあっては、スイッチ１２６
の状態が、リードＦ１の信号を選択するように定められ
、ゲート１２５．１３１及び１３２が論理１信号をリー
ドＥＮＳ、ＥＮＣ及びＥＮＲに加えることによりイネー
ブルされる。最後に、スイッチ１２２Ｋ−１の状態が、
記憶要素１２１のリードＱＦＦの出力信号を選択するよ
うに定められる。記憶要素１２０は、論理Ｏ信号をリー
ドＥＮＳ及びＥＮＲに加えることにより上記した状態を
変更することによりセット及びリセットを有ざないＤフ
リツプフロツプ回路としてその状態を定めることかでき
る。
コンフィグラブル記憶回路１２０は、記憶要素１２１の
Ｃｋ入カリードに論理Ｏ入力信号が発生するようにＡＮ
Ｄゲート１２５及び１３２をイネーブルしかつＡＮＤゲ
ート１３１をディスエーブルすることによりＲスラッチ
となるようにその状態を定めることができる。リードＣ
ｋ上の論理Ｏ信号は、パストランジスタＰ３を遮断する
と共にパストランジスタＰ４を導通させる。次いで、ス
イッチ１２２が、ＱＦＦ上の出力信号を選択するように
その状態が定められる。
最後に、記憶回路１２０は、エツジ検知回路として機能
するようにその状態を定めることができる。例えば、記
憶要素１２０の状態を、立上りエツジ検出回路としてそ
の状態を定める場合、ＡＮＤゲート１２５が、論理０信
号を入力リードＳに加えることによりディスエーブルさ
れ、ＡＮＤゲート１３１がイネーブルされ、クロック信
号が入力リードＣｋに伝送されるようにし、スイッチ１
２６の状態が、論理１信号が入力リードＤに加えられる
ように入力リード１２６ａを選択するような状態に定め
られる。ＡＮＤＮＯゲート２３２ネーブルされる。論理
１リセット信号は、ＱＦＦ上の出力信号を論理Ｏ信号に
押下げる。クロック信号がローであれば、パストランジ
スタＰ２及びＦ３が遮断され、パストランジスタＰ１が
導通する。
その結果、ＮＯＲゲートＧ１がリードＤ上の論理１信号
を反転し、ノードＱＬＡ上に論理Ｏ信号を生成する。ク
ロック信号がハイ状態に押上げられると、トランジスタ
Ｐ１及びＦ４が遮断し、トランジスタＰ２及びＦ３が導
通し、ノード０［へ上の論理Ｏ信号がＮＯＲゲート２３
により反転され、出力リードＱＦＦ上に論理１信号が生
成され、その結果立上りエツジが検出されることとなる
。次いでリセット入力を用いてＱＦＦをＯにリセットし
、エツジ検出回路が次の立上りエツジを検出し得る待機
状態となる。クロック信号が押下げられると、トランジ
スタＰ２及びＦ３が遮断され、トランジスタＰ４が導通
し、ＱＦＦ上の信号が論理Ｏ状態のままとなり、次の立
上りエツジまで状態が変化しない。
同様にして、記憶回路１２０の状態を、論理」信号をエ
クスクル−シブＯＲゲート１２９のＩＮＶＣリードに加
えることにより立ち下がりエツジ検出回路となるように
定めることができる。同様に、記憶回路１２０は、シフ
トレジスタ又はカウンタの１ステージとしての機能を果
すこともできる。
出力選択論理回路１４０は、組合せ論理回路１００から
得られリードＦ１及びＦ２上に現れる出力信号及び記憶
要素１２０の出力信号から１つの信号を選択するように
その状態を定め得るようにコンフィグラブルスイッチ１
４１及び１４２を有する。
以上本発明の好適実施例について説明したが、当業者で
あれば、本発明の概念から逸脱することなく種々の変形
変更を加えて本発明を実施することができる。
クレーム中に於て、種々状態を有する手段について言及
されているが、これは、特定の機能を果たすような制御
信号の集合から選ばれた値の集合に応答してその状態を
定め得る手段を意味する。
【図面の簡単な説明】
第１図は、コンフィグラブル論理アレイ内のコンフィグ
ラブル論理要素により実現し得る種々の論理機能の幾つ
かを示す。 第２図は、２つの変数Ａ、Ｂについての有用な或る数の
関数を実現し得るような１つの可能なコンフィグラブル
論理要素の実施例の内部論理構造を示す。 第３Ａ図は、１６通りの入力状態の任意のものを特定す
ることができ、かつ２Ｋ−１の１６乗通りの機能を実現
し得るような１６ビツトＲＡＭを示す。 第３Ｂ図は、２Ｋ−１の１６乗通りの機能を実現し得る
ような１６個のビットの任意の１つを、外部端子に伝送
するべく選択するための選択構造を示す。 第３Ｃ図は、第３Ａ図の構造についての１つの可能なカ
ルノーマツプを示す。 第３Ｄ図は、第３Ｃ図のカルノーマツプに於て第１及び
第２Ｋ−１のローと第１のコラムとの交点にバイナリＯ
を置いた場合の論理ゲートを示す。 第４Ａ図は、所望の論理機能を実現するように選択され
たリード間に形成されたプログラマブル相互接続線及び
論理要素間の選択された入力／出力パッド及びリードの
相互接続線と共に集積回路チップ上に形成された９つの
論理要素からなる複数のコンフィグラブル論理要素を示
す。 第４Ｂ図は、第４Ｂ図に於て交差するリードの接続状態
を表すキーである。 第５図は、本発明に基づくコンフィグラブル論理要素と
共に用いることのできる新規な組合せスタチック及びダ
イナミックシフトレジスタの回路の一部を示す。 第６Ａ図〜第６Ｈ図は第５図の構造の作動を示すための
波形図である。 第７図は、本発明に基づくコンフィグラブル論理要素を
示す。 第８図は第７図のコンフィグラブル論理要素の一実施例
を示す。 第９図は第８図の記憶要素１２１の一実施例を示す。 ２１．２２・・・インバータ ２５・・・ＡＮＤゲート　２６・・・ＮＯＲゲート２９
〜Ｄ・・・トランジスタ 特許出願人　ジリンクス・インコーホレイテッド代　理
　人　弁理士　　　大　　島　　陽　　−図面の浄書（
内容に変更なし） ■　■　■　■　　■ ■　■　■　■　　■ ■　Ｏ■　■　　■　　■ Ｏ■　■　■　　■　　■ ○　Ｏ■　■　　■　　■ ＦＩＧ、　３Ｃ ＦＩＧ、　３Ｄ 手続補正書く方式・自発） 昭和６１年３月１４日 特許庁長官　宇　賀　道　部　殿 う １、事件の表示 昭和６１年特許願第０３０６０８号 ２、発明の名称 コンフィグラブル論理要素 ３、補正をする者 事件との関係　　特許出願人 名　称　　ジリンクス・インコーホレイテッド４、代理
人

Claims (21)

    【特許請求の範囲】
  1. （１）コンフィグラブル論理要素であって、Ｎ個の第１
    のバイナリ入力信号を受ける手段と、Ｍ個の第２のバイ
    ナリフィードバック信号を受ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号（但しＫ≦Ｎ＋Ｍ）の内か
    らＫ個の信号を選択する手段と、 前記選択手段から前記Ｋ個のバイナリ信号を受ける組合
    せ論理手段と、 コンフィグラブル記憶回路と、 コンフィグラブル選択論理回路とを備え、 前記組合せ論理手段が、前記Ｋ個のバイナリ信号の少な
    くとも一部の関数としての第１の組のバイナリ出力信号
    を発生するような第１の状態と、前記Ｋ個のバイナリ信
    号の少なくとも一部の関数としての第２の組のバイナリ
    出力信号を発生するような第２の状態とを少なくとも含
    む複数の状態を有し、しかも前記第１の組のバイナリ信
    号により表される機能の集合が、前記第２の組のバイナ
    リ信号により表される機能の集合とは異なり、前記コン
    フィグラブル記憶回路が、前記組合せ論理手段の前記バ
    イナリ出力信号の選択されたものと、前記Ｎ個のバイナ
    リ入力信号から選択されたものとを含むような複数の入
    力信号を、１対１に対応するように受ける複数の入力リ
    ードと、少なくとも第１及び第２の入力リードと少なく
    とも１つの出力リードとを有するデータ記憶用の記憶手
    段と、前記コンフィグラブル記憶回路の前記入力信号か
    ら選択された第１の入力信号を前記記憶手段の前記第１
    の入力リードに供給するような第１の状態を有する第１
    の手段と、前記コンフィグラブル記憶回路の前記入力信
    号から選択された第２及び第３の信号を前記記憶手段の
    前記第２の入力リードに供給するような第１及び第２の
    状態を有する第２の手段とを有し、 前記記憶手段が、前記第１及び第２の手段により供給さ
    れる前記信号に応答してＭ個の前記第２のバイナリ信号
    を発生し、 前記コンフィグラブル選択論理回路が、前記組合せ論理
    手段により発生した前記出力信号及び前記コンフィグラ
    ブル記憶回路により発生した前記Ｍ個のバイナリ信号を
    受ける手段と、該選択論理回路が受けた信号から出力信
    号を選択するための手段とを備えることを特徴とするコ
    ンフィグラブル論理要素。
  2. （２）前記コンフィグラブル記憶回路の前記第２の手段
    が、前記入力信号から選択された第２の信号の補数を前
    記記憶手段の前記第２の入力リードに供給するような第
    ３の状態を有することを特徴とする特許請求の範囲第１
    項に記載のコンフィグラブル論理要素。
  3. （３）コンフィグラブル論理要素であって、Ｎ個の第１
    のバイナリ入力信号を受ける手段と、Ｍ個の第２のバイ
    ナリフィードバック信号を受ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号（但しＫ≦Ｎ＋Ｍ）の内か
    らＫ個の信号を選択する手段と、 前記選択手段から前記Ｋ個のバイナリ信号を受けるコン
    フィグラブル組合せ論理手段と、 コンフィグラブル記憶回路と、 コンフィグラブル選択論理回路とを備え、 前記組合せ論理手段が、 前記Ｋ個のバイナリ信号の部分集合としての第１の組の
    バイナリ出力信号を発生するような第１の状態と、前記
    Ｋ個のバイナリ信号の第２の部分集合としての第２の組
    のバイナリ出力信号を発生するような第２の状態とを少
    なくとも有し、しかも前記第１の組のバイナリ信号によ
    り表される機能の集合が、前記第２の組のバイナリ信号
    により表される機能の集合とは異なるような第１のコン
    フィグラブル手段と、 バイナリビットを記憶するための複数の記憶位置を有す
    る第１の記憶手段と、 前記第１のコンフィグラブル手段の前記出力信号を受け
    、前記第１のコンフィグラブル手段の前記出力信号に応
    答して前記第１の記憶手段内にて１つの記憶位置を選択
    し、前記第１の記憶手段内にて選択された前記記憶位置
    に記憶されたバイナリビットを表わす第１の出力信号を
    発生する第１の記憶位置選択手段とを有し、 前記コンフィグラブル記憶回路が、 前記第１の記憶位置選択手段の前記バイナリ出力信号の
    選択されたものと、前記Ｎ個のバイナリ入力信号から選
    択されたものとを含むような複数の入力信号を、１対１
    に対応するように受ける複数の入力リードと、 少なくとも第１及び第２の入力リードと少なくとも１つ
    の出力リードとを有するデータ記憶用の記憶手段と、 前記コンフィグラブル記憶回路の前記入力信号から選択
    された第１の入力信号を前記記憶手段の前記第１の入力
    リードに供給するような第１の状態を有する第１の手段
    と、 前記コンフィグラブル記憶回路の前記入力信号から選択
    された第２及び第３の信号を前記記憶手段の前記第２の
    入力リードに供給するような第１及び第２の状態を有す
    る第２の手段とを有し、前記記憶手段が、前記第１及び
    第２の手段により供給される前記信号に応答してＭ個の
    前記第２のバイナリ信号を発生し、 前記コンフィグラブル選択論理回路が、 前記組合せ論理手段の前記第１の記憶位置選択手段によ
    り発生した前記出力信号及び前記Ｍ個のバイナリ信号を
    受ける手段と、 該選択論理回路が受けた信号から出力信号を選択するた
    めの手段とを備えることを特徴とするコンフィグラブル
    論理要素。
  4. （４）前記コンフィグラブル組合せ論理手段が、前記Ｋ
    個の入力信号の第３の部分集合であるような第３の組の
    出力信号を発生するような第１の状態と、前記Ｋ個の入
    力信号の第４の部分集合であってしかも前記第３の組の
    出力信号と等しくないような第４の組の出力信号を発生
    するような第２の状態を有するような、Ｋ個の前記バイ
    ナリ入力信号を受けるための第２のコンフィグラブル手
    段と、 バイナリビットを記憶するための複数の記憶位置を有す
    る第２の記憶手段と、 前記第２のコンフィグラブル手段の前記出力信号に応答
    して前記第２の記憶手段内の１つの記憶位置を選択し、
    前記第２の記憶手段内にて選択された記憶位置に記憶さ
    れたデータビットを表す第２の出力信号を供給するよう
    な、前記第２のコンフィグラブル手段の出力信号を受け
    るための第２の記憶位置選択手段と、 前記第１の記憶位置選択手段の前記第１の出力信号に等
    しい第１の出力信号と前記第２の記憶位置選択手段の前
    記第２の出力信号に等しい第２の出力信号とを供給する
    ような第１の状態と、前記第１及び第２の記憶位置選択
    手段の前記第１及び第２の出力信号のいずれか一方に等
    しい出力信号を供給するような第２の状態を有するよう
    な、前記第１及び第２の記憶位置選択手段の前記第１及
    び第２の出力信号を受けるための操舵論理手段とを有し
    、 前記コンフィグラブル記憶回路の前記入力信号が、前記
    操舵論理手段の前記出力信号から選ばれた信号を含み、 前記コンフィグラブル選択論理回路の信号受取手段が、
    前記操舵論理手段の前記出力信号を受けることを特徴と
    する特許請求の範囲第３項に記載のコンフィグラブル論
    理要素。
  5. （５）前記第２のコンフィグラブル記憶回路の前記第２
    の手段が、前記入力信号から選ばれた第２の信号の補数
    を前記記憶手段の前記第２の入力リードに供給するよう
    な第３の状態を有することを特徴とする特許請求の範囲
    第４項に記載のコンフィグラブル論理要素。
  6. （６）前記コンフィグラブル組合せ論理手段の前記第１
    及び第２のコンフィグラブル手段の前記第１、第２、第
    ３及び第４の組の出力信号の数が、それぞれＬであって
    、ＬがＫ以下の正の整数からなることを特徴とする特許
    請求の範囲第４項に記載のコンフィグラブル論理要素。
  7. （７）Ｌ＝Ｋ−１であることを特徴とする特許請求の範
    囲第６項に記載のコンフィグラブル論理要素。
  8. （８）前記第１の記憶手段が２＾Ｋ＾−＾１の記憶位置
    を有し、前記各記憶位置がプログラム及び再プログラム
    可能であって、前記第２の記憶手段が２＾Ｋ＾−＾１の
    記憶位置を有し、前記各記憶位置がプログラム及び再プ
    ログラム可能であることを特徴とする特許請求の範囲第
    ７項に記載のコンフィグラブル論理要素。
  9. （９）前記コンフィグラブル記憶回路の前記第２の手段
    が、第１の一定な信号を発生するための手段を備え、か
    つ前記第２の手段が前記第２のリードに前記第１の一定
    な信号を供給するような第４の状態を有することを特徴
    とする特許請求の範囲第１、２、６、７もしくは第８項
    のいずれかに記載のコンフィグラブル論理要素。
  10. （１０）前記コンフィグラブル記憶回路の前記第１の手
    段が、第２の一定な信号を発生するための手段と、第３
    の一定な信号を発生するための手段とを備え、かつ前記
    第１の手段が、前記第１の入力リードに前記第２及び前
    記第３の一定な信号をそれぞれ供給するような第２及び
    第３の状態を有することを特徴とする特許請求の範囲第
    ９項に記載のコンフィグラブル論理要素。
  11. （１１）前記コンフィグラブル記憶回路の前記記憶手段
    の前記第１の入力リードが、データ入力リードからなり
    、前記コンフィグラブル記憶回路の前記記憶手段の前記
    第２の入力リードがクロック入力リードからなり、前記
    記憶手段が、更にセット入力リード及びリセット入力リ
    ードを有することを特徴とする特許請求の範囲第１０項
    に記載のコンフィグラブル論理要素。
  12. （１２）コンフィグラブル組合せ論理回路であって、 前記Ｋ個のバイナリ信号の第１の部分集合としての第１
    の組のバイナリ出力信号を発生するような第１の状態と
    、前記Ｋ個のバイナリ信号の第２の部分集合としての第
    ２の組のバイナリ出力信号を発生するような第２の状態
    とを少なくとも有し、しかも前記第１の部分集合が、前
    記第２の部分集合とは異なるような第１のコンフィグラ
    ブル手段バイナリビットを記憶するための複数の記憶位
    置を有する第１の記憶手段と、 前記第１のコンフィグラブル手段の前記出力信号を受け
    、前記第１のコンフィグラブル手段の前記出力信号に応
    答して前記第１の記憶手段内にて１つの記憶位置を選択
    し、前記第１の記憶手段内にて選択された前記記憶位置
    に記憶されたバイナリビットを表わす第１の出力信号を
    発生する第１の記憶位置選択手段とを有することを特徴
    とするコンフィグラブル組合せ論理回路。
  13. （１３）前記Ｋ個の入力信号の第３の部分集合としての
    第３の組の出力信号を発生するような第１の状態と、第
    ３の部分集合と等しくないような前記Ｋ個の入力信号の
    第４の部分集合としての第４の組の出力信号を発生する
    ような第２の状態を有するような、Ｋ個の前記バイナリ
    入力信号を受けるための第２のコンフィグラブル手段と
    、 バイナリビットを記憶するための複数の記憶位置を有す
    る第２の記憶手段と、 前記第２のコンフィグラブル手段の前記出力信号に応答
    して前記第２の記憶手段内の１つの記憶位置を選択し、
    前記第２の記憶手段内にて選択された記憶位置に記憶さ
    れたデータビットを表す第２の出力信号を供給するよう
    な、前記第２のコンフィグラブル手段の出力信号を受け
    るための第２の記憶位置選択手段と、 前記第１の記憶位置選択手段の前記第１の出力信号に等
    しい第１の出力信号と前記第２の記憶位置選択手段の前
    記第２の出力信号に等しい第２の出力信号とを供給する
    ような第１の状態と、前記第１及び第２の記憶位置選択
    手段の前記第１及び第２の出力信号のいずれか一方に等
    しい出力信号を供給するような第２の状態とを有するよ
    うな、前記第１及び第２の記憶位置選択手段の前記第１
    及び第２の出力信号を受けるための操舵論理手段とを有
    することを特徴とする特許請求の範囲第１２項に記載の
    コンフィグラブル組合せ論理回路。
  14. （１４）前記第１及び第２のコンフィグラブル手段の前
    記第１、第２、第３及び第４の組の出力信号の数が、そ
    れぞれＬであつて、ＬがＫ以下の正の整数からなること
    を特徴とする特許請求の範囲第１３項に記載のコンフィ
    グラブル組合せ論理回路。
  15. （１５）Ｌ＝Ｋ−１であることを特徴とする特許請求の
    範囲第１４項に記載のコンフィグラブル組合せ論理回路
    。
  16. （１６）前記第１の記憶手段が２＾Ｋ＾−＾１の記憶位
    置を有し、前記各記憶位置がプログラム及び再プログラ
    ム可能であつて、前記第２の記憶手段が２＾Ｋ＾−＾１
    の記憶位置を有し、前記各記憶位置がプログラム及び再
    プログラム可能であることを特徴とする特許請求の範囲
    第７項に記載のコンフィグラブル論理回路。
  17. （１７）コンフィグラブル記憶回路であって、少なくと
    も第１及び第２の入力リードを有するデータ記憶のため
    の記憶手段と、 前記第１の入力リードに対応し、かつ対応する入力信号
    を受けるための１個又は複数の第１の組の入力リードと
    、 前記第２の入力リードに対応し、かつ対応する入力信号
    を受けるための１個又は複数の第２の組の入力リードと
    、 前記第１の組の入力リードの内の個々のリードの入力信
    号を前記第１の入力リードに供給するような各状態を有
    する第１の手段と、 前記第２の組の入力リードの内の個々のリードの入力信
    号を前記第２の入力リードに供給するような各状態を有
    する第２の手段とを有し、 前記記憶手段が、前記第１及び第２の手段により供給さ
    れる前記信号に応答して１個又は複数の出力信号を発生
    することを特徴とするコンフィグラブル記憶回路。
  18. （１８）前記第２の手段が、前記第２の組の或る特定の
    リードについて、前記特定のリードの信号の補数を前記
    第２のリードに供給する第２の状態を有することを特徴
    とする特許請求の範囲第１７項に記憶のコンフィグラブ
    ル記憶回路。
  19. （１９）前記第２の手段が、第１の一定の信号を発生す
    る手段を有し、かつ前記第１の一定な信号を前記第２の
    リードに供給するような状態を有することを特徴とする
    特許請求の範囲第１７項に記載のコンフィグラブル記憶
    回路。
  20. （２０）前記第１の手段が第２の一定な信号を発生する
    手段と、第３の一定な信号を発生するための手段とを有
    すると共に、前記第２及び第３の一定な信号を前記第１
    の入力リードにそれぞれ供給するような第１及び第２の
    状態を有することを特徴とする特許請求の範囲第１９項
    に記載のコンフィグラブル記憶回路。
  21. （２１）コンフィグラブル論理要素であって、Ｎ個の第
    １のバイナリ入力信号を受ける手段と、Ｍ個の第２のバ
    イナリフィードバック信号を受ける手段と、 前記Ｍ＋Ｎ個のバイナリ信号（但しＫ≦Ｎ＋Ｍ）の内か
    らＫ個の信号を選択する手段と、 前記選択手段から前記Ｋ個のバイナリ信号を受け、かつ
    バイナリ出力信号を発生する複数の状態を有する組合せ
    論理手段と、 前記組合せ論理手段の前記バイナリ出力信号から選ばれ
    たもの及び前記Ｎ個のバイナリ入力信号から選ばれたも
    のを受け、前記Ｍ個のバイナリフィードバック信号を発
    生し、かつ複数の状態を有するコンフィグラブル記憶回
    路と、 前記組合せ論理手段により発生した前記出力信号及び前
    記コンフィグラブル記憶回路により発生した前記Ｍ個の
    バイナリ信号を受ける手段と、該選択論理回路が受けた
    信号から出力信号を選択するための手段とを有するコン
    フィグラブル選択論理回路とを備えることを特徴とする
    コンフィグラブル論理要素。
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