JPH08501911A - オプションの入力インバータを具備するフィールドプログラマブルゲートアレイ用ロジックセル - Google Patents

Abstract

(57)【要約】 論理装置における論理セル（３１０，３２０，３３０）は、該セルへの各入力（Ａ１，Ａ２，Λ３，Ａ４）上にオプションのインバータ（３００）を有している。この選択的反転は、他の機能のために使用可能な資源を費消することなしに、設計者がインバータ（３０１，３０２，３０３，３０４）を使用することを可能とし、且つ出力インバータの必要性を取り除いている。

Description

【発明の詳細な説明】 オプションの入力インバータを具備するフィールドプログラマブルゲートアレイ 用ロジックセル発明の分野 本発明は、集積回路半導体チップに形成したプログラマブル論理装置に関する ものである。更に、詳細には、本発明は、フィールドプログラマブルゲートアレ イチップの一部であるロジックセル、即ち論理セルに関するものである。発明の背景 プログラマブル、即ち書込可能な装置は、現在、幾つかの異なるアーキテクチ ャーの形態で得ることが可能である。最も初期のプログラマブル装置は、プログ ラマブルロジックアレイ（ＰＬＡ）装置であり、それは、第２複数個のＯＲゲー トへプログラムすることにより接続させる複数個のＡＮＤゲートを有するもので ある。これらの装置は、任意の組み合わせ論理関数を発生させることが可能であ る。何故ならば、任意の組み合わせ論理関数は、積の和として書くことが可能で あり、その積はＡＮＤアレイにおいて発生され且つその和はＯＲアレイにおいて 発生されるものだからである。これら二つのレベルの論理装置（１つのＡＮＤレ ベルと１つのＯＲレベル）はプログラムすることが簡単であり、且つ出力を発生 させるための時間遅延を予測することが容易である。しかしながら、複雑な論理 関数を計算するために必要なシリコン面積は不所望に大きなものとなる場合があ る。 より最近になって、フィールドプログラマブルゲートアレイ又はＦＰＧＡと呼 ばれるプログラマブル論理装置が開発された。これらの装置は、複雑な論理関数 を発生させるためにプログラマブル相互接続ラインによって相互接続させること の可能な複数個のプログラマブル論理セルからなるアレイを有している。ＦＰＧ Ａ装置において、関数は、積の２レベル和として計算することは必要ではない。 何故ならば、任意の一つの論理セルの出力を任意の他の論理セルの入力ヘ供給さ せ、且つその際にチェーンを形成して、マルチレベルの論理を有する関数を発生 させることが可能だからである。従って、より小さな物理的面積内において複雑 な論理を実現させることが可能である。 今日、これらのフィールドプログラマブル論理装置の幾つかのアーキテクチャ ーが使用されている。夫々の装置は、単一の論理セルの複雑性が異なっている。 ある製造業者は、極めて小型の（ファイングレインドアーキテクチャー、即ち微 粒状アーキテクチャー）である図１に示したような論理セルを具備する装置を提 供している。他の製造業者は、かなり大型であり且つ単一の論理ブロック内にお いて一層大きな関数を取り扱う（コースグレインドアーキテクチャー、即ち粗粒 状アーキテクチャー）図２に示したような論理セルを具備する装置を提供してい る。 例えば図１に示したような小型の論理セルは、ユーザの論理によって完全に満 杯とされ、その際に該セル内に未使用の論理資源を残存させることがないという 利点を有している。複数個 の小型の論理セルから組み合わせ関数または順序関数のいずれかを発生させるこ とが可能である。しかしながら、小型の論理セルから構成される微粒状アーキテ クチャーの場合には、複雑な論理関数を発生させるのに多数の論理セルが必要と される。１個を越えた論理セルを使用せねばならない関数の場合には、その関数 を発生させるためにプログラマブル相互接続ラインを使用することが必要である 。信号経路が抵抗性プログラマブル要素を介して通過する場合、容量性及び抵抗 性相互接続ラインを関連する時間遅延は、順序関数の応答を著しく遅滞化させる 。 一層大型のセル（粗粒状）論理装置は、単一の論理ブロック内において迅速に 複雑な関数を発生させることが可能である。しかしながら、ユーザが比較的大き な論理セルを完全に使用することのない１組の関数を特定する場合には、論理セ ルの一部は使用されないこととなる。又、比較的大きな論理セルの幾つかは、組 み合わせ関数を発生させるため、及び順序関数を発生させるために別個の資源を 有している。図２のセルはこの様なセルである。ユーザが多数の組み合わせ関数 を使用し且つ僅かの順序関数を使用する回路を所望する場合には、順序関数の多 くのものは使用されないこととなる。同様に、ユーザが多くの順序関数を所望し 且つ僅かの組み合わせ関数を所望する場合には、組み合わせ関数の多くは使用さ れないままとなる。 設計者が直面する別の著しくシリコンを消費するものとしては、信号が反転さ れねばならないということであり、且つイン バータを形成するためにコンフィギャラブル、即ち構成特定可能なセルを使用す ることは、そうでなければ一層強力な機能のために使用可能な資源を消費してし まう。従来、反転機能のための専用のハードウエアを提供するための努力がなさ れている。１９９１年５月に出版された「ｐＡＳＩＣ（商標）１ファミリイＶｉ ａｌｉｎｋ（商標）技術超高速ＣＭＯＳＦＰＧＡ」という題名の刊行物において クイックロジック社によって記載されている構成は、１個の反転入力と１個の非 反転入力とを有する２入力ＡＮＤゲートを使用するプログラマブル構成を示して いる。従って、この構成は、信号を反転入力又は非反転入力へ印加させる選択を 与えている。この解決法は反転入力と非反転入力の両方へ信号を印加させること を可能とするものであるが、単にオプシヨンとしての反転を与えるために使用さ れる場合には、この解決法は必要とされる入力ラインの数を倍とさせる。従って 、オプションとしてのインバータを得るために上述した構成を使用することは、 かなりのシリコン面積及び複雑性をセルに付加することとなる。発明の要約 本発明によれば、論理装置における論理（ロジック）セルは、該セルへの各入 力上においてのオプションとしてのインバータを有している。この選択的反転は 、他の機能のために使用可能な資源を消費することなしに、設計者がインバータ を使用することを可能とし、且つ出力インバータに対する必要性を取り除いてい る。該セルへの任意の数の入力を反転させること が可能であるから、該セルは任意のアドレスを同様に高速でデコードすることが 可能であり、且つ設計者は、アドレス内の０及び１（反転及び非反転）の配列及 び比に関係なく、アドレスをデコードするために必要な時間に依存することが可 能である。又、出力ポートからファンアウトし且つ或る宛先においては反転され るが他の宛先においては反転されない信号は、本発明によって容易に取り扱われ る。何故ならば、全ての入力へインバータを設けることにより完全な柔軟性を与 えることを可能としているからである。 本発明は、好適には、各入力信号に対して２つの経路、即ちインバータを介し て通過する１つの経路と該インバータをバイパスする１つの経路、を与えること によって実現される。各経路上のパストランジスタは、どの経路が該入力信号を 進めるかを選択する。図面の簡単な説明 図１は、小型のセル寸法を有する従来の論理セルを示している。 図２は、ザイリンクス３０００シリーズ部品において使用されるような大型の セル寸法を有する従来の論理セルを示している。 図３は本発明に基づく論理セルを示している。 図４Ａ及び４Ｂは、２入力マルチプレクサ及び図３のセルを使用したその実現 例を示している。 図５Ａ及び５Ｂは、排他的ＯＲゲート及び図３のセルを使用 したその実現例を示している。 図６Ａ及び６Ｂは、排他的ＮＯＲゲート及び図３のセルを使用したその実現例 を示している。 図７Ａ及び７Ｂは、積の和回路及び図３のセルを使用したその実現例を示して いる。 図８Ａ及び８Ｂは、クリアを具備するラッチ及び図３のセルを使用したその実 現例を示している。 図８Ｃは、図８Ｂの回路によって形成される等価回路を示している。 図８Ｄ及び８Ｅは、図８Ａ−８Ｃのものと反対のクロック極性を有するクリア を具備するラッチを示している。 図８Ｆは、図８Ｅの回路によって形成された等価回路を示している。 図９Ａ及び９Ｂは、セット−リセットラッチ及び図３のセルを使用したその実 現例を示している。 図１０Ａ及び１０Ｂは、１個の反転入力を具備する４入力ＡＮＤゲート及び図 ３のセルを使用したその実現例を示している。発明の詳細な説明 図３の論理セルは７つの主要なセクションを有している。即ち、 （１）プログラマブル入力インバータ段３００、 （２）カスケード−イン第１組み合わせ段３１０、 （３）フィードバック第１組み合わせ段３２０、 （４）第２組み合わせ段３３０、 （５）出力ドライバー段３４０、 （６）選択的グローバルリセット回路３５０、 （７）セルのコンフィギュレーシヨン、即ち構成を制御する ための１組のコンフィギュレーション制御ユニットＣＣＵ１乃至ＣＣＵ７。図３の７つのセクションの概観 入力バッファ段３００は、４個の入力バッフア３０１乃至３０４を有しており 、その各々はユーザによって選択されて反転型又は非反転型のものとすることが 可能である。全ての入力においてオプションとしてのインバータを設けることに より、出力におけるインバータを取り除くことが可能であり、従って単に信号を 反転させる目的のために組み合わせ論理資源を使用することは必要ではない。 カスケード−イン第１組み合わせ段３１０は、３入力ＮＡＮＤゲート３１１及 び２入力ＯＲゲート３１２を有している。ＯＲゲート３１２は、隣接するセルか ら、カスケードイネーブル制御入力３１３及びカスケード入力３１４を受け取る 。ＯＲゲート３１２はＮＡＮＤゲート３１１へ入力を与える。更に、ＮＡＮＤゲ ート３１１への入力として、選択的反転性の入力バッファ３０１及び３０２から の出力が与えられる。 フィードバック第１組み合わせ段３２０は、又、選択的反転性入力バッファ３ ０３及び３０４からの出力信号が供給される３入力ＮＡＮＤゲート３２１を有し ている。ＮＡＮＤゲート ３２１は、更に、ＯＲゲート３２２からの入力を受け取り、該ＯＲゲート３２２ は、その入力端子の内の一つの上において、フィードバック信号３３２を受け取 ると共に、別の入力端子上において、フィードバックイネーブル制御入力３２３ を受け取る。 第２組み合わせ段３３０は、カスケード組み合わせ段３１０及び３２０からの 出力のＮＡＮＤ又はＮＯＲ機能を与えるべくプログラムさせることが可能である 。第２組み合わせ段３３０は、出力信号３３２を与え、該出力信号は、ＯＲゲー ト３２２によってＡＮＤゲート３２１へフィードバックさせることが可能であり 、更に、隣接するセルヘカスケードＩＮ信号となり且つ出力ドライバー段３４０ へ供給されるカスケードＯＵＴ信号として供給することが可能であり、該出力ド ライバー段３４０において、それは相互接続構成体上へ駆動させ且つ他のセルへ の入力として使用することが可能である。 出力ドライバー段３４０は、相互接続ライン１１及び１２によって図３に表さ れる相互接続構成体上に該出力信号をドライブさせるのに十分な強さのバッファ ３４１を有している。 グローバルリセット回路３５０は、ラッチ又はフリップフロップとして使用す る場合に、該セルをリセットさせることを可能とする。回路３５０は、グローバ ルリセット信号に応答して、第２組み合わせ段３３０の出力３３２を低状態へプ ルする手段を有している。アレイ内においてラッチ又はフリップフロップとして 使用されるセルのみをリセットさせることが必要 である。従って、回路３５０は、フィードバック段３２０がラッチとしてコンフ ィギャー即ち構成される場合にのみ、且つ該セルがラッチングしており且つデー タ受領モードになりクロックサイクルの部分においてのみ、リセット電圧を供給 する。該回路は、不活性状態にある場合に最小の容量を付加し、且つ該アレイを リセットさせる場合に最小のパワーを引き出す。 コンフィギュレーション制御ユニットＣＣＵ１乃至ＣＣＵ７は、通常の動作モ ード期間中にセルの構成を整えるコンフィギュレーション（構成）情報を格納す る。図４Ｂ乃至１０Ｂに夫々示した図４Ａ乃至１０Ａの回路の実現例 図４Ａ乃至１０Ａは、図３の単一セルで実現させることの可能な機能（関数） の幾つかを示している。図４Ｂ乃至１０Ｂは、夫々の機能即ち関数を実現するた めに図３のセルへ印加させるコンフィギュレーション制御ビットを示している。 図３のセルを介しての信号経路をトレースすることによって、図３のセルで実現 した関数（機能）のいずれもがアンチヒューズ又はその他の相互接続コンフィギ ュレーシヨン手段を介する信号経路を使用するものではないことを理解すること が可能である。従って、該セルは、これらの機能又は関数を高速で実現させてい る。 例えば、図４Ａは、２つの入力ＩＮ０及びＩＮ１と、選択入力ＳＥＬとを具備 する２入力マルチプレクサを示している。図 ４Ｂは、この２入力マルチプレクサの実現例を示している。入力ＩＮ０はライン Ａ１へ印加され、且つ入力ＩＮ１はラインＡ４へ印加される。選択入力ＳＥＬは ラィンＡ２及びＡ３へ印加される。コンフィギュレーション制御ユニットＣＣＵ ３を制御するメモリセル内に格納されている論理０は、オプションのインバータ ３０１を非反転型とさせる。（このコンフィギュレーション制御ユニットについ ては以下に更に詳細に説明する。）従って、ＩＮ０の値が、ＮＡＮＤゲート３１ １のＢ入力へオプションのインバータ３０１によって供給される。コンフィギュ レーション制御ユニットＣＣＵ４を制御するメモリセル内に格納されている論理 １は、オプションのインバータ３０２をしてラインＡ２上のＳＥＬ選択信号を反 転させ且つその反転された信号をＮＡＮＤゲート３１１のＡ入力へ印加させる。 オプションのインバータ３０３を制御する論理０は、ＳＥＬ信号をＮＡＮＤゲー ト３２１のＡ入力へ印加させることを可能とさせる。最後に、インバータ３０４ を制御する論理０は、入力ＩＮ１をＮＡＮＤゲート３２１のＢ入力へ非反転状態 でパスさせることを可能とさせる。 ＣＣＵ１，ＣＣＵ２，ＣＣＵ７によって表される如く、更に３つのメモリセル が本発明セルを制御する。ＣＣＵ２における論理０は、ＯＲゲート３１２への入 力において反転され、ライン３１４上の信号に無関係に、ＯＲゲート３１２をし て高状態信号をＮＡＮＤゲート３１１のへ印加させる。従って、ＮＡＮＤゲート ３１１は、図４Ａに示した如く、２入力 ＮＡＮＤゲートの論理的均等物としてコンフィギャー、即ち構成が特定されてい る。ＮＡＮＤゲート３２１への入力において反転されるＣＣＵ７における論理０ は、フィードバックループをディスエーブル、即ち動作不能状態とさせ、従って ＮＡＮＤゲート３２１は図５Ａに示した如く、２入力ＮＡＮＤゲートとして動作 する。最後に、ＣＣＵ１における論理１は、第２組み合わせ段３３０をしてＮＡ ＮＤゲートとして動作させる。ドモルガンの定理により、反転入力を有するＮＡ ＮＤゲートは、ＯＲゲートと等価であり、従ってＮＡＮＤゲート３３０と結合し てＮＡＮＤゲート３１１及び３２１は、図４Ａに示したＡＮＤゲート及びＯＲゲ ートを形成する。従って、図４Ｂに示したようにコンフィギャー即ち構成を特定 した図３の回路は、図４Ａのマルチプレクサを実現する。図５Ｂ，６Ｂ，７Ｂに夫々示した図５Ａ，６Ａ，７ＡのＸＯＲ，ＸＮＯＲ，積の 和の実現例 図５Ｂ、６Ｂ、７Ｂは、図５Ａ、６Ａ、７Ａに示した機能即ち関数を実現する ために図３のセルの７つのＣＣＵにおける論理０及び１の配列を夫々示している 。これらの実現例は、上述したマルチプレクサの詳細な説明から理解することが 可能である。図８Ａ乃至８Ｆ：クリアを具備するラッチ 図８Ａは、図３の回路によって実現することの可能なクリアを具備するラッチ を示している。図８Ｂに示した如く、図８ＡのＤ（データ）入力は、図３のライ ンＡ１上に供給される。図 ８Ａのラッチイネーブル信号ＬＥはラインＡ２及びＡ３へ印加される。オプショ ンのインバータ３０２は、反転型へセットされ、且つオプションのインバータ３ ０３は非反転型へセットされる。図８Ａのリセット入力は、ラインＡ４上に供給 される。フィードバック制御ユニットＣＣＵ７は、ＯＲゲート３２２のＣ入力へ 論理０を印加させることによってフィードバック経路をイネーブル、即ち動作可 能状態とさせる論理１を格納する。従って、Ｑ出力信号は、ＯＲゲート３２２の Ｄ入力を介してＮＡＮＤゲート３２１へフィードバックされる。図８ＡのＡＮＤ ゲートＡＮＤ１及びＡＮＤ２及びＯＲゲートＯＲ１は、第２組み合わせ段３３０ をＮＡＮＤゲートとしてコンフィギャー即ち構成を特定することによって得られ る（ドモルガンの定理により）。 図８Ｄは、クリアを具備するラッチを示しており、その場合、ラッチイネーブ ル信号ＬＥは図８Ａにおけるものと反対の極性を有している。例えば、フリップ フロップにおいて、順序ラッチが必要とされる場合には、両方の極性が必要とさ れる。図８Ｅは、図３の回路における図８Ｄのラッチの実現例を示しており、且 つ図８Ｆは、その結果得られる等価回路を示している。オプションとしてのイン バータ３０２は、ＬＥ信号をＮＡＮＤゲート３１１のＡ入力へ通過させるべくコ ンフィギャー即ち構成が特定されており、且つオプションとしてのインバータ３ ０３は、インバータとしてコンフィギャー即ち構成が特定されており、Ａ３の補 元（相補的値）をＮＡＮＤゲート ３２１のＡ入力へ通過させる。セット／リセットラッチ 図１０Ａは、図３のセルを使用して図１０Ｂに示した如く実現させることの可 能なセット／リセットラッチを示している。４入力ＡＮＤゲート 図１１Ａ及び１１Ｂは、１つの反転入力を具備する４入力ＡＮＤゲート及び図 ３のセルを使用したその実現例を示している。注意すべきことであるが、第２組 み合わせ段３３０は、ＣＣＵ１からの論理０によってＮＯＲゲートとしてコンフ ィギャー即ち構成が特定されている。２つの入力が反転されていると（ＮＡＮＤ ゲート３１１及び３２１の反転された出力）、第２組み合わせ段はＡＮＤ機能（ 関数）を与える。図１１Ａの実施例においては、Ａ２入力が反転される。従って 、ＣＣＵ４における論理１は、オプションのインバータ３０２をしてインバータ として作用させる。明らかに、反転された入力の任意の組み合わせを選択するこ とが可能である。 本発明のその他の実施例は、上述した説明に鑑みて当業者に自明なものである 。例えば、別の実施例は、オプションのインバータを具備する全てではないがい くつかのセル入力を提供する。多数の入力を有するセルの場合には、この方が望 ましい選択の場合がある。これらのその他の実施例は、本発明の技術範囲に属す るものであることが意図されている。

Claims (1)

1. 【特許請求の範囲】 １．フィールドプログラマブル論理装置において、 複数個の相互接続ライン、 各論理セルが複数個の入力リードを具備しており、複数個の論理関数の内の１ つを与えるためにプログラム可能な複数個の論理セル、 を有しており、前記入力リードの内の少なくとも１つに対して、 前記相互接続ラインの内の少なくとも１つへ接続させることの可能なオプショ ンのインバータ入力端子と、 前記入力リードの内の前記少なくとも１つへ接続するオプションのインバータ 出力端子と、 前記オプションのインバータ入力端子上の信号及び前記オプションのインバー タ入力端子上の前記信号の補元の内の選択した１つを前記オプションのインバー タ出力端子上に供給する手段と、 を具備するオプションのインバータ、 が設けられているフィールドプログラマブル論理装置。 ２．請求項１において、前記オプションのインバータが、 前記オプションのインバータ入力端子へ接続したインバータ入力端子とインバ ータ出力端子とを具備するインバータと、 前記インバータ出力端子及び前記インバータ入力端子の内の１つを前記オプシ ョンのインバータ出力端子へ選択的に接続させる手段と、 を有するフィールドプログラマブル論理装置。 ３．請求項２において、前記選択的に接続させる手段が、 前記インバータ入力端子と前記オプションのインバータ出力端子との間に接続 された第１パストランジスタと、 前記インバータ出力端子と前記オプションのインバータ出力端子との間に接続 した第２パストランジスタと、 真出力及び偽出力を有するメモリセルと、 を有しており、前記真出力及び偽出力の内の一方が前記第１パストランジスタの 制御端子へ接続され、且つ前記真出力及び偽出力の内の他方が前記第２パストラ ンジスタの制御端子へ接続されているフィールドプログラマブル論理装置。 ４．請求項３において、前記メモリセルがシフトレジスタの一部であるフィー ルドプログラマブル論理装置。 ５．請求項３において、前記シフトレジスタが、前記論理セルの他の部分を制 御するメモリセルを有するフィールドプログラマブル論理装置。 ６．請求項１において、前記入力リードの少なくとも１つに対する前記オプシ ョンのインバータが、前記入力リードの各々に対して１個のオプションのインバ ータを有するフィールドプログラマブル論理装置。