JPH09186560A - 構成可能な多機能フリップフロップ - Google Patents

構成可能な多機能フリップフロップ

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JPH09186560A
JPH09186560A JP8351953A JP35195396A JPH09186560A JP H09186560 A JPH09186560 A JP H09186560A JP 8351953 A JP8351953 A JP 8351953A JP 35195396 A JP35195396 A JP 35195396A JP H09186560 A JPH09186560 A JP H09186560A
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multiplexer
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latch
line
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Application number
JP8351953A
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English (en)
Inventor
Rodney H Orgill
ロドニー・エイチ・オーギル
Jr Charles L Cruse
チャールズ・エル・クルース、ジュニア
Kevin M Hall
ケヴィン・エム・ホール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Abstract

(57)【要約】 本発明は第１のデータ入力ノード、第２のデータ入力ノ
ード、および出力ノードを有する構成可能なフリップフ
ロップを含む。この構成可能なフリップフロップは第１
のデータ入力ノードに結合されたインバータを有する。
複数の構成線のそれぞれがマルチプレクサとフリップフ
ロップ出力ノードとをアドレス指定し、第１のデータ入
力ノード、第２のデータ入力ノード、あるいは反転され
た第１のデータ入力の１つが選択され、また選択された
ものがマルチプレクサ出力に結合される。ラッチがこの
マルチプレクサ出力を受け取り、ゲート出力およびエッ
ジトリガ出力を生成する。構成ビットによって制御され
るセレクタがこのゲート出力あるいはエッジトリガ出力
を構成可能フリップフロップの出力ノードに結合する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は広義にはプログラム可能論理機
構に関し、より詳細には構成可能な多機能フリップフロ
ップを有するプログラム可能論理機構に関する。
【０００２】
【問題の説明】プログラム可能論理機構（PLD）は通常
プログラム可能な素子のアレーとして形成される。単一
のPLD集積回路（IC）は数百あるいは数千のプログラム
可能な素子から構成される。かかるプログラム可能な素
子のそれぞれはいくつかの入力の１つあるいはそれ以上
の組み合わせ機能を実行する回路を有する。製造上の観
点からは、PLDを同一の素子のアレーとして形成するこ
とが有効である。したがって、それぞれのプログラム可
能な素子は一般的なものであり、可能な限り多くの関数
を持つことが望ましい。同時に、PLDのサイズとコスト
を低減するために各素子のサイズを最小限とすることが
望ましい。
【０００３】PLDは１つのIC（あるいは多数のIC）上の
各プログラム可能素子を所望の関数を生成するように構
成し、これらの素子を相互接続して複雑な関数を実行す
ることによって用いられる。設計者はこの回路の組み合
わせ部分によって生成される値を記憶するためにフリッ
プフロップやラッチといった記憶素子を必要とすること
が多い。残念ながら、D（データ）、T（トグル）、JK、
SR（セット-リセット）等の数タイプのフリップフロッ
プがある。さらに、ユーザーがフリップフロップをゲー
トあるいはクロックしたい場合がある。また、ユーザー
がフリップフロップをトランスペアレントとするか、あ
るいはフリップフロップを完全にバイパスしたい場合が
ある。
【０００４】従来、各プログラム可能素子には１種類の
フリップフロップが設けられ、他のフリップフロップタ
イプは組み合わせ論理をプログラムしてかかる他のタイ
プをエミュレートすることによって構成されていた。こ
の方法では比較的簡単な関数を実行するのに高価な組み
合わせ論理が用いられ、必然的にプログラム可能素子の
浪費につながる。設計者がプログラム可能素子の組み合
わせ部分を用いることなく所望のフリップフロップタイ
プを実現するようにプログラム可能素子を構成すること
を可能とする装置および方法が必要とされている。
【０００５】従来の方法の１つが1995年４月25日にFrei
dinその他に許与された米国特許5,410,194号に説明され
ている。その方法では、D入力がTあるいはJKフリップフ
ロップを実現するための追加の関数を生成する専用論理
に結合されたDタイプフリップフロップが設けられる。
この専用論理の選択された部分がプログラム可能なマル
チプレクサによってDタイプフリップフロップの入力に
結合される。これには、２つ以上のタイプのフリップフ
ロップを提供しながらプログラム可能組み合わせ論理を
自由にしておくことができるという利点がある。しか
し、より多くの関数を有する構成可能なフリップフロッ
プに対するニーズは依然として残る。
【０００６】
【発明の概要】簡単にいえば、本発明は第１のデータ入
力ノード、第２のデータ入力ノード、および出力ノード
を有する構成可能なフリップフロップに関するものであ
る。本発明の構成可能なフリップフロップは第１のデー
タ入力ノードに結合されたインバータを有する。複数の
構成線のそれぞれが構成可能フリップフロップに１つの
構成ビットを供給する。マルチプレクサが構成線とフリ
ップフロップの出力ノードとによってアドレス指定さ
れ、第１のデータ入力ノード、第２のデータ入力ノー
ド、あるいは反転された第１のデータ入力が選択され、
また選択されたものがマルチプレクサ出力に結合され
る。ラッチがこのマルチプレクサ出力を受け取り、ゲー
ト出力およびエッジトリガ出力を生成する。構成ビット
によって制御されるセレクタがこのゲート出力あるいは
エッジトリガ出力を構成可能フリップフロップの出力ノ
ードに結合する。
【０００７】
【発明の実施例】
［１. 概観］図１には本発明の構成可能なフリップフロ
ップを記号で表わす。図１において、ユーザーによって
選択されるD、T、JK、およびSRのエッジトリガータイプ
フリップフロップ、さらにトランスペアレントなDラッ
チとゲートされたSRラッチとが実現されている。図１に
示すように、２つの入力すなわちD/T/J/S入力とK/R入力
がフリップフロップ100のデータ入力として設けられて
いる。構成可能な関数を選択するために、構成入力CF
0、CF1、CF2がフリップフロップ100に設けられている。
本実施例では、フリップフロップ100はユーザーの選択
した関数を実行する１つの出力Qを供給する。同期動作
中にフリップフロップ100をクロックするため、あるい
は非同期動作中にフリップフロップ100をイネーブルす
るためにクロック/イネーブル（C/E）入力が設けられて
いる。さらに、フリップフロップ100にオプションの大
域セット（S）入力および大域リセット（R）入力を設け
ることが好適である。大域セットおよびリセット入力は
クロック、D/T/J/S入力あるいはK/R入力の現在の状態に
かかわりなく出力待ち行列を非同期に設定するはたらき
をする。
【０００８】図２には構成可能なフリップフロップ100
で得ることのできる関数群すなわちフリップフロップタ
イプを示す。図２に示す６つの真理値表はここに示すフ
リップフロップタイプのそれぞれに対する従来の真理値
表である。しかし、従来、これらのフリップフロップタ
イプはユーザー入力によって選択されたフリップフロッ
プタイプを有する単一の機構内に設けることはできなか
った。
【０００９】本発明の原理によれば、フリップフロップ
100に設ける構成線はこれより多くすることもすくなく
るることもできる。同様に、特定のアプリケーションの
ニーズに応じて反転出力および非反転入力を設けること
ができる。大域セットおよびリセット入力を使用するこ
とによって、少ない追加コストでフリップフロップ100
の関数を増加させることができるが、これらは希望であ
れば削除することができる。図２に示すフリップフロッ
プ関数群は本実施例を例示するものにすぎない。特定の
アプリケーションのニーズを満たすために、フリップフ
ロップ関数の数を増減することができる。図２に示すフ
リップフロップ関数群は大多数の設計者のニーズを満た
すかなり完成度の高いものである。
【００１０】［２. 多関数フリップフロップ論理］図
３には、図１に示すフリップフロップ100の一実施態様
を示す。図１において、C/Eで示すクロック信号は活動
状態のロークロックであり、これは休止状態ではクロッ
クがハイレベルであることを意味する。これは一例にす
ぎない。すなわち、図３に示すスイッチ303、302、314
および316等のスイッチはハイ論理信号が印加されると
導通し、ロー論理信号が印加されると非導通となるエン
ハンスメントモードのn-チャンネルトランジスタである
ためである。p-チャンネルトランジスタあるいは空乏層
式トランジスタが用いられる場合、クロック信号の極性
は予測可能に変化し、構成可能フリップフロップ100は
ここに説明するように機能できることは容易に理解され
よう。
【００１１】図３の破線の枠で示すラッチ304およびラ
ッチ308はシリアルに結合された独立したラッチ、ある
いは単一のラッチの第１および第２の部分とみなすこと
ができる。ラッチ304はマルチプレクサ（MUX）317に結
合されるゲート出力を生成する。ラッチ308はMUX 317に
結合されるエッジトリガ出力を生成する。MUX 317はこ
のゲート出力あるいはエッジトリガー出力を選択して、
これをフリップフロップ出力Qに結合する。
【００１２】ラッチ304はトランジスタ305によってゲー
トされる入力ノードを有する。トランジスタ305は活動
状態のロークロックによって制御され、したがってクロ
ック信号がハイ状態（すなわち非活動状態）であるとき
導通し、クロック信号がロー（すなわち活動状態）であ
るとき非導通である。したがって、データはC/Eがハイ
であるとき（すなわちクロックパルスあるいはクロック
が非活動状態であるとき）にのみラッチ304に入る。
【００１３】ラッチ304の入力ノードはマルチプレクサ3
01とトランジスタ302および303によって形成される選択
回路に結合される。この選択回路は１つのデータ入力だ
けをラッチ304の入力ノードに結合するはたらきをす
る。この選択回路へのデータ入力はD/T/J/S線とK/R線で
ある。さらに、データ線の１つが反転されて＊（D/T/J/
S）線が形成される（＊（A）はAを反転したものを示
す）。選択回路は構成ビットCF0、CF1、およびCF2さら
にフリップフロップ100のQ出力によってアドレス指定さ
れる。
【００１４】トランジスタ302および303は相補対を形成
し、一方はQ信号によって駆動され、他方はインバータ
によって生成される＊（Q）信号によって駆動される。
＊（Q）信号を受け取るトランジスタ302はフリップフロ
ップ出力Qがローであるとき導通する。同時に、Q出力が
ローであるとき、トランジスタ303は非導通状態であ
り、MUX 301をラッチ304の入力ノードから減結合する。
トランジスタ302は、フリップフロップ100がローである
ときMUX 301をバイパスし、D/T/J/S線をラッチ304の入
力ノードに直接結合するはたらきをする。
【００１５】図２の真理値表から明らかなように、Q(n)
が０であるとき、次の状態Q(n+1）はD/T/J/S線上の入力
に等しい。一方、フリップフロップ100のQ(n)出力がハ
イであるとき、次の状態Q(n+1)はMUX 301に入る３つの
データ線の１つから選択されねばならない。したがっ
て、フリップフロップ100のQ出力がハイであるとき、MU
X 301はトランジスタ303を介してラッチ304の入力ノー
ドに結合され、トランジスタ302は非導通状態となる。
【００１６】動作中、クロック信号が非活動状態である
とき、反転ゲート307がラッチ304の入力ノード上の値を
受け取り、線315上に反転された信号を生成する。線315
は反転ゲート306の入力に結合される。反転ゲート306は
出力を生成し、この出力はMUX 317へのゲート出力を供
給するように結合される。反転ゲート306の出力もまた
トランジスタ312を介して反転ゲート307の入力ノードに
結合されクロックが活動状態であるときのフィードバッ
ク経路を供給する。したがって、クロックパルスの期間
中、ラッチ304はMUX 317に結合されたラッチ出力を有す
る。クロックパルスがないとき、ゲート出力306はラッ
チ304への入力ノードに依存する可変関数である。
【００１７】ノード315はラッチ308の入力ノードに結合
されている。ラッチ308は活動状態のクロックパルス中
にのみその入力ノードからのデータをトランジスタ314
を介して反転ゲート311の入力に結合する。このクロッ
クが非活動状態であるとき、トランジスタ314は非導通
状態であり、トランジスタ316は導通してラッチ308を固
定状態でラッチする。反転ゲート311は活動状態のクロ
ックパルス中にラッチ308の入力ノードからのイン入力
を受け取り、線320上に出力を生成する。反転ゲート309
は反転ゲート311の出力に結合されている。反転ゲート3
09はゲート制御トランジスタ316を介して結合されてフ
ィードバック経路が形成され、これによってクロックが
非活動状態であるときラッチ308をラッチすることがで
きる。ノード320がMUX 317に結合されたエッジトリガ出
力を形成する。
【００１８】構成ビットCF2がMUX 317をアドレス指定し
てゲート出力あるいはエッジトリガ出力を選択し、選択
された出力をフリップフロップ出力Q上に供給する。フ
リップフロップ出力Qはインバータ318を介して結合さ
れ、トランジスタ302を介して反転出力信号＊（Q）を供
給する。Q出力はトランジスタ303のゲートに直接結合さ
れる。
【００１９】図３に示すオプションの機能はフリップフ
ロップ100のQ出力からのデータ入力およびフリップフロ
ップ100に入るデータ線の１つに結合される第２のデー
タ入力を受け取る。本実施例では、D/T/J/S線はMUX 319
へのデータ入力として結合されている。構成ビットCF3
がフリップフロップ100のQ出力とD/T/J/S線と回路出力
に直接結合するバイパスとのいずれかの選択を制御す
る。この機能は、フリップフロップ100が各プログラム
可能論理素子の出力に設けられて各プログラム可能論理
素子による同期出力および記憶された出力の生成を可能
としたプログラム可能論理機構において有効である。
【００２０】［３. マルチプレクサ回路］図４は図３
に示すマルチプレクサ301の一実施態様を示す論理図で
ある。マルチプレクサ301は３つの構成ビット入力CF0、
CF1、およびCF3を受け取り、マルチプレクサ出力線408
上に１つの出力を生成するはたらきをする。図５に図４
に示す回路の真理値表を示す。
【００２１】線401はD/T/J/S入力の選択に用いられる第
１の選択線を成す。選択線401がハイであるとき、D/T/J
/S線はトランジスタ404を介してマルチプレクサ出力408
に結合される。同様に、選択線402はK/R出力を選択し、
K/R出力トランジスタ406をマルチプレクサ出力線408に
結合する。また、選択線403は＊（D/T/J/S）線をトラン
ジスタ407を介してマルチプレクサ出力線408に結合す
る。このように、構成ビットが論理的に組み合わせある
いは処理されて３つの選択線401、402、および403が生
成される。出力線408は図３に示すようにトランジスタ3
03を介してラッチ304の入力ノードに結合されている。
したがって、入力線のうちの１つだけがラッチ304の入
力ノードに結合される。
【００２２】図示する論理実施態様は所望の出力機能を
生成するが、ここに説明した態様で選択線を形成するよ
うに構成ビットCF0-CF2を処理するあらゆる論理の組み
合わせが図４に示す論理回路と等価であることを理解さ
れたい。また、各種の論理ゲートは異なる技術による等
価な回路すなわち等価な論理ゲートに置き換えることが
できることも周知である。図４に示す具体的実施態様に
はNANDゲートおよびNORゲートが用いられているが、O
R、AND、XOR等の他のゲートを用いることもできる。こ
れらやそれ以外の等価物も本発明の範囲と精神に該当す
るものとみなされる。
【００２３】ここに特許請求する発明は上記の実施例の
説明には限定されず、本発明の概念の範囲と精神から逸
脱しない他の改変や変更もこれに含まれることは明らか
である。
【００２４】
【図面の簡単な説明】
【図１】本発明の多関数構成可能フリップフロップを表
わす記号を示す。
【図２】本発明の多関数フリップフロップの実行するこ
とのできる関数の真理値表を示す。
【図３】本発明のフリップフロップの一実施例の論理図
を示す。
【図４】図３に示すフリップフロップの一部の論理図を
示す。
【図５】図４に示す回路の真理値表を示す。
【符号の説明】
100：フリップフロップ 301：マルチプレクサ 302、303、314、316：スイッチ 304、308：ラッチ 305：トランジスタ 306、307、309、311：反転ゲート 314、316：トランジスタ 315、320：線 317：マルチプレクサ（MUX） 401：線 402、403：選択線 404：トランジスタ 406：K/R出力トランジスタ 407：トランジスタ 408：マルチプレクサ出力線 C/E：クロック/イネーブル入力 CF0、CF1、CF2：構成入力 D/T/J/S：データ線 D/T/J/S K/R：データ線 Q、Q(n+1）：フリップフロップ100の出力 Q：反転出力信号 R：大域リセット入力 S：大域セット入力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケヴィン・エム・ホール アメリカ合衆国コロラド州コロラド・スプ リングス、ワイルドフィンド・テラス 15615

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】入力値を受け取る入力ノード、反転出力ノ
    ード、およびクロック信号を受け取るクロック線を有す
    る第１のラッチであって、前記のクロック信号が第１の
    状態にあるとき前記の反転出力ノード上にラッチされる
    値を有し、前記の値は前記のクロック信号が第２の状態
    にあるときには可変である第１のラッチと、 入力値を受け取る入力ノード、前記の第１のラッチの入
    力ノードに結合された反転出力ノード、非反転出力ノー
    ド、および前記のクロック信号を受け取るクロック線を
    有する第２のラッチであって、前記のクロック信号が前
    記の第２の状態にあるとき前記の反転および非反転出力
    ノード上にラッチされる値を有し、前記のクロック信号
    が前記の第１の状態にあるとき前記の反転および非反転
    出力上の値は可変である第２のラッチと、 それぞれが１つの構成値を受け取る複数の構成線と、 前記の第２のラッチの前記の入力に結合された出力、記
    憶すべきデータを受け取るように結合されたデータ入
    力、および前記の構成線に結合されたアドレス線を有す
    る第１のマルチプレクサであって、前記のデータ入力の
    １つが前記のアドレス線にしたがって選択され、前記の
    出力に結合される第１のマルチプレクサとを特徴とする
    構成可能な記憶装置。
  2. 【請求項２】請求項１に記載の構成可能な記憶装置であ
    って、さらに、 出力を有し、また前記の第１のラッチの前記の反転出力
    と前記の第２のラッチの非反転出力とに結合されたデー
    タ入力を有する第２のマルチプレクサを有し、前記の第
    ２のマルチプレクサは前記の構成線の少なくとも１つに
    結合されたアドレス線を有し、これによって前記の第２
    のマルチプレクサのデータ入力の１つが前記の第２のマ
    ルチプレクサのアドレス線にしたがって選択され前記の
    第２のマルチプレクサの出力に結合されることを特徴と
    する構成可能な記憶装置。
  3. 【請求項３】請求項１に記載の構成可能な記憶装置であ
    って、前記の第１のマルチプレクサは前記の構成値を処
    理して多数の選択信号を生成する組み合わせ論理を含
    み、 多数のスイッチを有し、前記のスイッチはそれぞれ前記
    の選択信号の１つによって制御され、前記のスイッチは
    それぞれ前記の第１のマルチプレクサのデータ入力の１
    つを前記の第１のマルチプレクサの出力に接続するよう
    に結合されることを特徴とする構成可能な記憶装置。
  4. 【請求項４】請求項２に記載の構成可能な記憶装置であ
    って、さらに、 前記の第１のマルチプレクサの出力に結合された第１の
    データ入力および前記の第１のマルチプレクサの前記の
    データ入力の１つに結合された第２のデータ入力を有す
    る第３のマルチプレクサを有し、前記の第３のマルチプ
    レクサは前記の第２のマルチプレクサの出力によって制
    御されることを特徴とする構成可能な記憶装置。
  5. 【請求項５】請求項４に記載の構成可能な記憶装置であ
    って、前記の第３のマルチプレクサはさらに、 前記の第２のマルチプレクサの出力によって制御され
    て、前記の第２のマルチプレクサの出力がローであると
    き前記の第１のマルチプレクサの１つのデータ入力を前
    記の第２のラッチの入力に結合する第１のスイッチと、 前記の第２のマルチプレクサの出力によって制御され
    て、前記の第２のマルチプレクサの出力がロー状態であ
    るとき前記の第１のマルチプレクサの出力を前記の第２
    のラッチから減結合する第２のスイッチとを有すること
    を特徴とする構成可能な記憶装置。
  6. 【請求項６】請求項１に記載の構成可能な記憶装置であ
    って、前記の第１のラッチはさらに、 少なくとも１つの入力線および前記の第１のラッチの前
    記の反転出力ノードを形成する出力線を有する第１の反
    転論理ゲートと、 前記の第１の反転論理ゲートの前記の出力に結合された
    入力を有し、出力ノードを有する第２の反転論理ゲート
    と、 前記の第２の反転論理ゲートの出力を前記の第１の反転
    論理ゲートの入力に結合する第１のクロック制御された
    スイッチであって、前記のクロック信号が前記の第１の
    状態にあるとき導通する第１のクロック制御されたスイ
    ッチと、 前記の第１の反転論理ゲートの入力を前記の第２のラッ
    チの前記の出力ノードに結合する第２のクロック制御さ
    れたスイッチであって、前記のクロック信号が前記の第
    ２の状態にあるとき導通する第２のクロック制御された
    スイッチとを有することを特徴とする構成可能な記憶装
    置。
  7. 【請求項７】請求項６に記載の構成可能な記憶装置であ
    って、前記の第２のラッチはさらに、 少なくとも１つの入力線および前記の第２のラッチの前
    記の反転出力ノードを形成する出力線を有する第１の反
    転論理ゲートと、 前記の第１の反転論理ゲートの出力に結合された入力を
    有し、前記の第１のラッチの前記の非反転出力ノードを
    形成する出力ノードを有する第２の反転論理ゲートと、 前記の第２の反転論理ゲートの出力を前記の第１の反転
    論理ゲートの入力に結合する第１のクロック制御された
    スイッチであって、前記のクロック信号が前記の第２の
    状態にあるとき導通する第１のクロック制御されたスイ
    ッチと、 前記の第１の反転論理ゲートの入力を前記の第１のマル
    チプレクサに結合する第２のクロック制御されたスイッ
    チであって、前記のクロック信号が前記の第１の状態に
    あるとき導通する第２のクロック制御されたスイッチと
    を有することを特徴とする構成可能な記憶装置。
  8. 【請求項８】第１のデータ線および第２のデータ線から
    のデータを記憶し、前記の記憶されたデータを出力線に
    出力する方法であって、 前記の第１のデータ線の逆転を生成するステップと、 前記の第１のデータ線、前記の第２のデータ線、あるい
    は前記の第２のデータ線の逆転からなるグループから１
    つの入力を選択するステップと、 前記の選択された１つを第１の中間出力に結合し、前記
    の第１の中間出力はクロック信号が第１の状態にあると
    きラッチされるステップと、 前記の選択された１つを第２の中間出力に結合し、前記
    の第２の中間出力は前記のクロック信号が前記の第１の
    状態から第２の状態に変化するときラッチされる出力で
    あるステップと、 前記の第１の中間出力あるいは前記の第２の中間出力の
    いずれかを選択するステップと、 前記の選択された中間出力を前記の出力線に結合するス
    テップとからなることを特徴とする方法。
  9. 【請求項９】請求項８に記載の方法であって、前記の１
    つの入力を選択するステップにおいてさらに、第１、第
    ２、および第３の構成ビットを設け、 前記の第１、第２、および第３の構成ビットを処理して
    第１、第２、および第３の選択値を生成し、 前記の出力線の値を処理して第４の選択値を生成し、 前記の第１、第2、第３、および第４の選択値に基づい
    て１つの入力のみを選択することを特徴とする方法。
JP8351953A 1995-12-11 1996-12-11 構成可能な多機能フリップフロップ Pending JPH09186560A (ja)

Applications Claiming Priority (2)

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US570,034 1990-08-20
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