JP2001504657A - シフトレジスタとして倍加するルックアップテーブル - Google Patents

Abstract

(57)【要約】 ランダムアクセスメモリ、シフトレジスタおよびルックアップテーブルのいずれか１つとして構成され得る、ＦＰＧＡのための論理素子が提供される。論理素子は、各セル（７９０_i）のデータ出力が次のメモリセル（７９０_i+1）への入力となり得るように相互接続される複数のメモリセル（７９０₁…７９０₄）を含む。したがって、論理素子はシフトレジスタとして効果的に機能する。任意の長さのシフトレジスタが、ルックアップテーブルのいずれかのメモリセル（７９０_i）の出力（必ずしも最後のメモリセル（７９０_i）の出力でない）を選択するためにルックアップテーブルアドレスマルチプレクサ（２００）を用い、複数の論理素子のルックアップテーブルを直列に連鎖させることによって作られ得る。

Description

【発明の詳細な説明】 シフトレジスタとして倍加するルックアップテーブル発明の分野 この発明は集積回路の論理回路における再プログラム可能な論理機能をカスタ ム化する手段および方法に関する。発明の背景 この出願の譲受人であるXilinx，Inc.は複雑化し続けるＦＰＧＡを製造してい る。引用によりここに援用される、元の米国特許第４，８７０，３０２号の再発 行である米国再発行特許第３４，３６３号において、Freemanは最初のＦＰＧＡ を説明している。ＦＰＧＡは、複数のプログラマブル入力／出力パッドと、複数 の構成可能な論理素子と、複数の論理素子とパッドとを相互接続するためのプロ グラマブル相互接続とを含む集積回路チップである。各論理素子は、論理素子が いかに構成されているかに従って論理素子へのｎ個の入力の論理関数を実現する 。論理関数は論理素子へのｎ個の入力全部を用いてもよく、そのサブセットのみ を用いてもよい。論理素子が実現のために構成され得る可能な論理関数のうちの いくつかは、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＮＯＲ、およびこれ らの関数の組合せである。 論理素子の１つの開示された実現例には、論理素子の内部にあり、２ⁿ個の個 々のメモリセルを含む構成可能なルックアップテーブルが含まれる。構成時に、 このアーキテクチャでは、ビットストリームが所望の関数を有するルックアップ テーブルの個々のメモリセルを、所望の関数の真理値表を個々のメモリセルに書 込むことによってプログラムする。プログラミングは直列に行なわれるものとし て説明されるが、並列プログラミングのための他の技術も公知である。 ルックアップテーブルにおいて用いるのに適したあるメモリセルアーキテクチ ャが図１に示され、引用によりここに援用される米国特許第４，８２１，２３３ 号においてHsiehにより説明される。このアーキテクチャのメモリセルは書込ま れるべき値をデータ入力線「Ｄａｔａ」上のメモリセルに与え、対応のアドレス 線「ＡＤＤＲ」をストローブすることによってプログラムされる。さらに、この アーキテクチャは５つのトランジスタを用いるが、他の公知の構成、たとえば６ トランジスタのスタティックメモリセルもルックアップテーブルのメモリセルを 実現するために適切な選択である。図１に示すように、インバータ７２６がメモ リセル７００の駆動を高めるために含まれ得る。 構成後、ルックアップテーブルを用いるために、構成された論理素子の入力線 がルックアップテーブルにおける対応のメモリセルを選択するアドレス線として 作用する。たとえば、２入力ＮＡＮＤゲートを実現するよう構成された論理素子 は、現入力対｛００、０１、１０、１１｝に対応する４つのメモリセルの１つに 含まれる対応の値｛１、１、１または０｝を出力するであろう。 この選択は、入力線の論理レベルに基づいてルックアップテーブルからメモリ セルを選択する復号化マルチプレクサによって行なわれる。１６個のメモリセル ７００₁から７００₁₆と復号化マルチプレクサ２００とからなる例示的な４入力 ルックアップテーブルのブロック図を図２に示す。マルチプレクサは、４つの入 力信号Ｆ０−Ｆ３によって選択されるように、ルックアップテーブルのメモリセ ル７００₁−７００₁₆の１つに記憶される値をルックアップテーブルの出力Ｘに 伝搬する。 図３はルックアップテーブルの別の実施例の概略図である。この実現例では、 ルックアップテーブルは、４つのメモリセル７００₁−７００₄と、２つの入力信 号Ｆ０およびＦ１を有する２入力復号化マルチプレクサ２００とを用いて実現さ れる。２入力復号化マルチプレクサ２００は、選択されたメモリセルに記憶され ている値を論理素子の出力Ｘに伝搬するパストランジスタの階層によって実現さ れるものとして詳細に説明される。図３では、メモリセルは図１に示すように実 現され得る。 上のアーキテクチャはルックアップテーブルの機能性を高めるために後に増強 された。引用によりここに援用されるFreeman他の米国特許第５，３４３，４０ ６号は、論理回路の構成後に読出および書込され得るランダムアクセスメモリ（ ＲＡＭ）としてルックアップテーブルが作用することを付加的な回路がいかに可 能にできるかを説明する。ユーザにデータをメモリセルに書込ませる選択が有効 である場合、ユーザのデータをこれらのメモリセルに入力し、メモリセルから 読出すための方策がなければならない。この性能は、各二重機能メモリセルにア クセスするための２つの手段、すなわち、チップからの構成ビットストリームを 供給するために用いられるものと、ＦＰＧＡの相互接続線から送られる信号を記 憶するために動作中に用いられるものとを含めることによって与えられる。図４ は、メモリセル７５０が構成中および構成後にプログラムされることを可能とす る、米国特許第５，３４３，４０６号に説明されるメモリセルアーキテクチャを 示す。構成中、メモリセル７５０は図１のメモリセルをプログラムするためのも のと同じプロセスを用いてプログラムされる。 構成後、メモリセル７５０は異なるようにプログラムされる。メモリセル７５ ０に書込まれるべき値はＦＰＧＡの相互接続構造を介して第２のデータ線７０５ に与えられ、次にメモリセルのための対応の書込−ストローブ線ＷＳがパルス化 される。このパルスは線７０５上の値をメモリセル７５０へとラッチする。図１ からの一連のメモリセルを用いる図２のルックアップテーブルのように、図４か らの一連のメモリセルはルックアップテーブルへと組合せ可能である。 図５は同期書込能力を有する４入力ルックアップテーブルを示すブロック図で ある。クロック信号ＣＫを受取り、イネーブル信号ＷＥを書込み、単一の書込ス トローブ信号ＷＳをルックアップテーブルのために作る書込ストローブ発生器５ ０４がある。値を所望のメモリセル、たとえば７５０₅に書込むためには、その 値が線Ｄ_in上に与えられ、所望のメモリセル７５０₅のアドレスがデマルチプレ クサ５００の入力線Ｆ０−Ｆ３に与えられる。この値は次に書込ストローブをパ ルス化することによって所望のメモリセル７５０₅へとラッチされる。逆に、異 なる所望のメモリセル７５０₃に記憶されている値を読出すためには、メモリセ ル７５０₃のアドレスが図２および図３を参照して説明されたように（書込スト ローブをパルス化せずに）復号化マルチプレクサ２００の入力線Ｆ０−Ｆ３に与 えられる。 図６は同期書込能力を有する２入力ルックアップテーブルの概略図である。図 ６は４つのメモリセル７５０₁から７５０₄を含む。デマルチプレクサ５００およ びマルチプレクサ２００の詳細が図６に示される。 他の論理アレイ装置の実現例および動作は、Xilinx，Inc.,２１００ Logic Drive，San Jose，California ９５１２４から入手可能な「プログラマブル論理 データブック」（“The Programmable Logic Data Book”）、第４−１頁から第 ４−３７４頁、著作権１９９６年Xilinxに説明される。「プログラマブル論理デ ータブック」の内容のこの部分は引用によりここに援用される。発明の概要 この発明は、論理素子がシフトレジスタおよび組合せ論理関数の任意の１つを ルックアップテーブルを用いて実現できるように、構成可能な論理素子をプログ ラムするための手段および方法を提供する。ある実施例では、この発明はこの同 じ論理素子におけるランダムアクセスメモリの実現にさらに備える。ルックアッ プテーブルは、第１のメモリセルの出力が同じルックアップテーブルの第２のメ モリセルの入力として構成可能であるように直列に接続される複数のメモリセル を含む。さらに、複数の論理素子のシフトレジスタを直列に接続することによっ て、より小さいシフトレジスタからより大きいシフトレジスタを作ることができ る。これまでのアーキテクチャは直列に接続されたｎ個のフリップフロップから ｎビットのシフトレジスタを作るものであり、それによって、得られる性能は平 凡でありながら相互配線資源および論理が浪費される。 あるモードでは、ルックアップテーブル値を記憶するメモリセルがシフトチェ ーンにおけるレジスタとして用いられる。論理素子がシフトレジスタモードであ るとき、データイン値が第１のセルへとシフトされ、各メモリセルにおける値が 次のセルにシフトされる。論理素子がランダムアクセスメモリモードであるとき 、データイン値は上述のようにＦ３−Ｆ０によってアドレス指定されるセルに書 込まれる。論理素子が純粋なルックアップテーブルモードであるとき、構成後に は値を書込むことができず、論理素子は構成中にロードされた関数を発生し続け る。図面の簡単な説明 図１は、メモリセルの値が構成中に記憶される、ＦＰＧＡ内のルックアップテ ーブルにおいて用いられる第１の先行技術のメモリセルアーキテクチャの概略図 である。 図２は、１６対１復号化マルチプレクサと一連の１６個のメモリセルとによっ て実現される先行技術のプログラマブル４入力ルックアップテーブルのブロック 図である。 図３は、パスゲートの階層によって実現される先行技術の２入力ルックアップ テーブルおよび復号化マルチプレクサの拡大概略図である。 図４は、メモリセルの値が構成時に記憶され、構成後に動的に読出可能および 書込可能であり続ける、ルックアップテーブルにおいて用いられる第２の先行技 術のメモリセルアーキテクチャの概略図である。 図５は、１６×１ランダムアクセスメモリまたは４入力ルックアップテーブル のいずれかを実現するよう構成可能な先行技術の論理素子のブロック図である。 図６は、４ビットランダムアクセスメモリまたは２入力ルックアップテーブル のいずれかを実現するよう構成可能な先行技術の論理素子の概略図である。 図７は、シフトレジスタまたはルックアップテーブルとして代替的に構成され 得る、この発明に従うメモリセルアーキテクチャの概略図である。 図７Ａおよび図７Ｂは、Ｐｈｉ２がアサートされるときにビット値を先行する メモリセルから現メモリセルへとシフトさせる非重複信号Ｐｈｉ１およびＰｈｉ ２を示す波形図である。 図８は、４入力ルックアップテーブルまたは１６ビットシフトレジスタのいず れかを実現できる、この発明に従う論理素子のブロック図である。 図９は、２入力ルックアップテーブルまたは４ビットシフトレジスタのいずれ かを実現できる、この発明に従う論理素子の回路図であって、論理素子のモード は制御論理の動作を制御し、構成メモリに記憶され得る。 図１０は、ルックアップテーブル、シフトレジスタまたはＲＡＭの任意のもの を実現するためのメモリセルの概略図である。 図１１は、４入力ルックアップテーブル、１６ビットシフトレジスタおよび１ ６ビットランダムアクセスメモリの任意のものを実現するよう構成可能な論理素 子のブロック図である。 図１２は、２入力ルックアップテーブル、４ビットシフトレジスタおよび４ビ ットランダムアクセスメモリの任意のものを実現するよう構成可能な、この発明 に従う論理素子の概略図である。 図１３Ａ−図１３Ｈからなる図１３は、シフトレジスタモードで構成されたと きの論理素子の動作の波形図を示す。 図１４は、シフトレジスタおよびフリップフロップの両方を含む論理素子のブ ロック図である。 図１５は、ＦＰＧＡのブロック図である。 詳細な説明 論理ゲート密度の増加により、シフトレジスタは今やユーザによって構成可能 なより大きい集積回路論理アレイの１素子として実現可能である。この発明の第 １の実施例では、論理素子はｎビットシフトレジスタおよび（ｌｏｇ₂ｎ）入力 ルックアップテーブルの両方を実現するよう構成可能である。図７はこの発明に 従う論理素子アーキテクチャのメモリセル７７０₂の概略図を示し、このアーキ テクチャは、シフトレジスタモードに構成されると、有利なことに値を先行する メモリセル７７０₁からメモリセル７７０₂へとシフトできるようにする。メモリ セル７７０₂はパストランジスタ７０６を含む。構成値は、構成値をデータ線７ ０４に与えながらトランジスタ７０６の構成制御線７０２をパルス化することに よってメモリセル７７０₂へと書込まれる。 メモリセル７７０₂の出力は、パストランジスタ７２０₂、インバータ７２６₂ 、および図７には示されない次のパストランジスタ７０８₃によって次のメモリ セル７７０₃の入力にプログラム可能に接続される。図７Ａおよび図７Ｂのタイ ミング図で示すように、各サイクルのほとんどの間、出力制御線７２４上のクロ ック信号Ｐｈｉ１はハイであり続け、したがってメモリセル７７０₂の出力信号 ７３４₂は、インバータ７２６₂を介して、次のメモリセル７７０₃につながるシ フト入力線７１４₂に与えられる。Ｐｈｉ１が時刻ｔ１でローになるとパストラ ンジスタ７２０₂はターンオフされる。インバータ７２６₂はメモリセル７７０₂ によってこれまでにアサートされた論理レベルを出力信号として保持することを 短期間にわたって続ける。このように、トランジスタ７２０₂およびインバータ ７２６₂の組合せが一時的なラッチとなる。第２のクロック信号Ｐｈｉ２が時刻 ｔ ２で入力制御線７１６上にアサートされると、インバータ７０１はメモリセル７ ７０₂のインバータ７０３の出力と前のメモリセル７７０₁のインバータ７２６₁ の出力との両方を受ける。各インバータ７２６は値が隣接するメモリセル間をシ フトされ得るようにインバータ７０３のパワーを上まわるように設計される。し たがって、メモリセル７７０₂に記憶されている現在の値が前のメモリセル７７ ０₁の出力によって重ね書きされる。Ｐｈｉ２が時刻ｔ３でローに戻ると、メモ リセル７７０₂は再びラッチされ、その現在の値をシフト入力線７１４₁における 変化と無関係に保持する。時刻ｔ４で、Ｐｈｉ１がハイとなり、したがって、新 しい値をインバータ７２６₂に与える。このように、１クロックサイクルでビッ トが１セルをシフトさせる。対照的に、Ｐｈｉ１およびＰｈｉ２が誤って重複す れば、各メモリセル７７０の出力７３４の値が先行するメモリセル７７０₁から メモリセル７７０₂を介して次のメモリセル７７０₃に伝搬するであろう。これに よって望ましい単一ビットシフトが起こらないであろう。しかしながら、図７Ａ および図７Ｂに示すように重複しない２位相のクロックを用いることによって、 メモリセルはＰｈｉ１およびＰｈｉ２の１サイクルにつき１ビットをシフトさせ る。 図８はこの発明の第１の実施例に従う１６ビットシフトレジスタおよび４入力 ルックアップテーブルを実現する論理素子を示す。簡略化のため、図８において は図７のメモリセル７７０内の構造が明確には描かれていない。 図８では、シフトレジスタモードにあると、メモリの第１のメモリセル７７０₁ が初期値でプログラムされる。メモリセルの値は、第１のメモリセル７７０₁の Ｄｉｎ端子に新しい値を与え、クロック線ＣＫをストローブすることによって新 しい値を重ね書きされ得る。ＣＫのストロービングは次に図７Ａおよび図７Ｂの ２位相クロックサイクルにたよる。データが同期してシフトレジスタ内で左から 右へと、すなわち、最初のメモリセル７００₁から最後のメモリセル７００₁₆ま で移動させられるにつれ、論理素子は各クロックサイクルでごとに関数が変化す るがルックアップテーブルとして作用し続けることができる。先行技術のルック アップテーブルにおけるように、復号化マルチプレクサ２００はユーザ入力、す なわち、Ｆ０−Ｆ３によって選択されるメモリセルの内容を出力線Ｘ上に出力す る。 図９は２入力ルックアップテーブルまたは４ビットシフトレジスタを実現する ための構造を示し、マルチプレクサ２００およびメモリセル７７０₁から７７０₄ の内部構造を示す。図９は紙面上で図８と同じ方向に向けられ、こうしてルック アップテーブル／シフトレジスタ実施例を構成する素子間の関係を理解するのに 役立つ。 この発明の第２の実施例では、論理素子がｎビットシフトレジスタ、ｎビット ランダムアクセスメモリおよび（ｌｏｇ₂ｎ）入力ルックアップテーブルを実現 するよう構成可能である。図１０−１２はこの実施例を示す。図１０はメモリセ ルを示す。図１０のメモリセルは３つの異なるソースからロードされ得る。構成 中、メモリセル７９０₂は、構成データを線７０４に与え、トランジスタ７０６ の制御線７０２をストローブすることによってロードされる。メモリセル７９０₂ はシフトレジスタモードにあると上述のようにトランジスタ７０８を介してロ ードされる。メモリセル７９０₂はＲＡＭモードにあると線７０５₂上のデマルチ プレクサ５００を介してロードされる。書込ストローブ線ＷＳはパルス化され、 トランジスタ７０７をターンオンし、こうしてデータ信号をノード７３０に与え る。 図１１は、この発明の第２の実施例に従う、１６ビットシフトレジスタ、１６ ビットランダムアクセスメモリおよび４入力ルックアップテーブルの任意の１つ を実現する論理素子を示す。この実施例では、ルックアップテーブルのメモリセ ル、たとえば７９０₅が上述のように構成中に初期値でプログラムされる。その 後、初期値は論理素子のモードであるシフトまたはＲＡＭに依存して２つの方法 のいずれかで交換され得る。 メモリセル７９０を含むルックアップテーブルがＲＡＭモードで用いられてい ると、各メモリセル７９０はそのデータ入力をＲＡＭ入力線７０５で受ける。い ずれかのメモリセル７９０に書込むため、書込ストローブ線ＷＳがパルス化し、 それによってＤｉｎの値をデマルチプレクサ５００を介してアドレス指定された メモリセルへと入力線７３０により与える。 これらのモードの各々における論理素子の動作は制御論理１０００によって制 御される。論理素子がＲＡＭモード、シフトモードまたはそれ以外であることを 特定する制御ビットが制御論理ユニット１０００に入力される。制御論理ユニッ ト１０００はまたユーザクロック信号および書込イネーブル信号を受ける。これ らの入力から、制御論理ユニット１０００はＰｈｉ１、Ｐｈｉ２および書込スト ローブ信号ＷＳを出力して、メモリセル間でデータをシフトさせるか、特定のメ モリセルに書込を行なうか、またはメモリセルデータに手をつけないでおく。図 ８におけるようにシフトレジスタモードにあると、データは同期してシフトレジ スタ内の左から右に、すなわち、最初のメモリセル７９０₁から最後のメモリセ ル７９０₁₆へと上述のように、ＣＫがストローブされるときの２位相クロックサ イクルにたよることによって移動される。他方、論理素子がランダムアクセスメ モリ（ＲＡＭ）として構成されると、アドレス線Ｆ０−Ｆ３は、それぞれデマル チプレクサ５００および復号化マルチプレクサ２００を用いることによって、書 込および読出されるべきメモリセル（７９０₁から７９０₁₆）の１つを選択する 。シフトレジスタモードにあると、最初のメモリセル７９０₁は線Ｄｉｎに与え られた信号をその入力として受ける。ＲＡＭモードにあると、メモリセル７９０₁ はデマルチプレクサ５００から線７０５₁上の入力信号をで受ける。 ＲＡＭモードでは、所与のメモリセル、たとえば７００₅に書込むためには書 込イネーブル線ＷＥが活性状態でなければならない。ユーザクロック信号ＣＫが 活性状態のＷＥ信号と関連してアサートされると、制御論理ユニット１０００が 書込ストローブＷＳを発生する。書込ストローブＷＳがハイであると、デマルチ プレクサ５００のアドレス線Ｆ０−Ｆ３によってアドレス指定されたメモリセル ７００₅がデータ入力線Ｄｉｎから値を受ける。この値はメモリセル７００₅の前 の内容に重ね書きする。他のどのメモリセルもＤｉｎに与えられた値を受けない 。なぜなら、それらはアドレス指定されておらず、したがってデマルチプレクサ ５００からの高インピーダンス接続によってＤｉｎから分離されているためであ る。 図１２はこの発明の第２の実施例に従う論理素子をより詳細に示す概略図であ る。集合的に、デマルチプレクサ５５０、復号化マルチプレクサ２００、パスト ランジスタ７０８および７２０、インバータ７２６、ならびにＲＡＭモードパス トランジスタ７０７が相互接続ネットワークを形成し、メモリセル（７９０₁か ら７９０₄）および制御論理ユニット１０００と組合せられて第２の実施例に従 う論理素子を実現する。第２の実施例の論理素子がシフトレジスタとして構成さ れなければ、論理素子はランダムアクセスメモリまたはルックアップテーブルと して作用する。いずれかの非シフトレジスタモードでは、Ｐｈｉ２はローレベル に保たれてパストランジスタ７０８を不活性化し、それによってあるメモリセル ７９０_iからのデータが次のメモリセル７９０_i+1に影響を及ぼさないようにする 。また、非シフトレジスタモードでは、Ｐｈｉ１がハイ論理レベルに保たれ、そ れによってメモリセル（７９０₁から７９０₄）の出力を復号化マルチプレクサ２ ００に与える。これまでどおり、論理素子の出力はユーザ入力Ｆ０およびＦ１に 従って復号化マルチプレクサ２００により選択される。 図１２の論理素子がシフトレジスタとして構成されると、ＲＡＭモードパスト ランジスタ７０７はターンオフされる。なぜなら、ＷＳがローに保持され、メモ リセルをデマルチプレクサ５００の出力から分離するためである。メモリセル７ ９０₁はＤｉｎにトランジスタ７０８₁を介してプログラム可能に接続される。値 をシフトさせるために、制御論理ユニット１０００は制御信号Ｐｈｉ１およびＰ ｈｉ２を生成し、これのトリガは、書込イネーブル信号が活性状態である間に、 制御論理ユニット１０００に与えられるユーザクロック信号ＣＫの立上がり端縁 によって、値があるメモリセルから次のメモリセルに、すなわち、メモリセル７ ９０_i-1からメモリセル７９０_iに、またメモリセル７９０_iからメモリセル７９ ０_i+1にシフトされるように行われる。制御論理ユニット１００がユーザクロッ ク信号の立上がり端縁を受けると、制御論理ユニット１００は初めにＰｈｉ１を ローにし、次にＰｈｉ２をメモリセル（７９０₁から７９０₄）の内容を重ね書き するのに十分であるほど長くパルス化し、最後にＰｈｉ２が立下がった後にＰｈ ｉ１を再びアサートする。極めて低いクロック周波数のためにはＰｈｉ２がパル スだけであることが重要であり、これはＰｈｉ２がオンである間はＰｈｉ１がオ フでなければならないからである。これを達成するために、制御論理は、Ｐｈｉ １およびＰｈｉ２がユーザクロック信号１００８の立下がり端縁に頼らず、独自 に時間を定められるように設計される。 図１３Ａ−図１３Ｈからなる図１３は図１２の論理素子の動作の波形図である 。 図１２の論理素子がシフトレジスタモードに構成されると、Ｆ１を１に、またＦ ０を０に設定することによってこれは３ビットシフトレジスタとして機能する。 図１３Ｅに示すように、３ビットシフトレジスタへの入力Ｄｉｎががこの例の間 中ハイ論理レベルに連続して保たれる。最初のユーザクロックパルス１１０８の 立上がり端縁１１０４を受けると、制御論理ユニット１０００は図１３Ｇに示す ようにＰｈｉ１をロー論理レベルに引下げてパストランジスタ７２０（図１２） を不活性化する。メモリセル（７９０₁から７９０₄）の出力７３４₁から７３４₄ をインバータ７２６₁から７２６₄の入力から一時的に切り離させた後、制御論理 ユニット１０００はＰｈｉ２をアサートし、これはインバータ７２６₁から７２ ６₄の出力をその対応の次のメモリセル、すなわち、メモリセル７９０₂から７９ ０₄に伝搬する。Ｐｈｉ２がアサートされると、Ｄｉｎ上の値が最初のメモリセ ル７９０₁に書込まれる。非重複Ｐｈｉ２パルスは図１３Ｆに示すとおりである 。図１３Ｄに示すように、（７３４₁に対応する）最初のメモリセル７９０₁に記 憶された値がＰｈｉ２のアサートのすぐ後に変化する。この変化は参照番号１１ １２によって示される。最初のメモリセル７９０₁の出力７３４₁の新しい値はＰ ｈｉｌが一時的に不活性化されるために（７３４₂に対応する）２番目のメモリ セル７９０₂に影響を与えない。メモリセル（７９０₁から７９０₄）がその新し い状態に達するのに十分であるほど長くＰｈｉ２をアサートした後、Ｐｈｉ２は 立下げられ、それによってデータ値がラッチされる。Ｐｈｉ２が立下げられた後 にのみ制御論理ユニット１０００がＰｈｉ１を立上げる。 Ｐｈｉ１の立上がり端縁を受けると、出力７３４₁から７３４₄の値は再びパス トランジスタ７２０₁から７２０₄を通過する。参照番号１１１６は、３ビットシ フトレジスタの出力Ｘにおける変化がＰｈｉ１の立上がり端縁と同期しているこ とを示す。図１３Ｇおよび図１３Ｈに示すように、Ｐｈｉ１の再アサートとユー ザクロックの立下げとは無関係であり、したがって、論理設計者はこれら２つの 端縁間の正確なタイミングの関係に依存する必要はない。もちろん、Ｐｈｉ１は インバータ７２６₁から７２６₄の入力が無効な電圧に浮動するまでに再アサート されなければならない。 図１４は論理素子１２００およびフリップフロップ１２０４の両方を含む論理 素子のブロック図である。フリップフロップの目的は論理素子１２００の出力の クロックから出力までの遅延を向上させることである。これは、関数発生器がXi linxの論理素子ではフリップフロップと伝統的に対にされてきたのでXilinxのＦ ＰＧＡでは簡単で効率的である。さらに、ｎビットの同期シフトレジスタが必要 とされる場合、論理素子は、シフトレジスタ１２００が（ｎ−１）ビットシフト レジスタであり、かつフリップフロップ１２０４がｎビットシフトレジスタの最 後のレジスタであるように構成され得る。この代替的な態様で構成されると、最 終ビットのＸＱはＰｈｉ１の立上がり端縁１１１６ではなくユーザクロックパル ス１１０８の立上がり端縁１１０４で有効である。これは全体のｎビットシフイ トレジスタのためにより速いクロックから出力までの時間を与える。 ＸＱをＤｉｎに戻すように論理素子を構成することによって、この発明は循環 シフトを行なうこともできる。 上述のように（図１３Ａ−１３Ｈ）、ルックアップテーブルにおけるメモリセ ル数よりも少ない段を有するシフトレジスタが最終ビット以外のビットを出力端 子Ｘに向けることによって形成され得る。ルックアップテーブルも同様に、単一 のルックアップテーブルが支えるよりも大きいサイズのシフトレジスタを生むた めに縦続接続され得る。たとえば、２つの論理素子を縦続接続することによって １６ビットルックアップテーブルからなる論理アレイにおいて２０ビットシフト レジスタを生じることが可能である。第１の完全な１６ビットシフトレジスタ１ ２００と第２の完全な１６ビットシフトレジスタ１２００とが組合わさって３２ ビットシフトレジスタを生む。このように、２０ビットシフトレジスタを得るた めには、第１の論理素子のユーザ入力線Ｆ０−Ｆ３は１１１１に設定され、第２ の論理素子のユーザ入力線Ｆ０−Ｆ３は００１１に設定され、すなわち、第２の １６ビットシフトレジスタ１２００は、２０ビットシフトレジスタの最後の出力 である、第４のメモリセル７９０₄出力を渡すようにプログラムされる。さらに 、縦続接続されたシフトレジスタのクロックから出力までの遅延を向上させるた めに、代替的な実施例は１１１１にアドレス指定された第１の完全な１６ビット シフトレジスタ１２００と、００１０にアドレス指定された第２の完全な１６ビ ットシフトレジスタ１２００と、フリップフロップ１２０４とを用いる。第２の シ フトレジスタの出力Ｘは第２のシフトレジスタのフリップフロップ１２０４の入 力を与える。望ましければ、フリップフロップ１２０４は論理素子内でシフトさ れ得る数ビットを拡大させるために用いられてもよい。両方の１６ビットシフト レジスタ１２００とそれらのフリップフロップ１２０４を十分に利用することに よって、１７ビット、３４ビット、５１ビット等の縦続接続されたシフトレジス タが構成可能である。 新規なシフトレジスタ論理素子は一般に、各々相互接続構造および論理素子の 一部を含む論理ブロック１０１を有する図１５のＦＰＧＡのようなＦＰＧＡにお いて実現される。図１５のＦＰＧＡについては、引用によりここに援用されるTa vana他の出願連続番号第０８／６１８，４４５号においてさらに説明される。 図７および図１０はラッチのわずか１つのノードから制御されるメモリセルを 示すが、この発明は、いくつかの制御信号が反転されてラッチの両方のノードに 与えられるか、異なる制御信号がラッチの異なるノードに与えられるメモリセル でも用いられ得る。さらに、図１０では３つのトランジスタ７０６、７０８およ び７０７が線７０４、７１４および７０５上の入力信号を受けるマルチプレクサ として実現され得る。そしてトランジスタ７０６、７０８、７０７および７２０ は伝送ゲートによって交換され得る。特定のマルチプレクサおよびデマルチプレ クサの実現例が示されるが、この発明は他の実現例も使用可能である。もちろん 、Ｐｈｉ１、Ｐｈｉ２およびＷＳのような信号を発生するための種々の構造およ び方法がこの発明で用いられ得る。また、上の実施例は複数のメモリセルから１ つの信号を選択するための単一の出力端子を有する単一のマルチプレクサを示す が、他の実施例はそこから出力信号を与えるための２つ以上のメモリセルを選択 してもよい。 この発明の数多くの変更および変化が上の教示を考慮して可能である。したが って、この発明は特に上述したものと異なるように実行され得ることが添付の請 求の範囲の範疇内で理解されるべきである。

【手続補正書】 【提出日】平成１１年６月８日（１９９９．６．８） 【補正内容】 （１） 明細書第１頁第７行の「引用によりここに援用される、」を削除する 。 （２） 明細書第１頁第２４行の「引用によりここに援用される」を削除する 。 （３） 明細書第２頁第２５行の「引用によりここに援用される」を削除する 。 （４） 明細書第３頁第２９行から第４頁第４行までを下記のように補正する 。 記 他の論理アレイ装置の実現例および動作は、Xilinx，Inc.，２１００ Logic D rive，San Jose，California ９５１２４から入手可能な「プログラマブル論理 データブック」（"The Programmable Logic Data Book"）、第４−１頁から第４ −３７４頁、著作権１９９６年Xilinxに説明される。論理アレイ装置においてシ フトレジスタを設けることも公知である。米国特許第５，２９１，０７９号にお いて、Goettingは図１８Ａで、ＦＰＧＡを構成するために構成メモリビットをＦ ＰＧＡのメモリセルへとシフトさせるためのシフトレジスタ構造を示す。さらに 、Kaplinskyの米国特許第４,９６７,１０７号から、１つ以上の論理エキスパン ダモジュールのための入力信号を与えるライン間の接続を制御するためにシフト レジスタを用いることも公知である。また、Freemanの米国再発行特許第３４， ３６３号によって説明されるように、シフトレジスタを介してルックアップテー ブルのメモリセルをロードすることも公知である。特にFreemanの図５の説明を 参照されたい。 （５） 明細書第６頁第６行と第７行との間に「図１６は、ＦＰＧＡ相互接続 構造を示す。」を挿入する。 （６） 明細書第13頁第７行から第10行までを下記のように補正する。 記 新規なシフトレジスタ論理素子は一般に、各々相互接続構造および論理素子の 一部を含む論理ブロック１０１を有する図１５のＦＰＧＡのようなＦＰＧＡにお いて実現される。図１５のＦＰＧＡについては、Tavana他の出願連続番号第０８ ／６１８,４４５号においてさらに説明される。図１６は米国再発行特許３４， ３６３号に例示される相互接続構造を示す。（９つの論理素子として示される） 複数の構成可能な論理素子が、論理素子と入力／出力パッドとからのリードを含 むリードのアレイと、所望の論理関数を生じるために選択されたリード間に形成 されるプログラマブル相互接続とともに、集積回路チップ上に形成される。 （７） 請求の範囲を別紙のとおり補正する。 （８） 第１０図を別紙のように補正する。 （９） 第１６図を別紙のように追加する。 請求の範囲 １．プログラマブル相互接続構造（図１６、線および斜線）と、 前記相互接続構造によって相互接続される複数の構成可能な論理素子（図１６ 、４０−１から４０−９）とを含むＦＰＧＡ（図１５）であって、 前記構成可能な論理素子（図８）の少なくとも１つがシフトレジスタ（７１４₁ が７７０₂等に入る）およびルックアップテーブル（７１４₁等が２００に入る ）の両方として動作するよう構成可能であることを特徴とする、ＦＰＧＡ。 ２．前記少なくとも１つの前記構成可能な論理素子は、 少なくとも第１メモリセル（７７０₁）および後続のメモリセル（７７０₂）を 含む複数のメモリセル（図９、７７０₁−７７０₄）を含み、複数のメモリセルの 各々がメモリセル入力端子（７３０₁−７３０₄）およびメモリセル出力端子（下 のＱ）を有し、さらに、 第１のメモリセル（７１４₁）のメモリセル出力端子を後続のメモリセルの入 力端子（７３０₂）にプログラム可能に接続するためのシフト手段（９００、Ｐ ＨＩ１、７２０₁−７２０₄、ＰＨＩ２、７０８₁−７０８₄、７１４₁−７１４₄） を含む、請求項１に記載のＦＰＧＡ。 ３．構成可能な論理素子データ入力端子（Ｄｉｎ）と、 構成可能な論理素子データ出力端子（Ｘ）と、 メモリセル出力端子の選択された１つを構成可能な論理素子データ出力端子に 接続するためのマルチプレクサ（２００）と、 構成可能な論理素子データ入力端子（Ｄｉｎ）を少なくとも第１のメモリセル の入力端子（７３０₁）に接続するための入力手段（図９、ＰＨＩ２、７０８₁） とをさらに含む、請求項２に記載のＦＰＧＡ。 ４．前記構成可能な論理素子の前記少なくとも１つにおいてランダムアクセスメ モリを実現するための手段（図１２、ＷＳ、５００、７０７₁−７０７₄）をさら に含む、請求項１に記載のＦＰＧＡ。 ５．構成可能な論理素子データ入力端子（Ｄｉｎ）を複数のメモリセルの選択さ れた１つに選択的に結合するためのデマルチプレクサ（図１２、５００）をさら に含む、請求項３に記載のＦＰＧＡ。 ６．構成可能な論理素子がいつシフトレジスタとして構成されるかを制御するた めの制御論理（図９、９００）をさらに含む、請求項１に記載のＦＰＧＡ。 ７．論理素子がシフトレジスタとして構成されるかどうかを前記制御論理に選択 させるための構成メモリ構造（図９、「Ｓｈｉｆｔ」を供給するメモリセル）を さらに含む、請求項６に記載のＦＰＧＡ。 ８．制御論理は、シフト手段に与えられるべき２つの非重複クロック信号（図７ Ａ、７Ｂ）を発生するための論理を含む、請求項６に記載のＦＰＧＡ。 ９．シフト手段は、 第１のメモリセルから構成可能な論理素子データ入力端子を分離するための第 ２のパストランジスタ（図９、７０８₁）と、 第１のメモリセル（７７０₁の中の箱）のメモリセル出力端子（下のＱ）に選 択的に結合されるインバータ（図９、下の７２０₁）とを含み、インバータはイ ンバータ入力端子およびインバータ出力端子を含み、さらに、 インバータ入力端子から第１のメモリセルのメモリセル出力端子を分離するた めの第３のパストランジスタ（７２０₁）と、 インバータ出力端子から後続のメモリセルのメモリセル入力端子を分離するた めの第４のパストランジスタ（７７０₂の上のトランジスタ７０８₂）とを含む、 請求項６に記載のＦＰＧＡ。 【図１０】 【図１６】

Claims (1)

1. 【特許請求の範囲】 １．プログラマブル相互接続構造と、 複数の論理素子とを含み、前記論理素子の少なくとも１つがシフトレジスタと して構成可能である、ＥＰＧＡ。 ２．前記少なくとも１つの論理素子は、 少なくとも第１のメモリセルと後続のメモリセルとを含む複数のメモリセルを 含み、複数のメモリセルの各々はメモリセル入力端子およびメモリセル出力端子 を有し、さらに、 第１のメモリセルのメモリセル出力端子を後続のメモリセルの入力端子にプロ グラム可能に接続するためのシフト手段を含む、請求項１に記載のＦＰＧＡ。 ３．論理素子データ入力端子と、 論理素子データ出力端子と、 メモリセル出力端子の選択された１つを論理素子データ出力端子に接続するた めのマルチプレクサと、 論理素子データ入力端子を少なくとも第１のメモリセルの入力端子に接続する ための入力手段とをさらに含む、請求項２に記載のＦＰＧＡ。 ４．ＦＰＧＡにおいて、論理素子は、 少なくとも第１のメモリセルと後続のメモリセルとを含む複数のメモリセルを 含み、複数のメモリセルの各々はメモリセル入力端子およびメモリセル出力端子 を有し、さらに、 論理素子データ入力端子と、 論理素子データ出力端子と、 第１のメモリセルのメモリセル出力端子を後続のメモリセルの入力端子にプロ グラム可能に接続するためのシフト手段と、 メモリセル出力端子の選択された１つを論理素子データ出力端子に接続するた めのマルチプレクサと、 論理素子データ入力端子を少なくとも第１のメモリセルの入力端子に接続する ための入力手段とを含む、論理素子。 ５．論理素子データ入力端子を複数のメモリセルの選択された１つに選択的に結 合するためのデマルチプレクサをさらに含む、請求項４に記載の論理素子。 ６．ＦＰＧＡにおいて、論理素子は、 複数のメモリセルを含み、複数のメモリセルの各々はメモリセル入力端子およ びメモリセル出力端子を有し、さらに、 論理素子データ入力端子と、 複数のメモリセルのメモリセル出力端子に選択的に結合される論理素子データ 出力端子と、 論理素子がシフトレジスタとして構成される場合、論理素子データ入力端子を 複数のメモリセルの第１のメモリセルに、第１のメモリセルのメモリセル出力端 子を後続のメモリセルのメモリセル入力端子に選択的に結合する相互接続ネット ワークと、 論理素子がいつシフトレジスタとして構成されるかを制御するための制御論理 とを含む、論理素子。 ７．論理素子がシフトレジスタとして構成されるかどうかを前記制御論理に選択 させるための構成メモリ構造をさらに含む、請求項６に記載の論理素子。 ８．制御論理は、相互接続ネットワークに与えられるべき２つの非重複クロック 信号を発生するための論理を含む、請求項６に記載の論理素子。 ９．複数のメモリセルの選択された１つを論理素子データ出力端子に結合するた めの復号化マルチプレクサをさらに含む、請求項６に記載の論理素子。 １０．論理素子データ入力端子を複数のメモリセルの選択された１つに選択的に 結合するためのデマルチプレクサをさらに含む、請求項６に記載の論理素子。 １１．相互接続ネットワークは、 第１のメモリセルから論理素子データ入力端子を分離するための第２のパスト ランジスタと、 第１のメモリセルのメモリセル出力端子に選択的に結合されるインバータとを 含み、インバータはインバータ入力端子およびインバータ出力端子を含み、さら に、 インバータ入力端子から第１のメモリセルのメモリセル出力端子を分離するた めの第３のパストランジスタと、 インバータ出力端子から後続のメモリセルのメモリセル入力端子を分離するた めの第４のパストランジスタとを含む、請求項６に記載の論理素子。 １２．相互接続ネットワークは、 論理素子データ入力端子を複数のメモリセルの選択された１つに選択的に結合 するためのデマルチプレクサと、 デマルチプレクサから論理素子データ入力端子を分離するための第１のパスト ランジスタとをさらに含む、請求項１１に記載の論理素子。 １３．制御論理は、論理素子がシフトレジスタとして構成される場合に複数のメ モリセル間でデータをいつシフトさせるかを制御するためのユーザクロック端子 をさらに含む、請求項６に記載の論理素子。