CN104681092B

CN104681092B - 基于可编程存储单元的移位寄存器结构

Info

Publication number: CN104681092B
Application number: CN201510076558.2A
Authority: CN
Inventors: 刘彤; 冯盛; 孙中远; 胡凯
Original assignee: Wuxi Zhongwei Yixin Co Ltd
Current assignee: Wuxi Zhongwei Yixin Co Ltd
Priority date: 2015-02-12
Filing date: 2015-02-12
Publication date: 2017-11-10
Anticipated expiration: 2035-02-12
Also published as: CN104681092A

Abstract

本发明涉及一种基于可编程存储单元的移位寄存器结构，其包括移位时钟使能模块以及至少一个用于存储或移位寄存的移位寄存基本结构，移位寄存基本结构包括存储单元、输入控制模块以及时钟使能区域控制模块，时钟使能区域控制模块与移位时钟使能模块的输出端连接，移位时钟使能模块能向时钟使能区域控制模块输入时钟使能控制信号，以使得时钟使能区域控制模块根据时钟使能控制信号产生所需的区域使能移位控制信号。本发明以可编程逻辑单元中的存储单元作为基本单元，能配置成存储单元或移位寄存器，有效地实现了宽时钟周期的移位功能，逻辑可控性强，移位实现灵活。

Description

基于可编程存储单元的移位寄存器结构

技术领域

本发明涉及一种移位寄存器结构，尤其是一种基于可编程存储单元的移位寄存器结构，属于可编程逻辑器件的技术领域。

背景技术

可编程逻辑器件，基于重复配置的存储技术，通过重新下载编程，以完成电路的修改，具有开发周期短，成本低，风险小，便于电子系统维护和升级等优点，因此成为了集成电路芯片的主流。移位寄存器，是可编程逻辑器件逻辑应用中最常见的功能之一，通过移位寄存器，产生需要的延时或延时补偿，用来平衡数据流水线的时序，同样移位寄存器可用于同步FIFO以及内容可寻址存储器等诸多应用。

常见的移位寄存器，可由触发器实现，传统的可编程逻辑单元，触发器数量有限，满足不了用户的设计要求，因此需要设计高效的移位寄存器。本发明设计了一种新型的移位寄存器结构，该结构以可编程逻辑单元中的存储单元作为基本单元，通过对时钟和写使能的控制，对存储资源进行重复利用，完成存储单元的多功能作用，有效地实现了宽时钟周期的移位功能。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种基于可编程存储单元的移位寄存器结构，其以可编程逻辑单元中的存储单元作为基本单元，能配置成存储单元或移位寄存器，有效地实现了宽时钟周期的移位功能，逻辑可控性强，移位实现灵活。

按照本发明提供的技术方案，所述基于可编程存储单元的移位寄存器结构，包括移位时钟使能模块以及至少一个用于存储或移位寄存的移位寄存基本结构，移位寄存基本结构包括存储单元、与所述存储单元输入信号端连接以对存储单元的输入进行选择控制的输入控制模块以及用于提供所述存储单元进行移位所需的区域使能移位控制信号的时钟使能区域控制模块，所述时钟使能区域控制模块与移位时钟使能模块的输出端连接，移位时钟使能模块能向时钟使能区域控制模块输入时钟使能控制信号，以使得时钟使能区域控制模块根据时钟使能控制信号产生所需的区域使能移位控制信号。

所述移位时钟使能模块包括与门AND1，所述与门AND1的输出端分别与或非门NOR1的一输入端以及反相器NOT5的输入端连接，反相器NOT5的输出端与或非门NOR2的一输入端连接，或非门NOR1的输出端与反相器NOT3的输入端连接，反相器NOT3的输出端与反相器NOT4的输入端连接，反相器NOT4的输出端与或非门NOR2的另一输入端连接，或非门NOR2的输出端与反相器NOT1的输入端连接，反相器NOT1的输出端与反相器NOT2的输入端连接，反相器NOT2的输出端与或非门NOR1的另一输入端连接；与门AND1的输入端用于接收时钟信号CLK、移位使能信号GWE以及移位使能控制信号Q_SHIFT，或非门NOR1的输出端输出时钟使能控制信号Y，或非门NOR2的输出端输出时钟使能控制信号YN，且时钟使能控制信号Y与时钟使能控制信号YN为相互不交叠的高电平信号。

所述时钟使能区域控制模块包括时钟使能传输控制模块以及与所述时钟使能传输控制模块连接的使能移位控制信号产生模块；

所述使能移位控制信号产生模块包括用于与时钟使能控制信号Y连接的传输管T1以及用于与时钟使能控制信号YN连接的传输管T2，传输管T1的输出端与下拉MOS管M1的漏极端以及反相器NOT8的输入端连接，下拉MOS管M1的源极端接地，反相器NOT8的输出端与反相器NOT9的输入端连接，反相器NOT9的输出端输出区域使能移位控制信号WE；

传输管T2的的输出端与下拉MOS管M2的漏极端以及反相器NOT10的输入端连接，下拉MOS管M2的源极端接地，反相器NOT10的输出端与反相器NOT11的输入端连接，反相器NOT11的输出端输出区域使能移位控制信号WEN；

时钟使能传输控制模块产生的传输控制信号KEN以及传输控制信号KEN_N分别连接在传输管T1、传输管T2相对应的控制端，下拉MOS管M1的栅极端以及下拉MOS管M2的栅极端均与传输控制信号KEN_N连接，以使得区域使能移位控制信号WE与区域使能移位控制信号WEN间的逻辑始终保持不重叠。

所述时钟使能传输控制模块包括用于连接上端初始值信号gstart的反相器NOT6以及用于连接移位使能控制信号Q_SHIFT、区域控制信号Q_SF32的与门AND2，反相器NOT6的输出端与或非门NOR3的一输入端连接，或非门NOR3的另一输出端与与门AND2的输出端连接，或非门NOR3的输出端产生传输控制信号KEN，或非门NOR3的输出端经反相器NOT7产生传输控制信号KEN_N。

所述存储单元内包含偶数个存储模块，一存储模块的输入端与相邻的另一存储模块的输出端连接，以使得存储单元内所有的存储模块相互串接后级联，且相邻的存储模块分别与区域使能移位控制信号WE以及区域使能移位控制信号WEN连接，以形成区域使能移位控制信号WE与区域使能移位控制信号WEN间隔后与相应的存储模块连接。

所述移位时钟使能模块与多个移位寄存基本结构连接时，相邻移位寄存基本结构内存储单元间通过输入控制模块选择后连接，以能形成多个移位寄存基本结构相互级联的连接形式。

所述存储模块包括反相器NOT12以及反相器NOT13，所述反相器NOT12的输入端与MOS管M6的源极端、MOS管M5的源极端以及反相器NOT13的输出端连接，反相器NOT12的输出端与MOS管M7的源极端、反相器NOT13的输入端、反相器NOT14的输入端以及MOS管M4的源极端连接，MOS管M4的漏极端与MOS管M3的漏极端连接，MOS管M3的源极端接地，MOS管M3的栅极端与MOS管M5的的漏极端连接，且MOS管M3的栅极端与MOS管M5的漏极端相互连接后形成存储输入端SI，反相器NOT14的输出端形成存储输出端ZO，MOS管M5的栅极端以及MOS管M4的栅极端均形成存储移位使能控制端EN。

所述输入控制模块包括二输入选择器。

本发明的优点：基于可编程存储单元的移位寄存器结构，在具有存储功能基本配置的同时，可以根据用户的应用要求，通过配置，实现移位寄存器功能。该架构不占用额外的寄存器单元，实现灵活。

附图说明

图1为本发明的一种具体实施结构示意图。

图2为本发明的结构示意图。

图3为本发明移位时钟使能模块的电路图。

图4为本发明时钟使能区域控制模块的电路图。

图5为本发明存储模块的电路图。

图6为本发明SRAM存储单元的电路图。

附图标记说明：1-移位时钟使能模块、2-时钟使能区域控制模块、3-存储单元以及4-输入控制模块。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图2所示：为了能有效地实现了宽时钟周期的移位功能，提高逻辑可控性，本发明包括移位时钟使能模块1以及至少一个用于存储或移位寄存的移位寄存基本结构，移位寄存基本结构包括存储单元3、与所述存储单元3输入信号端连接以对存储单元3的输入进行选择控制的输入控制模块4以及用于提供所述存储单元3进行移位所需的区域使能移位控制信号的时钟使能区域控制模块2，所述时钟使能区域控制模块2与移位时钟使能模块1的输出端连接，移位时钟使能模块1能向时钟使能区域控制模块2输入时钟使能控制信号，以使得时钟使能区域控制模块2根据时钟使能控制信号产生所需的区域使能移位控制信号。

具体地，存储单元3能够用于存储，存储单元3内的输入由输入控制模块4进行选择后确定，存储单元3内的输入在时钟使能区域控制模块2的区域使能移位控制信号作用下能进行所需周期的移位操作，整个移位寄存的周期可以通过时钟使能区域控制模块2与存储单元3进行配合即可，逻辑可控性强，实现了宽时钟周期的移位。

如图3所示，所述移位时钟使能模块1包括与门AND1，所述与门AND1的输出端分别与或非门NOR1的一输入端以及反相器NOT5的输入端连接，反相器NOT5的输出端与或非门NOR2的一输入端连接，或非门NOR1的输出端与反相器NOT3的输入端连接，反相器NOT3的输出端与反相器NOT4的输入端连接，反相器NOT4的输出端与或非门NOR2的另一输入端连接，或非门NOR2的输出端与反相器NOT1的输入端连接，反相器NOT1的输出端与反相器NOT2的输入端连接，反相器NOT2的输出端与或非门NOR1的另一输入端连接；与门AND1的输入端用于接收时钟信号CLK、移位使能信号GWE以及移位使能控制信号Q_SHIFT，或非门NOR1的输出端输出时钟使能控制信号Y，或非门NOR2的输出端输出时钟使能控制信号YN，且时钟使能控制信号Y与时钟使能控制信号YN为相互不交叠的高电平信号。

本发明实施例中，时钟信号CLK、移位使能信号GWE以及移位使能控制信号Q_SHIFT作为输入，移位使能控制信号Q_SHIFT、移位使能信号GWE可以由存储在静态SRAM中的存储值进行控制确定，当移位使能控制信号Q_SHIFT=1时，表示选通整个移位寄存器结构的移位功能，移位使能信号GWE为写使能信号，在高电平时执行写信号操作。在时钟信号CLK=0时，或非门NOR1输出端的时钟使能控制信号Y为高电平，或非门NOR2输出端的时钟使能控制信号YN为低电平。

如图4所示，所述时钟使能区域控制模块2包括时钟使能传输控制模块以及与所述时钟使能传输控制模块连接的使能移位控制信号产生模块；

本发明实施例中，传输管T1以及传输管T2均可以采用MOS管，传输控制信K号EN、传输控制信号KEN_N分别与MOS管的栅极端、源极端连接，以能实现对传输管的传输开关。上电初始值信号gstart由集成电路在初始上电后得到，区域控制信号Q_SF32以及移位使能控制信号Q_SHIFT均由预先存储于静态SRAM中的存储值进行控制确定，具体为本技术领域人员所熟知，此处不再一一赘述。对于时钟使能传输控制模块，当区域控制信号Q_SF32与移位使能控制信号Q_SHIFT中有一个为零时，区域使能移位控制信号WE、区域使能移位控制信号WEN均为0，此时不执行移位操作。

如图5和图6所示，所述存储单元3内包含偶数个存储模块，一存储模块的输入端与相邻的另一存储模块的输出端连接，以使得存储单元3内所有的存储模块相互串接后级联，且相邻的存储模块分别与区域使能移位控制信号WE以及区域使能移位控制信号WEN连接，以形成区域使能移位控制信号WE与区域使能移位控制信号WEN间隔后与相应的存储模块连接。

本发明实施例中，MOS管M6、反相器NOT12、反相器NOT13以及MOS管M7形成双稳态结构的静态SRAM，传输控制信号由时钟使能区域控制模块2的时钟使能传输控制模块输出。双稳态结构的静态SRAM具有写“0”容易，写“1”难的特点，因此，当存储输入端SI输入信号为“0”时，通过MOS管M5直接写入，当存储输入端SI输入信号为“1”时，通过MOS管M3、MOS管M4以及MOS管M5从反相器NOT13的双端写入，并存储在SRAM中。此外，MOS管M6的栅极端以及MOS管M7的栅极端均与字线WL连接，MOS管M6的漏极端与位线BL连接，MOS管M7的漏极端与位线BLN连接，位线BL、位线BLN以及字线WL作为存储模块的存储功能控制端，在需要对存储单元进行存储控制时，通过加载相应的控制信号即能够实现相应的存储功能。

在存储单元3内，一个存储模块的存储输出端ZO与相邻的另一个存储模块的存储输入端SI端连接，存储单元3内所有的存储模块均通过所述连接后形成一体。存储单元3内，一个存储模块的存储移位使能控制端EN与区域使能移位控制信号WE连接，相邻的存储模块的存储移位使能控制端EN与区域使能移位控制信号WEN连接，即存储单元3内区域使能移位控制信号WE与区域使能移位控制信号WEN呈间隔分布。由于在移位操作时，区域使能移位控制信号WE与区域使能移位控制信号WEN始终保持不重叠的逻辑，即当WEN=1时，一存储模块的存储输入端SI能写入信号，此时，WE=0，相邻的存储模块的处于保持状态，不能写入数据。而当WEN=0时，上述通过存储输入端SI写入信号的存储模块处于保持状态，而WE=1时，上述通过存储输入端SI写入的信号能写入之前处于保持状态的存储模块中，即相邻的两个存储模块能作为一个移位寄存单元。在具体实施时，存储单元3内可以根据需要设置移位寄存单元的数量，从而实现所需的时钟周期的移位操作，如在存储单元3内设置64个存储模块可以实现32个时钟周期的移位操作，而在存储单元3内设置256个存储模块则可以实现128个时钟周期的移位操作。

如图1所示，所述移位时钟使能模块1与多个移位寄存基本结构连接时，相邻移位寄存基本结构内存储单元3间通过输入控制模块4选择后连接，以能形成多个移位寄存基本结构相互级联的连接形式。

本发明实施例中，以移位时钟使能模块1与四个移位寄存基本结构连接，四个移位寄存基本结构分别为移位寄存基本结构A、移位寄存基本结构B、移位寄存基本结构C以及移位寄存基本结构D，相邻的移位寄存基本结构间通过输入控制模块4进行连接并隔开，图1中，移位寄存基本结构D与移位寄存基本结构C间通过输入控制模块4连接，即移位寄存基本结构D的输出端与输入控制模块4的输入端连接，输入控制模块4的输出端与移位寄存基本结构C的一输入端连接。类似地，移位寄存基本结构C与移位寄存基本结构B间通过输入控制模块连接，移位寄存基本结构B与移位寄存基本结构A之间也通过输入控制模块4连接并隔开。

在具体实施时，输入控制模块4包括二输入选择器。移位寄存基本结构A、移位寄存基本结构B、移位寄存基本结构C以及移位寄存基本结构D内存储单元3均包含64个存储模块，与移位寄存基本结构D连接的输入控制模块4的一输入信号为初始信号SI_D，另一输入信号为级联进位信号DIN，与移位寄存基本结构C连接的输入控制模块4的一输入信号为初始信号SI_C，另一输入信号为移位寄存基本结构D的最后一级输出D<64>，与移位寄存基本结构B连接的输入控制模块4的一输入信号为初始信号SI_B，另一输入信号为移位寄存基本结构C的最后一级输出C<64>，与移位寄存基本结构A连接的输入控制模块4的一输入信号为初始信号SI_A，另一输入信号为移位寄存基本结构C的最后一级输出B<64>。二输入选择器的旋转控制信号可以由可编程存储单元中常用配置，即静态SRAM中的存储值进行控制确定。

具体地，将移位寄存基本结构D作为第一存储区域，移位寄存基本结构D中第一个存储模块的存储移位使能控制端EN连接的信号为区域使能移位控制信号WEN_D，第一个存储模块的存储输出端ZO接入到第二个存储模块的存储输入端SI，第二个存储模块的存储移位使能控制端EN连接的信号为区域使能移位控制信号WE_D，在进行移位操作时，区域使能移位控制信号WEN_D与区域使能移位控制信号WE_D始终保持不重叠的逻辑1，即当区域使能移位控制信号WEN_D=1，第一个存储模块能将初始信号SI_D写入，此时区域使能移位控制信号WE_D=0，第二个存储模块处于保持状态；当区域使能移位控制信号WEN_D=0，第一个存储模块处于保持状态，不能写入数据，此时区域使能移位控制信号WE_D=1，第二个存储模块把第一个存储模块的值写入至第二个存储模块。

当时钟信号CLK=0时，区域使能移位控制信号WEN_D=1，当时钟信号CLK=1时，区域使能移位控制信号WE_D=1，因此两个存储模块作为一组，可以完成1个时钟周期的移位操作，即形成一个移位寄存单元。一个移位寄存基本结构的存储单元3内包含64个存储模块，以此类推第一个存储模块，第三个存储模块，第五个存储模块…第六十三个存储模块相对应的存储移位使能控制端EN连接区域使能移位控制信号WEN_D，第二个存储模块，第四个存储模块…第六十四个存储模块相对应的存储移位使能控制端EN连接区域使能移位控制信号WE_D。移位寄存基本结构A、移位寄存基本结构B以及移位寄存基本结构C内存储单元3内存储移位使能控制端EN的连接情况与移位寄存基本结构D相似，不再一一赘述。

移位寄存基本结构C，移位寄存基本结构B和移位寄存基本结构A的初始输入信号由二输入选择器进行控制。当二输入选择器选择输入端口1信号输入时，则移位寄存基本结构D，移位寄存基本结构C，移位寄存基本结构B和移位寄存基本结构A的输入初始值分别为SI_D，SI_C，SI_B和SI_A，四个移位寄存基本结构构成了四个独立的最大能实现32个时钟周期的移位操作。当移位寄存基本结构D和移位寄存基本结构C之间的二输入选择器选择输入端口2信号输入时，则移位寄存基本结构C的初始值为D<64>，则移位寄存基本结构D和移位寄存基本结构C级联成一个最大能实现64位时钟周期的移位操作，同理移位寄存基本结构D，移位寄存基本结构C，移位寄存基本结构B和移位寄存基本结构A的输入初始值分别选择D<64>，C<64>和B<64>，四个移位寄存基本结构首尾级联，最大实现一个128个时钟周期的移位操作，输入初始值为初始信号SI_D，因此，所述基于可编程存储单元的移位寄存器结构的存储单元能实现0~128位时钟周期内任意整数个时钟周期的移位操作。二输入选择器的选择控制信号为静态SRAM值，由用户进行配置。当移位寄存基本结构D的二输入选择器选择级联进位信号DIN输入时，级联成更大时钟周期的移位操作。

此外，对于每个移位寄存基本结构均有一个时钟使能区域控制模块2，每个移位寄存基本结构内的时钟使能区域控制模块2的区域控制信号Q_SF32不相通，分别为Q_SF32_D，Q_SF32_C，Q_SF32_B，Q_SF32_A，以用于单独控制该移位寄存基本结构是否执行移位操作，因此对应的使能输出信号分别为WE_D，WEN_D，WE_C，WEN_C，WE_B，WEN_B，WE_A，WEN_A。

本发明的基于可编程存储单元的移位寄存器结构，在原具有存储配置功能的存储单元基础上，根据用户的应用要求，通过配置，实现不同时钟周期的移位寄存器功能。该架构不占用额外的寄存器单元，实现简便，灵活。

Claims

1.一种基于可编程存储单元的移位寄存器结构，其特征是：包括移位时钟使能模块（1）以及至少一个用于存储或移位寄存的移位寄存基本结构，移位寄存基本结构包括存储单元（3）、与所述存储单元（3）输入信号端连接以对存储单元（3）的输入进行选择控制的输入控制模块（4）以及用于提供所述存储单元（3）进行移位所需的区域使能移位控制信号的时钟使能区域控制模块（2），所述时钟使能区域控制模块（2）与移位时钟使能模块（1）的输出端连接，移位时钟使能模块（1）能向时钟使能区域控制模块（2）输入时钟使能控制信号，以使得时钟使能区域控制模块（2）根据时钟使能控制信号产生所需的区域使能移位控制信号；

所述移位时钟使能模块（1）包括与门AND1，所述与门AND1的输出端分别与或非门NOR1的一输入端以及反相器NOT5的输入端连接，反相器NOT5的输出端与或非门NOR2的一输入端连接，或非门NOR1的输出端与反相器NOT3的输入端连接，反相器NOT3的输出端与反相器NOT4的输入端连接，反相器NOT4的输出端与或非门NOR2的另一输入端连接，或非门NOR2的输出端与反相器NOT1的输入端连接，反相器NOT1的输出端与反相器NOT2的输入端连接，反相器NOT2的输出端与或非门NOR1的另一输入端连接；与门AND1的输入端用于接收时钟信号CLK、移位使能信号GWE以及移位使能控制信号Q_SHIFT，或非门NOR1的输出端输出时钟使能控制信号Y，或非门NOR2的输出端输出时钟使能控制信号YN，且时钟使能控制信号Y与时钟使能控制信号YN为相互不交叠的高电平信号；

所述时钟使能区域控制模块（2）包括时钟使能传输控制模块以及与所述时钟使能传输控制模块连接的使能移位控制信号产生模块；

2.根据权利要求1所述的基于可编程存储单元的移位寄存器结构，其特征是：所述时钟使能传输控制模块包括用于连接上端初始值信号gstart的反相器NOT6以及用于连接移位使能控制信号Q_SHIFT、区域控制信号Q_SF32的与门AND2，反相器NOT6的输出端与或非门NOR3的一输入端连接，或非门NOR3的另一输出端与与门AND2的输出端连接，或非门NOR3的输出端产生传输控制信号KEN，或非门NOR3的输出端经反相器NOT7产生传输控制信号KEN_N。

3.根据权利要求1所述的基于可编程存储单元的移位寄存器结构，其特征是：所述存储单元（3）内包含偶数个存储模块，一存储模块的输入端与相邻的另一存储模块的输出端连接，以使得存储单元（3）内所有的存储模块相互串接后级联，且相邻的存储模块分别与区域使能移位控制信号WE以及区域使能移位控制信号WEN连接，以形成区域使能移位控制信号WE与区域使能移位控制信号WEN间隔后与相应的存储模块连接。

4.根据权利要求3所述的基于可编程存储单元的移位寄存器结构，其特征是：所述存储模块包括反相器NOT12以及反相器NOT13，所述反相器NOT12的输入端与MOS管M6的源极端、MOS管M5的源极端以及反相器NOT13的输出端连接，反相器NOT12的输出端与MOS管M7的源极端、反相器NOT13的输入端、反相器NOT14的输入端以及MOS管M4的源极端连接，MOS管M4的漏极端与MOS管M3的漏极端连接，MOS管M3的源极端接地，MOS管M3的栅极端与MOS管M5的的漏极端连接，且MOS管M3的栅极端与MOS管M5的漏极端相互连接后形成存储输入端SI，反相器NOT14的输出端形成存储输出端ZO，MOS管M5的栅极端以及MOS管M4的栅极端均形成存储移位使能控制端EN。