CN111681689B - 存储电路、驱动芯片和显示装置 - Google Patents

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Abstract

本发明的实施例提供了一种存储电路、驱动芯片和显示装置。存储电路包括存储模块和使能模块，使能模块包括控制单元和使能单元，控制单元与使能单元电连接，使能单元与存储模块电连接。存储模块包括多个闲置存储模块，闲置存储模块为不需要使用的存储模块。控制单元获取第一时钟信号和第二时钟信号。与闲置存储模块对应的控制单元依据第一时钟信号和第二时钟信号译码出闲置触发信号，并将闲置触发信号提供至对应的使能单元。与多个闲置存储模块对应的多个使能单元依据闲置触发信号同时向多个闲置存储模块发送使能信号。多个闲置存储模块依据使能信号同时获取闲置数据。其能够不需要额外增加跳线，就能解决多分辨率跳过中间不用的存储模块的问题。

Description

存储电路、驱动芯片和显示装置
技术领域
本发明涉及数字视频处理技术领域，具体而言，涉及一种存储电路、驱动芯片和显示装置。
背景技术
在目前的驱动芯片产品中，驱动芯片需要兼容的分辨率非常多。驱动芯片是按照行扫描的方式去对屏上的电容进行充电的，所以内部需要有一个串转并的存储电路。
存储电路的容量是按照最大分辨率来设计的，如果分辨率比最大分辨率小，则会选择存储电路中部分存储单元存储数据，目前主流芯片都是选择两边的存储单元。对于大数据那一边，中间的存储单元不用，需要跳过去。为了实现该功能，一般都是采用跳线的方式，通过跳线控制存储单元的时钟或者使能信号来完成。如果分辨率比较多，跳线的方法会让电路实现复杂化，而且在功能验证时增加额外的负担。
发明内容
本发明的目的包括，例如，提供了一种存储电路、驱动芯片和显示装置，其能够不需要额外增加跳线，就能解决多分辨率跳过中间不用的存储模块的问题。
本发明的实施例可以这样实现：
第一方面，本发明实施例提供一种存储电路，包括存储模块和使能模块，所述使能模块包括控制单元和使能单元，所述控制单元与所述使能单元电连接，所述使能单元与存储模块电连接；
所述存储模块包括多个闲置存储模块，所述闲置存储模块为不需要使用的存储模块；
所述控制单元用于获取第一时钟信号和第二时钟信号；
与所述多个闲置存储模块对应的多个控制单元用于依据所述第一时钟信号和所述第二时钟信号译码出闲置触发信号，并将所述闲置触发信号提供至对应的使能单元；
与所述多个闲置存储模块对应的多个使能单元用于依据所述闲置触发信号同时向所述多个闲置存储模块发送使能信号；
所述多个闲置存储模块用于依据所述使能信号同时获取闲置数据。
在可选的实施方式中，所述存储模块还包括多个使用存储模块，所述使用存储模块为需要使用的存储模块；
所述控制单元还用于获取使能触发信号；
与所述多个使用存储模块对应的多个控制单元用于将所述使能触发信号发送至对应的使能单元；
所述使能单元用于获取所述第二时钟信号；
与所述多个使用存储模块对应的多个使能单元用于依据所述使能触发信号和所述第二时钟信号依次向所述多个使用存储模块发送使能信号；
所述多个使用存储模块用于依据所述使能信号依次对正常数据进行存储。
在可选的实施方式中，与所述多个闲置存储模块对应的多个控制单元用于在所述第一时钟信号和所述第二时钟信号同时出现上升沿时刻开始，至所述第一时钟信号和所述第二时钟信号中后出现下降沿时刻结束的时间段，产生所述闲置触发信号。
在可选的实施方式中，所述存储模块为寄存器和锁存器中的一种。
在可选的实施方式中，所述使能单元为锁存器。
在可选的实施方式中，所述控制单元为组合逻辑模块。
第二方面，本发明实施例提供一种驱动芯片，包括存储电路，所述存储电路包括存储模块和使能模块，所述使能模块包括控制单元和使能单元，所述控制单元与所述使能单元电连接，所述使能单元与存储模块电连接；
所述存储模块包括多个闲置存储模块，所述闲置存储模块为不需要使用的存储模块；
所述控制单元用于获取第一时钟信号和第二时钟信号；
与所述多个闲置存储模块对应的多个控制单元用于依据所述第一时钟信号和所述第二时钟信号译码出闲置触发信号，并将所述闲置触发信号提供至对应的使能单元；
与所述多个闲置存储模块对应的多个使能单元用于依据所述闲置触发信号同时向所述多个闲置存储模块发送使能信号；
所述多个闲置存储模块用于依据所述使能信号同时获取闲置数据。
在可选的实施方式中，所述存储模块还包括多个使用存储模块，所述使用存储模块为需要使用的存储模块；
所述控制单元还用于获取使能触发信号；
与所述多个使用存储模块对应的多个控制单元用于将所述使能触发信号发送至对应的使能单元；
所述使能单元用于获取所述第二时钟信号；
与所述多个使用存储模块对应的多个使能单元用于依据所述使能触发信号和所述第二时钟信号依次向所述多个使用存储模块发送使能信号；
所述多个使用存储模块用于依据所述使能信号依次对正常数据进行存储。
在可选的实施方式中，与所述闲置存储模块对应的控制单元用于在所述第一时钟信号和所述第二时钟信号同时出现上升沿时刻开始，至所述第一时钟信号和所述第二时钟信号中后出现下降沿时刻结束的时间段，产生所述闲置触发信号。
第三方面，本发明实施例提供一种显示装置，包括前述实施方式任意一项所述的驱动芯片。
本发明实施例的有益效果包括，例如：存储电路包括存储模块和使能模块，使能模块包括控制单元和使能单元，控制单元与使能单元电连接，使能单元与存储模块电连接。存储模块包括多个闲置存储模块，闲置存储模块为不需要使用的存储模块。控制单元用于获取第一时钟信号和第二时钟信号。与多个闲置存储模块对应的多个控制单元用于依据第一时钟信号和第二时钟信号译码出闲置触发信号，并将闲置触发信号提供至对应的使能单元。与多个闲置存储模块对应的多个使能单元用于依据闲置触发信号同时向多个闲置存储模块发送使能信号。多个闲置存储模块用于依据使能信号同时获取闲置数据。可见，通过控制时序就能解决多分辨率跳过中间不用存储模块的问题，相比跳线的方法，不需要额外增加连线。本申请的存储电路更加简单、重用性高，而且对版图布局无影响。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为现有技术的一种存储电路的电路示意图；
图2为现有技术的另一种存储电路的电路示意图；
图3为本发明实施例提供的一种存储电路的电路示意图；
图4为本发明实施例提供的一种存储电路的跳过存储模块的波形示意图；
图5为本发明实施例提供的一种显示装置的结构框图。
图标：1-显示装置；10-驱动芯片；100-存储电路；110-存储模块；120-使能模块；121-控制单元；122-使能单元；20-显示屏。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
请参考图1，为现有技术的存储电路100a的电路示意图。现有技术的存储电路100a包括多个存储模块110a和多个使能单元122a，多个存储模块110a与多个使能单元122a一一对应电连接，多个使能单元122a依次电连接。
在本实施例中，存储模块110a根据对应的使能单元122a产生的使能信号，抓取数据总线din上的显示数据。其中，数据总线din上的显示数据可以包括灰度值大小。
多个使能单元122a依次交替接收第一时钟信号和第二时钟信号，且多个使能单元122a中的初始使能单元接收使能触发信号和第一时钟信号，初始使能单元依据使能触发信号和第一时钟信号产生使能信号，并将使能信号传输至对应的存储模块110a和下一个相邻的使能单元122a。其中，初始使能单元为排序在最前端位置的使能单元122a。例如，若多个使能单元122a包括第一使能单元、第二使能单元、第三使能单元和第四使能单元，第一使能单元、第二使能单元、第三使能单元和第四使能单元依次电连接，第一使能单元排序在最前端位置，第四使能单元排序在末端位置。第一使能单元接收使能触发信号和第一时钟信号，第二使能单元接收第一使能单元产生的使能信号和第二时钟信号，第三使能单元接收第二使能单元产生的使能信号和第一时钟信号，第四使能单元接收第三使能单元产生的使能信号和第二时钟信号。
其中，使能触发信号为单脉冲(pulse)信号，在第一时钟信号和第二时钟信号的控制下，依次向后移动，产生单脉冲的使能信号。第一时钟信号的高电平与第二时钟信号的低电平对应，第一时钟信号的低电平与第二时钟信号的高电平对应；即第一时钟信号出现高电平时刻，第二时钟信号为低电平，第一时钟信号出现低电平时刻，第二时钟信号为高电平。
当实际分辨率小于存储电路100a容量对应的最大分辨率时，需要跳过存储电路100a中一部分不用的存储模块110a。如图2所示，为采用跳线绕过不用的存储模块110a的存储电路100a的电路示意图。存储电路100a中需要增加一个2选1电路，2选1电路的第一输入端接收使能触发信号，2选1电路的第二输入端与排序在末端的不用的存储模块110a对应的使能单元122a电连接，2选1电路的输出端与要用的存储模块110a对应的使能单元122a电连接。
当需要跳过存储电路100a中一部分不用的存储模块110a时，2选1电路的第一输入端与2选1电路的输出端导通，2选1电路将使能触发信号发送至要用的存储模块110a对应的使能单元122a。当不需要跳过存储电路100a中一部分不用的存储模块110a时，2选1电路的第二输入端与2选1电路的输出端导通，2选1电路将排序在末端的不用的存储模块110a对应的使能单元122a产生的使能信号发送至要用的存储模块110a对应的使能单元122a。
现有技术的方法在分辨率比较少时，实现简单，但是当分辨率比较多时，会增加比较多的长走线，而且会在规整的存储模块110a和使能单元122a电路中加入2选1电路，会给版图设计带来很大的复杂度。
为了解决上述问题，如图3所示，本申请提供一种存储电路100，该存储电路100包括存储模块110和使能模块120，使能模块120包括控制单元121和使能单元122，控制单元121与使能单元122电连接，使能单元122与存储模块110电连接；存储模块110包括多个闲置存储模块，闲置存储模块为不需要使用的存储模块110。
在本实施例中，控制单元121用于获取第一时钟信号和第二时钟信号；与多个闲置存储模块对应的多个控制单元121用于依据第一时钟信号和第二时钟信号译码出闲置触发信号，并将闲置触发信号提供至对应的使能单元122；与多个闲置存储模块对应的多个使能单元122用于依据闲置触发信号同时向多个闲置存储模块发送使能信号；多个闲置存储模块用于依据使能信号同时获取闲置数据。
在本实施例中，存储模块110还包括多个使用存储模块，使用存储模块为需要使用的存储模块110；控制单元121还用于获取使能触发信号；与多个使用存储模块对应的多个控制单元121用于将使能触发信号发送至对应的使能单元122；使能单元122用于获取第二时钟信号；与多个使用存储模块对应的多个使能单元122用于依据使能触发信号和第二时钟信号依次向多个使用存储模块发送使能信号；多个使用存储模块用于依据使能信号依次获取正常数据。
可以理解，根据存储模块110获取数据总线din上的显示数据的方式，可以判定该存储模块110是闲置存储模块还是使用存储模块。即若多个存储模块110同时获取数据总线din上的显示数据，可以判断同时获取数据总线din上显示数据的多个存储模块110为闲置存储模块，且闲置存储模块同时获取数据总线din上的显示数据被认定为闲置数据；若多个存储模块110依次获取数据总线din上的显示数据，可以判断依次获取数据总线din上显示数据的多个存储模块110为使用存储模块，且使用存储模块依次获取数据总线din上的显示数据被认定为正常数据。也就是说，闲置数据和正常数据均为数据总线din上的显示数据，只是被闲置存储模块获取的数据总线din上的显示数据，会被认定为闲置数据，并不会被使用，而是被舍弃。被使用存储模块获取的数据总线din上的显示数据，会被认定为正常数据，并被使用。
其中，由于每个使能单元122均接收第二时钟信号，与多个闲置存储模块对应的多个使能单元122依据闲置触发信号和第二时钟信号产生使能信号。可以理解，与多个闲置存储模块对应的多个使能单元122在接收到闲置触发信号的同时，接收的第二时钟信号为高电平，与多个闲置存储模块对应的多个使能单元122则会产生使能信号。同理，与多个使用存储模块对应的多个使能单元122在接收到使能触发信号的同时，接收的第二时钟信号为高电平，与多个使用存储模块对应的多个使能单元122会产生使能信号。
与多个使用存储模块对应的多个使能单元122产生的使能信号和与多个闲置存储模块对应的多个使能单元122产生的使能信号均为脉冲信号，闲置存储模块和使用存储模块在接收到使能信号时，会抓取数据总线din上的显示数据。
在本实施例中，闲置触发信号产生的原理可以为：与多个闲置存储模块对应的多个控制单元121用于在第一时钟信号和第二时钟信号同时出现上升沿时刻开始，至第一时钟信号和第二时钟信号中后出现下降沿时刻结束的时间段，产生闲置触发信号。
可以理解，由于第一时钟信号的高低电平与第二时钟信号的高低电平是错开的，与多个闲置存储模块对应的多个控制单元121会先将第一时钟信号和第二时钟信号同时拉高，以便在第一时钟信号和第二时钟信号同时出现上升沿时刻开始，至第一时钟信号和第二时钟信号中后出现下降沿时刻结束的时间段，产生闲置触发信号。
如图4所示，为本申请实施例提供的一种存储电路100的波形示意图。图4中的en_shift为使能触发信号，clk_odd为第一时钟信号，clk_even为第二时钟信号，bypassregion为跳过存储模块110的时间段的波形区，normal region为不用跳过存储模块110的时间段的波形区。在bypass region波形区的初始时刻，第一时钟信号和第二时钟信号同时出现上升沿，在bypass region波形区的结束时刻，第一时钟信号出现下降沿，且在bypassregion波形区的结束时刻之前，第二时钟信号已出现了下降沿。故在bypass region波形区第一时钟信号和第二时钟信号会产生闲置触发信号，且使能触发信号不被使用。在normalregion波形区，使能触发信号被使用，而第一时钟信号和第二时钟信号不会再产生闲置触发信号，且第一时钟信号和第二时钟信号恢复成高低电平交替状态，使能触发信号在第一时钟信号和第二时钟信号的交替触发下，依次传输至与使用存储模块对应的使能单元122，与使用存储模块对应的使能单元122则依次产生使能信号。
在本实施例中，存储模块110可以采用寄存器或锁存器，优选地，存储模块110采用锁存器，可以节省面积。使能单元122可以为锁存器。控制单元为组合逻辑模块，即控制单元由与门、非门和或门组成。其中，存储模块110采用锁存器的个数根据显示数据位宽定义。
如图5所示，为本发明实施例提供的显示装置1的一种可实施的结构框图，显示装置1包括驱动芯片10，驱动芯片10包括存储电路100。即存储电路100集成在驱动芯片10上，驱动芯片10可按照行扫描的方式对显示装置1的显示屏20上的电容进行充电；存储电路100可以用于存储显示屏20的灰度值大小。
其中，显示装置1可以为带有显示屏20的电子设备，例如，手机、平板电脑以及计算机等。
综上所述，本发明实施例提供了一种存储电路、驱动芯片和显示装置，存储电路包括存储模块和使能模块，使能模块包括控制单元和使能单元，控制单元与使能单元电连接，使能单元与存储模块电连接。存储模块包括多个闲置存储模块，闲置存储模块为不需要使用的存储模块。控制单元用于获取第一时钟信号和第二时钟信号。与多个闲置存储模块对应的多个控制单元用于依据第一时钟信号和第二时钟信号译码出闲置触发信号，并将闲置触发信号提供至对应的使能单元。与多个闲置存储模块对应的多个使能单元用于依据闲置触发信号同时向多个闲置存储模块发送使能信号。多个闲置存储模块用于依据使能信号同时获取闲置数据。可见，通过控制时序就能解决多分辨率跳过中间不用存储模块的问题，相比跳线的方法，不需要额外增加连线。本申请的存储电路更加简单、重用性高，而且对版图布局无影响。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (8)

1.一种存储电路，其特征在于，包括存储模块和使能模块，所述使能模块包括控制单元和使能单元，所述控制单元与所述使能单元电连接，所述使能单元与所述存储模块电连接；
所述存储模块包括多个闲置存储模块，所述闲置存储模块为不需要使用的存储模块；
所述控制单元用于获取第一时钟信号和第二时钟信号；
与所述多个闲置存储模块对应的多个控制单元用于依据所述第一时钟信号和所述第二时钟信号译码出闲置触发信号，并将所述闲置触发信号提供至对应的使能单元；
与所述多个闲置存储模块对应的多个使能单元用于依据所述闲置触发信号同时向所述多个闲置存储模块发送使能信号；
所述多个闲置存储模块用于依据所述使能信号同时获取闲置数据；
与所述多个闲置存储模块对应的多个控制单元用于在所述第一时钟信号和所述第二时钟信号同时出现上升沿时刻开始，至所述第一时钟信号和所述第二时钟信号中后出现下降沿时刻结束的时间段，产生所述闲置触发信号。
2.如权利要求1所述的存储电路，其特征在于，所述存储模块还包括多个使用存储模块，所述使用存储模块为需要使用的存储模块；
所述控制单元还用于获取使能触发信号；
与所述多个使用存储模块对应的多个控制单元用于将所述使能触发信号发送至对应的使能单元；
所述使能单元用于获取所述第二时钟信号；
与所述多个使用存储模块对应的多个使能单元用于依据所述使能触发信号和所述第二时钟信号依次向所述多个使用存储模块发送使能信号；
所述多个使用存储模块用于依据所述使能信号依次获取正常数据。
3.如权利要求1所述的存储电路，其特征在于，所述存储模块为寄存器和锁存器中的一种。
4.如权利要求1所述的存储电路，其特征在于，所述使能单元为锁存器。
5.如权利要求1所述的存储电路，其特征在于，所述控制单元为组合逻辑模块。
6.一种驱动芯片，其特征在于，包括存储电路，所述存储电路包括存储模块和使能模块，所述使能模块包括控制单元和使能单元，所述控制单元与所述使能单元电连接，所述使能单元与存储模块电连接；
所述存储模块包括多个闲置存储模块，所述闲置存储模块为不需要使用的存储模块；
所述控制单元用于获取第一时钟信号和第二时钟信号；
与所述多个闲置存储模块对应的多个控制单元用于依据所述第一时钟信号和所述第二时钟信号译码出闲置触发信号，并将所述闲置触发信号提供至对应的使能单元；
与所述多个闲置存储模块对应的多个使能单元用于依据所述闲置触发信号同时向所述多个闲置存储模块发送使能信号；
所述多个闲置存储模块用于依据所述使能信号同时获取闲置数据；
与所述多个闲置存储模块对应的多个控制单元用于在所述第一时钟信号和所述第二时钟信号同时出现上升沿时刻开始，至所述第一时钟信号和所述第二时钟信号中后出现下降沿时刻结束的时间段，产生所述闲置触发信号。
7.如权利要求6所述的驱动芯片，其特征在于，所述存储模块还包括多个使用存储模块，所述使用存储模块为需要使用的存储模块；
所述控制单元还用于获取使能触发信号；
与所述多个使用存储模块对应的多个控制单元用于将所述使能触发信号发送至对应的使能单元；
所述使能单元用于获取所述第二时钟信号；
与所述多个使用存储模块对应的多个使能单元用于依据所述使能触发信号和所述第二时钟信号依次向所述多个使用存储模块发送使能信号；
所述多个使用存储模块用于依据所述使能信号依次获取正常数据。
8.一种显示装置，其特征在于，包括权利要求6-7任意一项所述的驱动芯片。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101000759A (zh) * 2006-01-11 2007-07-18 统宝光电股份有限公司 显示面板双分辨率控制系统
CN203012699U (zh) * 2012-02-15 2013-06-19 上海智显光电科技有限公司 基于跳线调节显示分辨率的显示控制装置
CN103597818A (zh) * 2011-06-10 2014-02-19 辉达公司 用于动态配置显示设备中的串行数据链路的系统和方法
CN103617775A (zh) * 2013-10-28 2014-03-05 北京大学深圳研究生院 移位寄存器单元、栅极驱动电路及显示器
WO2016011684A1 (zh) * 2014-07-24 2016-01-28 深圳市华星光电技术有限公司 液晶显示器显示驱动电路及其显示驱动方法
CN105843567A (zh) * 2015-01-30 2016-08-10 三星电子株式会社 用于减小显示噪声的显示控制器和包括显示控制器的系统
CN106448522A (zh) * 2016-10-20 2017-02-22 京东方科技集团股份有限公司 检测电路、栅极驱动电路及显示面板
CN107256692A (zh) * 2017-08-11 2017-10-17 京东方科技集团股份有限公司 分辨率更新装置、移位寄存器、柔性显示面板、显示设备
CN109979386A (zh) * 2019-05-10 2019-07-05 芯颖科技有限公司 显示面板的驱动方法及装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100636929B1 (ko) * 2004-11-15 2006-10-19 주식회사 하이닉스반도체 메모리 장치의 데이터 출력 회로
KR20100077736A (ko) * 2008-12-29 2010-07-08 주식회사 동부하이텍 평판 표시 소자의 확산 스펙트럼 클럭킹 인터페이스 장치
CN105095122B (zh) * 2014-04-17 2018-03-27 华为技术有限公司 控制内存芯片的方法、芯片控制器和内存控制器
CN104299589B (zh) * 2014-10-29 2016-05-25 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、驱动方法及显示装置
CN104681092B (zh) * 2015-02-12 2017-11-10 无锡中微亿芯有限公司 基于可编程存储单元的移位寄存器结构
TWI566256B (zh) * 2015-05-06 2017-01-11 瑞昱半導體股份有限公司 記憶體系統及其記憶體實體介面電路
CN106023947B (zh) * 2016-08-09 2018-09-07 京东方科技集团股份有限公司 移位寄存器单元及驱动方法、栅极驱动电路、显示装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101000759A (zh) * 2006-01-11 2007-07-18 统宝光电股份有限公司 显示面板双分辨率控制系统
CN103597818A (zh) * 2011-06-10 2014-02-19 辉达公司 用于动态配置显示设备中的串行数据链路的系统和方法
CN203012699U (zh) * 2012-02-15 2013-06-19 上海智显光电科技有限公司 基于跳线调节显示分辨率的显示控制装置
CN103617775A (zh) * 2013-10-28 2014-03-05 北京大学深圳研究生院 移位寄存器单元、栅极驱动电路及显示器
WO2016011684A1 (zh) * 2014-07-24 2016-01-28 深圳市华星光电技术有限公司 液晶显示器显示驱动电路及其显示驱动方法
CN105843567A (zh) * 2015-01-30 2016-08-10 三星电子株式会社 用于减小显示噪声的显示控制器和包括显示控制器的系统
CN106448522A (zh) * 2016-10-20 2017-02-22 京东方科技集团股份有限公司 检测电路、栅极驱动电路及显示面板
CN107256692A (zh) * 2017-08-11 2017-10-17 京东方科技集团股份有限公司 分辨率更新装置、移位寄存器、柔性显示面板、显示设备
CN109979386A (zh) * 2019-05-10 2019-07-05 芯颖科技有限公司 显示面板的驱动方法及装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A Low-Cost Slice Interleaving DSC Decoder Architecture for Real-Time 8K Video Decoding;Shifu Wu;《 2018 IEEE 61st International Midwest Symposium on Circuits and Systems 》;20190124;364-367 *

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