CN110289032B - 一种快速配置fpga的配置存储器的电路 - Google Patents

Abstract

一种配置FPGA的配置存储器的电路。在实施例中，电路包括：配置控制模块，在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据；串行化模块，在第二时钟信号的控制下把多个并行信号转换成串行信号；去串行模块，在第二时钟信号的控制下，提供和多个第二并行信号有关的多个第三时钟信号，并且把串行信号转化成多个第二并行信号；移位模块，包括多个缓冲器单元，在多个第三时钟信号的控制下，将多个第二并行信号中的单个比特或比特组合并行移位到对应的缓冲器单元中；配置存储器阵列，将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。本说明书实施例的电路可大幅提高配置数据写入存储器的速度。

Description

一种快速配置FPGA的配置存储器的电路

技术领域

本说明书涉及FPGA技术领域，尤其涉及一种快速配置FPGA的配置存储器的电路。

背景技术

在基于SRAM(静态随机存取存储器，Static Random-Access Memory)的FPGA芯片中，查找表LUT等的配置信息都存储在SRAM中，这种SRAM称之为配置存储器。在芯片正常工作之前，需要先把用户的全部配置信息都存储到配置存储器里面。这样芯片从初始到正常工作时间通常由芯片的上电复位por时间和配置存储器存储时间(称之为配置时间)组成。在一些应用时候需要尽量的减少配置时间。

配置存储器的工作原理和一块单端口的SRAM类似，区别在于由于读写的位宽较大，通常采用先把数据移位shift进去，再一次写入的方式。如此带来较长的配置时间。假设配置存储器的大小为M比特，则移位的时间就需要M*Tcyc的时间，Tcyc为shift的时钟周期。

发明内容

本说明书一个或多个实施例描述了一种配置FPGA的配置存储器的电路。该电路包括：配置控制模块，用于在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据，所述配置数据包括多个第一并行信号在第一时钟信号的第一时钟周期的单个比特或比特组合；串行化模块，用于在第二时钟信号的控制下把多个第一并行信号转换成串行信号；所述串行信号包括在第二时钟信号的和第一时钟周期对应的时钟周期中串行排列的所述单个比特或比特组合；去串行模块，用于在第二时钟信号的控制下，提供和多个第二并行信号有关的多个第三时钟信号，并且把串行信号转化成多个第二并行信号；所述多个第二并行信号各自包括在第三时钟信号的和第一时钟周期对应的时钟周期中的所述单个比特或比特组合；移位模块，包括多个缓冲器单元，用于在多个第三时钟信号的控制下，将多个第二并行信号中的单个比特或比特组合并行移位到各自对应的缓冲器单元中；配置存储器阵列，用于将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。

在一种可能的实施方式下，所述多个第一并行信号包括4个第一并行信号；串行化电路包括：第一至第四D触发器，用于在第一时钟信号的控制下，分别以4个第一并行信号为输入信号；其中，第一D触发器和第三D触发器以第一时钟信号的反信号为时钟输入，第二D触发器和第四D触发器以第一时钟信号为时钟输入；第一选择器和第二选择器，用于在第一时钟信号的控制下各自从第一和第二D触发器以及第三和第四D触发器的输出信号中选择2个输出；第十一D触发器器和第十二D触发器，用于在第二时钟信号的控制下，各自以第一和第二选择器的输出信号为输入信号；第三选择器，用于在第二时钟信号的控制下，从第十一和第十二D触发器的输出中选择信号而形成串行信号。

在一种可能的实施方式下，电路包括第五选择器，在选二使能信号的控制下分别选择4个第一并行信号中的第三信号或2个并行信号中的第一信号；第六选择器，在选二使能信号的控制下分别选择4个第一并行信号中的第四信号或2个并行信号中的第二信号。

在一种可能的实施方式下，去串行电路包括：第一组D触发器，包括第五至第八D触发器，将自身的负输出端耦合到D输入端，在第二时钟信号的控制下提供多个第三时钟信号；其中，第五和第七D触发器的时钟输入端为第二时钟信号，第六和第八D触发器的时钟输入端为第二时钟信号的反信号；第二组D触发器，由4个D触发器构成，以串行信号为D输入端输入信号，并且各自以对应的第三时钟信号耦合到时钟输入端，以便提供相应的第二并行信号。

在一种可能的实施方式下，去串行电路包括：选择器组，包括第一至第四选择器，分别对应第五至第八D触发器，以第五至第八D触发器的输出信号作为第一输入信号；第一选择器和第二选择器以第二时钟信号作为第二输入信号，第三选择器以第五D触发器的输出为第二输入信号，第四选择器以第六D触发器的输出为第二输入信号；第九D触发器，以选二使能信号的反信号为D输入信号，以第二时钟信号为时钟信号；第十D触发器，以第九D触发器的输出信号为D输入信号，以第二时钟信号为时钟信号；其中，第五D触发器和第六D触发器以选二使能信号的反信号作为清零输入端的输入信号，第七D触发器以第九D触发器的输出信号作为清零输入端的输入信号；第八D触发器以第十D触发器的输出信号作为清零输入端的输入信号。

通过本说明书实施例提供的电路，可大幅提高配置数据写入存储器的时间。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1是现有技术的配置存储器的总体结构示意图；

图2是现有技术的配置存储器的另一个角度的示意图；

图3是本申请实施例的配置存储器的结构示意图；

图4示意了2位数据转为串行信号的数据和时钟变化的波形图；

图5示意了4位数据转为串行信号的数据和时钟变化的波形图；

图6是一种并转串电路的示意图；

图7是时钟cki的产生电路的示意图；

图8是时钟din[i]的产生电路示意图；其中，i＝0-3；

图9是2：1波形的波形图；

图10是4：1波形的波形图；

图11是移位模块的示意图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

图1是现有技术的配置存储器的结构示意图。配置存储器包括存储器阵列，用于存储配置数据；字线解码器，用于提供当前写/读操作所针对的存储器地址的字线；写/读电路，在时钟ck控制下将数据d写入存储器阵列中字线所指示的地址中，或者将数据q从存储器阵列中字线所指示的地址中读出；控制模块，用于在使能enable/控制control信号将输入数据din转换为d，或者将输出数据q转换为dout。

在图1的下半部分是写/读电路的详细结构。输入数据需要移位进D触发器DFF，等对应各个缓冲器单元的DFF中均移位进输入数据后，在字线所指示的地址中，写入输入数据。

图2是配置存储器的另一个角度的示意图。如图2所示，配置控制模块(configurable Control Block，简称CCB)提供时钟信号ck，输入信号din和输出信号dout。2x(N+1)个存储器模块排列为两排，分别为BLOCK_I0-BLOCK_IN和BLOCK_r0-BLOCK_rN。这两排存储器模块共用时钟信号，并且复用输入信号din和输出信号dout的信号线路。

在时钟ck控制下，输入数据din从总线写入2x(N+1)个存储器模块，或者从2X(N+1)个存储器模块读出数据dout。

在读写的位宽较大的情况下，如果先把数据移位shift进去，再一次写入，如此会带来较长的配置时间。

加快配置时间最简单的方法就是通过增加移位shift链，减小移位时间。但这样会带来从下载控制逻辑电路到每个FPGA阵列子模块数据线din位宽数的增加，增大面积并且需要和时钟ck的时序匹配。假设移位链增加4倍，则din位宽数变为(N+1)x2x4。由于din往往是全局性的参数，由此需要全局增加位宽，面积会相应增大。

本申请把配置控制模块CCB的输出数据先通过并转串电路变为单路串行信号(例如，把2比特宽的din转换成单比特宽，则ck同样速率变为2倍)，再在每块配置存储器的控制单元里面把快速的串行数据din转化成并行数据并传送给移位电路，使得配置数据的各个比特可以并行写入配置存储器阵列中。

图3是本申请实施例的配置存储器的结构示意图。如图3所示，在配置存储器中，增加了串行化模块(Serialization)和去串行模块(De-serialization)。

串行化模块用于在可能不同于时钟ck的时钟信号cks的控制下把携带配置数据的多个第一并行信号din转换成串行信号dins。如果配置数据包括在多个第一并行信号在时钟信号ck的某个时钟周期(记作为第一时钟周期)下的单个比特或比特组合，那么这些单个比特或比特组合在串行信号dins中，在时钟信号cks的和上述第一时钟周期对应的时钟周期中串行排列。ck和cks可以由片上内置的振荡器OSC获得。

去串行模块放置在配置存储器对应的控制电路部分。去串行模块在时钟信号cks的控制下，把串行信号dins转化成多个并行信号din，并且提供和多个并行信号din有关的多个第三时钟信号(例如，ck0-ck3)。多个第二并行信号各自在对应的第三时钟信号的和第一时钟周期对应的时钟周期中包括有所述单个比特或比特组合。

移位模块可以在多个时钟信号(ck0-ck3)的控制下，将多个第二并行信号中的单个比特并行移位到对应的缓冲器单元中。

由此，配置存储器阵列可以将单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。

由图3可见，移位链的数量并没有增加，而是将串行化电路和去串行电路之间的数据密度有所增加。当然，在一些情况下，时钟的频率也有所增加。

下文以2位或4位为例，对本申请实施例展开讨论。本领域的技术人员意识到，其它比特数目也同样适用于本申请。

图4示意了2位数据转为串行信号的数据和时钟变化的波形图。从图4可见，交替获取din[0]在一个ck时钟内上半时钟的数据和din[1]在下半时钟的数据，形成dins。dins在一个cks时钟内携带有d00和d10。时钟cks和时钟ck相同。

图5示意了4位数据转为串行信号的数据和时钟变化的波形图。从图5可见，在一个ck时钟内，交替获取din[0]在第1/4时钟的数据、din[1]在2/4时钟的数据，din[2]在第3/4时钟的数据、din[3]在4/4时钟的数据，形成dins，即在(相当于一个ck时钟周期)两个时钟cks的4个半时钟内分别携带有d00、d10、d20、d30，后者是din[0]-din[3]在相同ck时钟周期内的数据。时钟cks具有时钟ck周期的一半的周期。

为简便起见，下文以4位并转串为例对本申请展开说明。本领域的技术人员可以理解，本申请同样适用于其它位数的并转串情形。

图6是一种串行化电路的示意图。如图6所示，串行化电路包括4个D触发器，D触发器601-604。din[0]、din[2]、din[1]和din[3]分别输入这4个D触发器的D输入端。各D触发器的时钟输入端接收时钟ck。D触发器601和603在时钟ck的反信号的作用下产生输出；D触发器602和604在时钟ck的作用下产生输出。

D触发器601的输出和D触发器602的输出经选择器611选择输出到D触发器621的数据输入端；D触发器603的输出和D触发器604的输出经选择器612选择输出到D触发器622的数据输入端。选择器611和612的时钟同样采用时钟ck。

D触发器621的时钟输入端接收时钟cks的反信号。D触发器622的时钟输入端接收时钟cks。D触发器621和D触发器622的输出信号由选择器631选择。选择器631的选择信号采用cks。

在工作中，在时钟CK的第一个下降沿，D触发器601和603接受输入信号，其输出分别d00和d10；在时钟CK的第一个上升沿，D触发器602和604接受输入信号，其输出分别d20和d30。

选择器611和612分别在时钟CK的第一个下降沿之后的低电平选择d00和d10，而在时钟CK的第一个上升沿之后的高电平选择d20和d30。

D触发器621在时钟cks的第一个下降沿接收输入信号，其输出为d00；D触发器622在时钟cks的第二个下降沿接收输入信号，其输出为d20；D触发器68在时钟cks的第一个上升沿接收输入信号，其输出为d10；D触发器68在时钟cks的第二个上升沿接收输入信号，其输出为d30。

选择器631在时钟cks的作用下切换选择来自D触发器621和622的输出。因此，其输出在时钟ck的一个周期内分别为d00，d10，d20，d30。选择器631的输出dins的波形图如图5所示。

上文讨论了4位串行化的例子。当然，也可以采用类似的例子进行2位串行化。在图5中增加选择器651和652，以便同时实现2位串行化。如果4位串行化，选二使能信号by_2_enable无效，则选择器651和652分别输出din[2]和din[3]。如果是2位串行化，选二使能信号by_2_enable有效，选择器651和652分别输出din[0]和din[1]。在二位串行化的情况下，选择器631的输出dins的波形图如图4所示。

换言之，图6的电路串行化不仅可以将4个并行信号转换为一个串行信号，而且也可以将2个并行信号转换为一个串行信号。图6的电路可以经过简化成为一个将2个并行信号转换为串行信号的电路。当然，基于此，本领域的技术人员可以构建类似的电路或者适用于不同数量并行信号的串行化电路。

图7和图8共同组成去串行电路。图7是时钟cki的产生电路的示意图，其中，i＝0-3。

如图7所示，去串行电路包括4个D触发器，801-804。各D触发器的D输入端均和/Q输出端耦合在一起，时钟输入端均以cks为输入时钟，Q输出端耦合到各自对应的二选一选择器811-814的0输入端。

D触发器801的清零输入端clr采用by_e_enable_en信号为输入信号。D触发器801对应的二选一选择器811的1输入端以cks为输入信号。选择器811输出结果为时钟ck0。

D触发器802的清零输入端clr采用by_e_enable_en信号为输入信号。D触发器802对应的二选一选择器812的1输入端以cks的反信号为输入信号，输出结果为时钟ck1。选择器812输出结果为时钟ck1。

D触发器803的清零输入端clr采用by_e_enable_en信号经过D触发器821在cks时钟控制下的输出信号为输入信号。D触发器803对应的二选一选择器813的1输入端以ck0为输入信号。选择器813的输出结果为时钟ck2。

D触发器804的清零输入端clr采用by_e_enable_en信号经过D触发器822在cks时钟控制下的输出信号为输入信号。D触发器804对应的二选一选择器814的1输入端以ck1为输入信号。选择器814的输出结果为时钟ck4。

或非门823的输入端分别接收选二使能信号by_2_enable和数据使能信号en的反信号，输出端输出信号by_2_enable_en。

D触发器821和822的时钟输入端耦合时钟信号cks。D触发器821的D输入端耦合至信号by_2_enable_en，Q输出端耦合至D触发器802的清零端。D触发器822的D输入端和D触发器821的Q输出端耦合，Q输出端耦合至D触发器803的清零端。

在工作中，数据使能信号en有效，D触发器801被清零，/Q为1。随后，使能信号无效，D触发器801不再被清零。D触发器801在时钟信号cks的第一个上升沿接收输入信号D，在Q输出端输出电平1(先前的/Q)，/Q变0。在时钟信号cks的第二个上升沿接收输入信号D，在Q输出端输出电平0，/Q变1。

在选4的情况下，by_2_enable无效(为0)，选择器811始终选择D触发器801的Q输出端的输出为其输出信号。

同理，D触发器802和选择器812的输出则是在时钟信号cks的第一个下降沿起到第二个下降沿，输出电平1；从时钟信号cks的第二个下降沿起到第三个下降沿，输出电平0。

D触发器803和选择器813的输出则是在时钟信号cks的第二个上升沿起到第三个上升沿，输出电平1；从时钟信号cks的第三个上升沿起到第四个上升沿，输出电平0。

D触发器804和选择器814的输出则是在时钟信号cks的第二个下降沿起到第三个下降沿，输出电平1；从时钟信号cks的第三个下降沿起到第四个下降沿，输出电平0。

在选二by_2_enable有效的情况下，选择器810和选择器811分别选择时钟信号cks和cks的反信号作为ck0和ck1。当然，ck0和ck1相位相差半个时钟cks周期。

图8是时钟din[i]的产生电路示意图。其中，i＝0-3。产生电路是去串行电路的另一组成部分。

如图8所示，产生电路包括四个D触发器831-834。D触发器831-834以dins为输入信号，分别以ck0、ck1、ck2、ck3为输入时钟。D触发器831和832的清零输入端以en信号为清零信号，D触发器833和834的清零输入端以by_2_enable_en信号为清零信号。

四个D触发器的输出信号分别为din[0]、din[1]、din[2]、din[3]。

在工作时，在选4的情况下，by_2_enable无效，by_2_enable_en取决于en信号。由于en信号有效，故此D触发器831-834不被清零。

由于时钟ck0的上升沿最早，D触发器831从dins中取出第一个数据d00。然后，D触发器832-834依次从dins中取出数据d10，d20，d30。这些取出的数据依次构成为数据din[0]-din[3]。从图10的波形图上来看，d00、d10、d20、d30相位上彼此错位半个cks时钟。

在选2的情况下，by_2_enable有效，by_2_enable_en有效，D触发器833和834清零，不再输出数据。D触发器831和832正常工作，在前两个cks时钟内输出数据d00和d10。从图9的波形图上来看，d00、d10相位上彼此错位半个cks时钟。

换言之，图8的去串行电路不仅可以将一个串行信号转换为4个并行信号，而且也可以将一个串行信号转换为2个并行信号。图8的电路可以经过简化成为一个将串行信号转换为2个并行信号的电路。当然，基于此，本领域的技术人员可以构建类似的电路或者适用于串行信号转换为不同数量并行信号的去串行电路。

图11是移位模块的示意图。如图11所示，移位链1以din[0]为输入信号进入缓冲器单元1101，1101的输出q给下一个模块的第一个DFF的输入端(1101的din)，依次类推；在返回时，下一个模块的输出q返回，进入缓冲器单元1102的输入d，然后以dout[0]的形式输出，以ck0为时钟信号。类似地，移位链2以din[1]为输入信号进入缓冲器单元1103，1103的输出给下一个模块的输入端d，依次类推；并且，在返回时由下一个模块的输出q返回，进入缓冲器单元1104的输入端d，然后以dout[1]的形式输出，以ck1为时钟信号；移位链3以din[2]为输入信号进入缓冲器单元1105，1105的输出q传递给下一个模块的输入端d,并且在返回时,由下一个模块的输出端q输出，进入缓冲器单元1106的输入端d，然后以dout[2]的形式输出，以ck2为时钟信号；移位链4以din[3]为输入信号进入缓冲器单元1107，1107的输出q传递给下一个模块的输入端d,并且在返回时,由下一个模块的输出端q输出，进入缓冲器单元1108的输入端d，然后以dout[3]的形式输出，以ck3为时钟信号。

在工作时，由于数据din[0]-din[3]分别在时钟ck0-ck3的控制下写入相应的缓冲器单元，彼此之间的写入时间相差仅为半个ck时钟。如此，写入操作或其一部分可以在时钟ck的同一个周期内完成，极大提高了写缓冲器以及后续写配置存储器的速度。

前文讨论的是选4的情形。当然，同理适用于选2的情形。在选2的情况下，ck0和ck1有效。Ck2和ck3分别和ck0和ck1相同。选择器1121将选择dout[0]代替din[2],选择器1122将选择dout[1]代替din[3]。

如此，在本发明实施例中，仅仅在移位模块侧将输入数据同时分别以多条输入链写入缓冲器，而在配置电路的其它部分则无需改变或者增加数据的位宽，有效降低了配置时间，同时未显著增加芯片的面积。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的技术方案的基础之上，所做的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (5)

1.一种用于配置FPGA的配置存储器电路，包括：

配置控制(CCB)模块，用于在第一时钟信号的控制下以多个第一并行信号的形式提供配置数据，所述配置数据包括多个第一并行信号在第一时钟信号的第一时钟周期的单个比特或比特组合；

串行化模块，用于在第二时钟信号的控制下把多个第一并行信号(din)转换成串行信号；所述串行信号包括在第二时钟信号的和第一时钟周期对应的时钟周期中串行排列的所述单个比特或比特组合；

去串行模块，用于在第二时钟信号的控制下，提供和多个第二并行信号有关的多个第三时钟信号，并且把串行信号(dins)转化成多个第二并行信号(din)；所述多个第二并行信号各自包括在第三时钟信号的和第一时钟周期对应的时钟周期中的所述单个比特或比特组合；

移位模块，包括多个缓冲器单元，用于在多个第三时钟信号的控制下，将多个第二并行信号中的单个比特或比特组合并行移位到各自对应的缓冲器单元中；

配置存储器阵列，用于将所述单个比特或比特组合写入和字线译码器提供的地址对应的配置存储器中。

2.如权利要求1所述的电路，其特征在于，所述多个第一并行信号包括4个第一并行信号；串行化电路包括：

第一至第四D触发器(601-604)，用于在第一时钟信号的控制下，分别以4个第一并行信号为输入信号；其中，第一D触发器和第三D触发器以第一时钟信号的反信号为时钟输入，第二D触发器和第四D触发器以第一时钟信号为时钟输入；

第一选择器和第二选择器(611-612)，用于在第一时钟信号的控制下各自从第一和第二D触发器以及第三和第四D触发器的输出信号中选择2个输出；

第十一D触发器器和第十二D触发器(621-622)，用于在第二时钟信号的控制下，各自以第一和第二选择器的输出信号为输入信号；

第三选择器(631)，用于在第二时钟信号的控制下，从第十一和第十二D触发器的输出中选择信号而形成串行信号。

3.如权利要求2所述的电路，其特征在于，包括第五选择器(651)，在选二使能信号的控制下分别选择4个第一并行信号中的第三信号或2个并行信号中的第一信号；第六选择器(652)，在选二使能信号的控制下分别选择4个第一并行信号中的第四信号或2个并行信号中的第二信号。

4.如权利要求1所述的电路，其特征在于，去串行电路包括：

第一组D触发器，包括第五至第八D触发器(801-804)，将自身的负输出端耦合到D输入端，在第二时钟信号的控制下提供多个第三时钟信号；其中，第五和第七D触发器的时钟输入端为第二时钟信号，第六和第八D触发器的时钟输入端为第二时钟信号的反信号；

第二组D触发器(831-834)，由4个D触发器构成，以串行信号为D输入端输入信号，并且各自以对应的第三时钟信号耦合到时钟输入端，以便提供相应的第二并行信号。

5.如权利要求4所述的电路，其特征在于，去串行电路包括：

选择器组，包括第一至第四选择器(811-814)，分别对应第五至第八D触发器，以第五至第八D触发器的输出信号作为第一输入信号；第一选择器和第二选择器以第二时钟信号作为第二输入信号，第三选择器以第五D触发器的输出为第二输入信号，第四选择器以第六D触发器的输出为第二输入信号；

第九D触发器(821)，以选二使能信号的反信号为D输入信号，以第二时钟信号为时钟信号；

第十D触发器(822)，以第九D触发器的输出信号为D输入信号，以第二时钟信号为时钟信号；

其中，第五D触发器和第六D触发器以选二使能信号的反信号作为清零输入端的输入信号，第七D触发器以第九D触发器的输出信号作为清零输入端的输入信号；第八D触发器以第十D触发器的输出信号作为清零输入端的输入信号。

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