CN108447436A - 栅极驱动电路及其驱动方法、显示装置 - Google Patents

Abstract

本公开提供了一种栅极驱动电路及其驱动方法、显示装置。该栅极驱动电路包括：若干个扫描输出端；串行数据接口；与所述串行数据接口相连的串并转换电路，用于通过所述串行数据接口接收串行的数据帧，并将其转换为并行的数据帧；与所述串并转换电路相连的锁存器电路，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；分别与所述锁存器电路和每个所述扫描输出端相连的译码器电路，用于在接收到所述锁存器电路输出的数据帧时，在与所述数据帧对应的扫描输出端处输出扫描信号。本公开可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能。

Description

栅极驱动电路及其驱动方法、显示装置

技术领域

本公开涉及显示领域，特别涉及一种栅极驱动电路及其驱动方法、显示装置。

背景技术

阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统技术而言，不仅能省去承载栅极驱动芯片的电路板、实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。但是，相关设计中的GOA电路只能够实现所有像素行或者特定部分像素行的逐行数据刷新，无法灵活选择像素行进行数据刷新。

发明内容

本公开提供一种栅极驱动电路及其驱动方法、显示装置，可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能。

第一方面，本公开提供了一种栅极驱动电路，所述栅极驱动电路包括：

若干个扫描输出端；

串行数据接口；

与所述串行数据接口相连的串并转换电路，用于通过所述串行数据接口接收串行的数据帧，并将其转换为并行的数据帧；

与所述串并转换电路相连的锁存器电路，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；以及，

分别与所述锁存器电路和每个所述扫描输出端相连的译码器电路，用于在接收到所述锁存器电路输出的数据帧时，在与所述数据帧对应的扫描输出端处输出扫描信号。

在一个可能的实现方式中，所述数据帧包括地址数据和模式数据，

所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：

根据所述数据帧中的模式数据确定当前的工作模式；

在当前的工作模式为一般模式时，在与所述数据帧中的地址数据相对应的扫描输出端处输出扫描信号。

在一个可能的实现方式中，所述数据帧包括地址数据和模式数据，

所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：

根据所述数据帧中的模式数据确定当前的工作模式；

在当前的工作模式为全开模式时，在所述若干个扫描输出端处同时输出栅极有效电平电压；和/或，在当前的工作模式为全关模式时，在所述若干个扫描输出端处同时输出栅极无效电平电压；

其中，所述栅极有效电平电压和所述栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。

在一个可能的实现方式中，所述串行数据接口包括均与所述串并转换电路相连的串行数据线和串行时钟信号线，

所述串并转换电路用于在每次所述串行时钟信号线上的电信号满足触发条件时读取所述串行数据线上的一位数据。

在一个可能的实现方式中，所述串并转换电路包括至少两级D触发器，所述至少两级D触发器的触发输入端均与所述串行时钟信号线相连，每级所述D触发器输出所述并行的数据帧的一位数据，

第一级所述D触发器的输入端与所述串行数据线相连，除第一级以外的任意一级所述D触发器的输入端与上一级所述D触发器的输出端相连。

在一个可能的实现方式中，所述串行数据接口还包括与所述锁存器电路相连的接收使能信号线，

所述锁存器电路用于在所述接收使能信号线上由有效电平转为无效电平时将并行的数据帧输出。

在一个可能的实现方式中，所述锁存器电路包括至少两个边沿D触发器，

所述至少两个边沿D触发器的触发输入端均与所述接收使能信号线相连，每个所述边沿D触发器的输入端接收所述并行的数据帧的一位数据，每个所述边沿D触发器的输出端输出所述并行的数据帧的一位数据。

在一个可能的实现方式中，所述串口数据接口为串行外设接口SPI的串行总线接口，所述数据帧包括地址数据和模式数据，所述译码器电路包括地址译码器、模式译码器和若干个电平转换器；其中，

所述地址译码器以二四译码器为最小组成单元，用于在接收到所述锁存器电路输出的数据帧中的所述地址数据时，向与所述数据帧中的地址数据相对应的电平转换器输出触发信号；

每个所述电平转换器与一个所述扫描输出端相连，用于在接收到所述地址译码器输出的所述触发信号时，在所连接的扫描输出端处输出扫描信号；

所述模式译码器用于在接收到所述锁存器电路输出的数据帧中的所述模式数据且所述模式数据所对应的工作模式为全开模式时，将所述若干个扫描输出端导通至栅极有效电平电压；

所述模式译码器用于在接收到所述锁存器电路输出的数据帧中的所述模式数据且所述模式数据所对应的工作模式为全关模式时，将所述若干个扫描输出端导通至栅极无效电平电压；

其中，所述栅极有效电平电压和所述栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。

第二方面，本公开还提供了一种显示装置，所述显示装置包括至少一个上述任意一种的栅极驱动电路。

第三方面，本公开还提供了一种上述任意一种的栅极驱动电路的驱动方法，所述驱动方法包括：

在接收到第一帧的显示数据时，依次将包括每一所述扫描输出端的地址数据的数据帧发送至所述栅极驱动电路；

在接收到第一帧之后的任一帧的显示数据时，通过比较当前帧的显示数据与上一帧的显示数据确定刷新扫描输出端，并分别在与每个所述刷新扫描输出端对应的时刻将包括该刷新扫描输出端的地址数据的数据帧发送至所述栅极驱动电路；其中，所述刷新扫描输出端是在将上一帧的显示数据所对应的显示画面刷新为当前帧的显示数据所对应的显示画面时，所述若干个扫描输出端中需要输出扫描信号的扫描输出端。

由上述技术方案可知，基于串行数据接口以及均能够在阵列基板上以逻辑电路形式实现的、串并转换电路、锁存器电路和译码器电路，本公开能够通过串行数据接口接收数据帧，并按照数据帧选择对应的扫描输出端进行扫描信号的输出，因而可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能，还可以利用串行通信减少电路接口数量，有助于简化相关产品的内部构造，并提升相关产品的通用性和续航能力。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，这些附图的合理变型也都涵盖在本公开的保护范围中。

图1是本公开一个实施例提供的栅极驱动电路的结构框图；

图2是本公开一个实施例提供的栅极驱动电路的电路结构图；

图3是本公开一个实施例提供的栅极驱动电路的电路时序图；

图4是本公开一个实施例提供的栅极驱动电路中的地址译码器的结构框图；

图5是本公开一个实施例提供的一种二四译码器的电路结构图；

图6是本公开一个实施例中一种栅极驱动电路的驱动方法的流程示意图；

图7是本公开一个实施例中一种串行数据接口的数据发送状态变化图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。

图1是本公开一个实施例提供的栅极驱动电路的结构框图。参见图1，该栅极驱动电路包括：

若干个扫描输出端G1、G2、…、Gn；

串行数据接口11；

与串行数据接口11相连的串并转换电路12，用于通过串行数据接口11接收串行的数据帧，并将其转换为并行的数据帧；

与串并转换电路12相连的锁存器电路13，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；以及，

分别与锁存器电路13和每个扫描输出端相连的译码器电路14，用于在接收到锁存器电路13输出的数据帧时，在与数据帧对应的扫描输出端处输出扫描信号。

由上述技术方案可知，基于串行数据接口以及均能够在阵列基板上以逻辑电路形式实现的、串并转换电路、锁存器电路和译码器电路，本公开实施例能够通过串行数据接口接收数据帧，并按照数据帧选择对应的扫描输出端进行扫描信号的输出，因而可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能，还可以利用串行通信减少电路接口数量，有助于简化相关产品的内部构造，并提升相关产品的通用性和续航能力。

应理解的是，当采用二进制数据构成所述数据帧时，每个数据帧的二进制位的数量应当与扫描输出端的数量相匹配。例如，包括n个(n为正整数)可用数据位的数据帧可以最多用于包括2ⁿ个扫描输出端的栅极驱动电路，比如n＝2时，二进制数“00”、“01”、“10”、“11”可以将2²＝4个扫描输出端区分开。

图2是本公开一个实施例提供的栅极驱动电路的电路结构图。图3是该栅极驱动电路的电路时序图。图2所示的栅极驱动电路中，串行数据接口11包括串行数据线SD、串行时钟信号线SCLK和接收使能信号线SCS。作为一种示例，串口数据接口11可以是串行外设接口SPI的串行总线接口，其按照串行外设接口SPI所对应的串口通信协议传输数据。本实施例中，栅极驱动电路包括256个扫描输出端G1、G2、…、G255、G256，而一个数据帧的结构如图3中串行数据线SD上的信号时序所示的那样，包括16位二进制数据，其中M1和M0两个二进制数据位用来承载模式数据，A0、A1、A2、A3、A4、A5、A6、A7八个二进制数据位用来承载地址数据，PC为用于进行奇偶校验的奇偶校验位(例如根据数据帧中“1”的个数是奇数还是偶数来校验是否出现传输错误)，A8、A9和三个DMY共五个二进制数据位是暂未使用的数据位，可以根据扫描输出端的数量进行拓展，最多支持2¹³＝8192个扫描输出端。

图2中，串并转换电路12包括10个上边沿D触发器，10个上边沿D触发器逐级连接形成移位寄存器电路，从而可以配合如图3所示的串行数据线SD、串行时钟信号线SCLK上的信号实现串行的数据帧的接收以及串并转换。具体来说，第一级的上边沿D触发器的输入端(图2中以“D”标识的一端)连接串行数据线SD，第一级以外的任意一级上边沿D触发器的输入端与其上一级上边沿D触发器的输出端(图2中以“Q”标识的一端)相连，此外10个上边沿D触发器的触发输入端(图2中以三角形标识的一端)均连接串行时钟信号线SCLK，从而串行时钟信号线SCLK的每个上升沿触发一次移位操作——每当串行时钟信号线SCLK上出现一个上升沿时，10个上边沿D触发器中的每一个都会将输出端处的电平置为与输入端处相同的电平，由此在10个上边沿D触发器的输出端处完成了一次移位操作，例如第一至八级的上边沿D触发器的输出端处在串行时钟信号线SCLK上的上升沿到来之前为“1011100000”，那么在串行时钟信号线SCLK上的上升沿到来时串行数据线SD上的电平“0”会取代第一级上边沿D触发器的输出端处的电平，同时每一级上边沿D触发器的输出端处的电平取代下一级上边沿D触发器的输出端处的电平，最后一级上边沿D触发器的输出端处的电平将会消失，从而变为“0101110000”，即所有数据位向右移动了一位。应理解的是，对于图3所示的数据帧结构，最开始的三个DMY、A8、A9和PC的共6个数据位会随着移位操作的进行而消失，即在图2所示的栅极驱动电路中没有被利用，在接收使能信号线SCS的下降沿标志的数据帧结束时10个上边沿D触发器的输出端保留的是该数据帧中A0、A1、A2、A3、A4、A5、A6、A7、M0、M1共十个数据位的数据。当然，也可以在图2所示的串并转换电路12在上述10个上边沿D触发器之后继续按照同样规律设置6个上边沿D触发器，从而实现数据帧中所有数据位的接收。

以此为例，对于需要译码的数据包括n(n为正整数)个二进制数据位的数据帧来说，可以由至少n级D触发器实现上述串并转换电路12功能。连接关系上，至少n级D触发器的触发输入端均与串行时钟信号线相连，第一级D触发器的输入端与串行数据线相连，除第一级以外的任意一级D触发器的输入端与上一级D触发器的输出端相连，从而可以实现上述移位寄存器电路的构造。需要说明的是，除了可以使用上边沿作为串行时钟信号线上的电信号的触发条件，还可以使用例如下边沿、高电平、低电平作为该触发条件，并可以不仅限于此。可以看出，串并转换电路能够在每次串行时钟信号线上的电信号满足触发条件时读取串行数据线上的一位数据，当然还可以采用其他能够实现该功能的电路结构实现本公开实施例的串并转换电路。

图2中，锁存器电路13包括10个上边沿D触发器，这10个上边沿D触发器的触发输入端均与接收使能信号线SCS经过一个反相器连接，从而10个上边沿D触发器会在接收使能信号线SCS的下降沿的触发下将输出端处的电平置为与输入端处的电平相同的电平，即各自将一位二进制数据进行了输出。如此，锁存器电路13可以在接收使能信号线SCS上由有效电平转为无效电平时将来自串并转换电路12的并行的数据帧存储并输出。需要说明的是，本文中的有效电平与无效电平分别指的是针对特定电路节点而言的两个不同的预先配置的电压范围(均以公共端电压为基准)。在一个示例中，所有电路节点的有效电平均为高电平。在又一示例中，所有电路节点的有效电平均为低电平。对于接收使能信号线SCS来说，有效电平意味着正在或将要有数据帧传输，而有效电平转为无效电平则意味着一个数据帧的传输结束。

以此为例，对于来自串并转换电路12的并行的数据帧包括n个二进制数据位的情形来说，可以由至少n个边沿D触发器实现上述锁存器电路13功能。所述至少n个边沿D触发器的触发输入端均与所述接收使能信号线相连(并可以经过一个或多个的反相器)，每个所述边沿D触发器的输入端接收所述并行的数据帧的一位数据，每个所述边沿D触发器的输出端输出所述并行的数据帧的一位数据。当然，也可以使用去除图2中反相器的设置而使用10个下边沿D触发器实现上述锁存器电路13功能。

图2中，译码器电路14包括地址译码器141、模式译码器142和若干个电平转换器143。其中，本实施例中的地址译码器141具体为8输入256输出的译码器，即可以根据输入端S1、S2、…、S7、S8的八位二进制数据在256个输出端D1、D2、D3、D4、…、D253、D254、D255和D256中与该二进制数据相对应的输出端处输出有效电平。由此可知，地址数据对应于需要输出扫描信号的扫描输出端在若干个扫描输出端之间的标识，比如二进制数据“01011100”的十进制数为“92”，因此地址译码器141可以在输入的并行的地址数据为“01011100”时在第92个输出端D92处输出有效电平，以使其所连接的电平转换器143在接收到该有效电平时在所连接的256个扫描输出端中的第92个扫描输出端输出扫描信号。可以看出，地址译码器141的功能主要是在接收到锁存器电路13输出的数据帧中的地址数据时，向与数据帧中的地址数据相对应的电平转换器143输出触发信号(例如上述有效电平)。一般来说，对于需要译码的数据包括n位二进制数据的情况来说，相应的地址译码器应当包括n个输入端和2ⁿ个输出端。

图2所示的模式译码器142采用了如下表所示的工作模式控制。

表1译码器电路的工作模式表

如表1所示，当M1为0时，无论M0是0还是1，译码器电路14的工作模式均为一般模式；当M1为1、M0为0时，译码器电路14的工作模式均为全关模式；当M1为1、M1也为1时，译码器电路14的工作模式均为全开模式。

关于全关模式：如图2所示，模式译码器142包括上下两个与门，其中上方与门的一个输入端连接锁存器电路13中与M0对应的上边沿D触发器的反向输出端(图2中以表示)，另一个输入端连接锁存器电路13中与M0对应的上边沿D触发器的输出端，因此当M1为1、M0为0时该与门输出高电平，从而与该与门的输出端相连的地址译码器141的低电平有效的使能端ENB处将变为高电平，此时地址译码器141将不会工作，无论输入端输入什么数据输出端都全部为无效电平，因此所有扫描输出端都不输出扫描信号，由此可以通过M1为1、M0为0的模式数据实现栅极驱动器的全关控制。

关于全开模式：如图2所示，模式译码器142包括的两个与门中下方的与门的一个输入端连接锁存器电路13中与M0对应的上边沿D触发器的输出端，另一个输入端连接锁存器电路13中与M0对应的上边沿D触发器的输出端，因此当M1为1、M0也为1时该与门输出高电平。而由于该与门的输出连接到每一个若干个电平转换器143的两个输入端中的一个，而且每个电平转换器143均为一个或门，因此此时无论地址译码器141的输出是什么状态，所有扫描输出端均会被或门置为高电平。由此，可以通过M1为1、M0为1的模式数据实现栅极驱动器的全开控制。

关于一般模式：当M1为0时，M0为0或1时，模式译码器142的两个与门均输出低电平，从而地址译码器141处于工作状态，且每个电平转换器143的输出端处的电平与其所连接的地址译码器141的一个输出端处的电平相同。从而，地址译码器141的哪个输出端处为高电平，其所连接的电平转换器143就输出高电平。可以理解的是，电平转换器143的输出端处的高电平可以例如是栅极高电平电压VGH，电平转换器143的输出端处的低电平可以例如是栅极低电平电压VGL，如此可以实现在接收到地址译码器141输出的触发信号时在所连接的扫描输出端处输出扫描信号的功能。

应当理解的是，上述示例中译码器电路14所执行的过程相当于：根据数据帧中的模式数据确定当前的工作模式，从而在当前的工作模式为一般模式时在与数据帧中的地址数据相对应的扫描输出端处输出扫描信号，在当前的工作模式为全开模式时在若干个扫描输出端处同时输出栅极有效电平电压，在当前的工作模式为全关模式时在若干个扫描输出端处同时输出栅极无效电平电压。

以此为例，在本公开的一种实现方式中，模式译码器14用于在接收到锁存器电路13输出的数据帧中的模式数据且模式数据所对应的工作模式为全开模式时，将若干个扫描输出端导通至栅极有效电平电压；和/或，模式译码器14用于在接收到锁存器电路13输出的数据帧中的模式数据且模式数据所对应的工作模式为全关模式时，将若干个扫描输出端导通至栅极无效电平电压；其中，栅极有效电平电压和栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。当然，还可以采用其他能够实现该功能的电路结构实现本公开实施例的模式译码器。

图4是本公开一个实施例提供的栅极驱动电路中的地址译码器的结构框图。可以看出图4所示的地址译码器包括4个输入端和16个输出端，并由5个具有同样构造的二四译码器U0、U1、U2、U3、U4构成。其中，二四译码器U0的两个输入端连接地址译码器的两个高数位的输入端A3和A4，二四译码器U0的四个输出端分别连接后面四个二四译码器的使能端；此外，后面四个二四译码器的输入端均连接地址译码器的两个高数位的输入端A1和A2，且每个二四译码器的输出端各自连接地址译码器的一组4个的输出端。从而，该二四译码器U0可以把4位的二进制数据的译码分解为4组2位的二进制数据的译码——按照数据大小，高数位为“11”的4种数据、高数位为“10”的4种数据、高数位为“01”的4种数据以及高数位为“00”的4种数据依次递减，因而可以在高数位为“11”时由二四译码器U4来根据两个低数位在“11XX”的范围内寻址，在高数位为“10”时由二四译码器U3来根据两个低数位在“10XX”的范围内寻址，在高数位为“01”时由二四译码器U2来根据两个低数位在“01XX”的范围内寻址，在高数位为“00”时由二四译码器U1来根据两个低数位在“00XX”的范围内寻址。可以看出，通过这样的组合可以通过5个二四译码器构成一个4-16译码器。同理，也可以继续将这样的5个4-16译码器构成一个8-256译码器，从而用于作为图2中所示的地址译码器141。

图5是本公开一个实施例提供的一种二四译码器的电路结构图。图5中，以2个非门和8个与门组成的逻辑电路实现了二四译码器的功能，基于此，可以利用图4所示的组合原理将任意一种地址译码器由若干个作为最小组成单元二四译码器实现，而每个二四译码器均可以以门电路的形式实现。此外，图2中所述的上边沿D触发器也可以参照相关技术采用门电路的形式实现。由此，图2所示的栅极驱动电路可以全部由门电路实现，而门电路可以采用能够制作在阵列基板上晶体管和电容的组合来实现(还可以通过即现场可编程门阵列FPGA来实现)，因此本公开的栅极驱动电路在能够实现根据接收到的数据帧在相应的扫描输出端处输出扫描信号的基础上，还可以与阵列基板的制作工艺相结合，以不需要贴附芯片或外接电路的情况下实现栅极驱动电路，因而可以使能制作在阵列基板上得栅极驱动电路具备能够灵活选择像素行进行数据刷新的功能，简化相关产品的内部构造，提升相关产品的通用性。而且，由于如图2所示的三条线所组成的串行数据接口就可以涵盖栅极驱动电路所有的输入，因此相比于现有技术而言本公开实施例还能够利用串行通信减少电路接口数量，有助于简化相关产品的内部构造。最后，由于栅极驱动电路能够灵活像素行进行数据刷新，而可以实现灵活的局部刷新或单行刷新，因而有助于降低输出扫描信号所带来的功耗，有助于提升相关产品的通用性和续航能力。

图6是本公开一个实施例中一种栅极驱动电路的驱动方法的流程示意图，所述栅极驱动电路可以是上述任意一种的栅极驱动电路。参见图6，该驱动方法包括：

步骤601、在接收到第一帧的显示数据时，依次将包括每一所述扫描输出端的地址数据的数据帧发送至所述栅极驱动电路。

步骤602、在接收到第一帧之后的任一帧的显示数据时，通过比较当前帧的显示数据与上一帧的显示数据确定刷新扫描输出端，并分别在与每个所述刷新扫描输出端对应的时刻将包括该刷新扫描输出端的地址数据的数据帧发送至所述栅极驱动电路。

其中，所述刷新扫描输出端是在将上一帧的显示数据所对应的显示画面刷新为当前帧的显示数据所对应的显示画面时，所述若干个扫描输出端中需要输出扫描信号的扫描输出端。

在一个示例中，当接收到第一帧画面的显示数据时，可以通过控制上述任意一种栅极驱动电路依次在每个扫描输出端处输出扫描信号，因而完成一整个显示区域的数据刷新；而在此后接收到任一帧画面的显示数据时，则可以仅刷新相比于上一帧而言有变化的部分——可以通过比较显示数据来确定出有哪些扫描输出端所对应的像素行有显示数据的变化，从而可以这些扫描输出端以外的扫描输出端所对应的刷新时段内暂停栅极驱动器的输出，而仅在这些所对应的像素行有显示数据的变化的扫描输出端所对应的刷新时段内通过控制栅极驱动电路适应性地输出扫描信号。如此，可以省去画面数据没有变化的像素行的刷新过程，节省整体功耗。

图7是本公开一个实施例中一种串行数据接口的数据发送状态变化图。参见图7，对应于上述栅极驱动电路的工作原理以及电路时序，串行数据接口的数据发送状态可以在如图7所示的那样按照“空闲”、“接收数据”(获取所要发送的数据)、“缓存数据”、“等待数据”(等待到需要发送的时刻)、“序列化”(转换为串行数据)、“发送数据”、“空闲”……的顺序循环执行，如此可以配合上述任意一种栅极驱动电路来实现灵活像素行进行数据刷新的效果。

基于同样的发明构思，本公开的又一实施例提供了一种显示装置，该显示装置包括至少一个上述任意一种的栅极驱动电路。本公开实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。基于栅极驱动电路所能取得的有益效果，该显示装置也能取得相同或相应的有益效果。

以上所述仅为本公开的较佳实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括：

若干个扫描输出端；

串行数据接口；

与所述串行数据接口相连的串并转换电路，用于通过所述串行数据接口接收串行的数据帧，并将其转换为并行的数据帧；

与所述串并转换电路相连的锁存器电路，用于在任一所述数据帧接收完成时将所述并行的数据帧存储并输出；以及，

分别与所述锁存器电路和每个所述扫描输出端相连的译码器电路，用于在接收到所述锁存器电路输出的数据帧时，在与所述数据帧对应的扫描输出端处输出扫描信号。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述数据帧包括地址数据和模式数据，

所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：

根据所述数据帧中的模式数据确定当前的工作模式；

在当前的工作模式为一般模式时，在与所述数据帧中的地址数据相对应的扫描输出端处输出扫描信号。

3.根据权利要求1所述的栅极驱动电路，其特征在于，所述数据帧包括地址数据和模式数据，

所述译码器电路用于在接收到所述锁存器电路输出的数据帧时：

根据所述数据帧中的模式数据确定当前的工作模式；

在当前的工作模式为全开模式时，在所述若干个扫描输出端处同时输出栅极有效电平电压；和/或，在当前的工作模式为全关模式时，在所述若干个扫描输出端处同时输出栅极无效电平电压；

其中，所述栅极有效电平电压和所述栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述串行数据接口包括均与所述串并转换电路相连的串行数据线和串行时钟信号线，

所述串并转换电路用于在每次所述串行时钟信号线上的电信号满足触发条件时读取所述串行数据线上的一位数据。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述串并转换电路包括至少两级D触发器，所述至少两级D触发器的触发输入端均与所述串行时钟信号线相连，每级所述D触发器输出所述并行的数据帧的一位数据，

第一级所述D触发器的输入端与所述串行数据线相连，除第一级以外的任意一级所述D触发器的输入端与上一级所述D触发器的输出端相连。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述串行数据接口还包括与所述锁存器电路相连的接收使能信号线，

所述锁存器电路用于在所述接收使能信号线上由有效电平转为无效电平时将并行的数据帧输出。

7.根据权利要求1所述的栅极驱动电路，其特征在于，所述锁存器电路包括至少两个边沿D触发器，

所述至少两个边沿D触发器的触发输入端均与所述接收使能信号线相连，每个所述边沿D触发器的输入端接收所述并行的数据帧的一位数据，每个所述边沿D触发器的输出端输出所述并行的数据帧的一位数据。

8.根据权利要求1所述的栅极驱动电路，其特征在于，所述串口数据接口为串行外设接口SPI的串行总线接口，所述数据帧包括地址数据和模式数据，所述译码器电路包括地址译码器、模式译码器和若干个电平转换器；其中，

所述地址译码器以二四译码器为最小组成单元，用于在接收到所述锁存器电路输出的数据帧中的所述地址数据时，向与所述数据帧中的地址数据相对应的电平转换器输出触发信号；

每个所述电平转换器与一个所述扫描输出端相连，用于在接收到所述地址译码器输出的所述触发信号时，在所连接的扫描输出端处输出扫描信号；

所述模式译码器用于在接收到所述锁存器电路输出的数据帧中的所述模式数据且所述模式数据所对应的工作模式为全开模式时，将所述若干个扫描输出端导通至栅极有效电平电压；

所述模式译码器用于在接收到所述锁存器电路输出的数据帧中的所述模式数据且所述模式数据所对应的工作模式为全关模式时，将所述若干个扫描输出端导通至栅极无效电平电压；

其中，所述栅极有效电平电压和所述栅极无效电平电压分别是栅极高电平电压VGH和栅极低电平电压VGL中的一个。

9.一种显示装置，其特征在于，包括至少一个如权利要求1至8中任一项所述的栅极驱动电路。

10.一种如权利要求1至8中任一项所述的栅极驱动电路的驱动方法，其特征在于，所述驱动方法包括：

在接收到第一帧的显示数据时，依次将包括每一所述扫描输出端的地址数据的数据帧发送至所述栅极驱动电路；

在接收到第一帧之后的任一帧的显示数据时，通过比较当前帧的显示数据与上一帧的显示数据确定刷新扫描输出端，并分别在与每个所述刷新扫描输出端对应的时刻将包括该刷新扫描输出端的地址数据的数据帧发送至所述栅极驱动电路；其中，所述刷新扫描输出端是在将上一帧的显示数据所对应的显示画面刷新为当前帧的显示数据所对应的显示画面时，所述若干个扫描输出端中需要输出扫描信号的扫描输出端。