CN112820226B - 一种串并转换电路及显示面板 - Google Patents

Abstract

本发明公开了一种串并转换电路及显示面板，该串并转换电路包括数据信号计数器；数据信号计数器包括多组第一计数模块，多组第一计数模块依次连接成闭合环形回路，每一组第一计数模块的输出端与下一组第一计数模块的输入端连接；数据信号计数器还包括与各组第一计数模块一一对应连接的第一锁存模块；第一锁存模块用于锁存数据信号。通过将数据信号计数器中多组第一计数模块围成一闭合环形回路，这样可以使多组第一计数模块之间的连接导线的长度相同，这样多组第一计数模块之间的连接导线的负载均衡，不会出现由于局部连接导线的长度较长而发生信号延迟的问题，从而可以保证系统可工作的最高频率。

Description

一种串并转换电路及显示面板

技术领域

本发明涉及显示技术领域，特别涉及一种串并转换电路及显示面板。

背景技术

相关技术中，通常采用二进制计数器进行计数，以在每次计数的时刻，通过组合逻辑电路获取一个方波脉冲采样信号。若需要生成多个方波脉冲采样信号，则采用多个组合逻辑电路来实现。

目前，数据传输的方式包括串行数据传输和并行数据传输，串行数据传输是将组成数据和字符的码元按时序逐位予以传输，并行数据传输是将固定位数(通常为8位或16位等)的数据和字符码元同时传输至接收端。串并转换是完成这两种传输方式之间转换的技术。目前，为了达到更高的传输速率，就是把串口一个一个输入的数据用并口在若干(通常为8)根线上同时输出，这就需要串并转换电路来实现，串并转换电路就需要在相应的逻辑组合电路的输出端连接锁存器，锁存器用于锁存对应的逻辑组合电路输出的方波脉冲采样信号，在若干个数据锁存完之后同时输出。

发明内容

有鉴于此，本发明实施例提供了一种串并转换电路及显示面板，用以解决相关技术中由于数据信号计数器的逻辑组合电路之间存在导线连接长度不同而导致负载不均衡，从而导致串并转换电路可工作的最高频率下降的问题。

因此，本发明实施例提供了一种串并转换电路，包括数据信号计数器；

所述数据信号计数器包括多组第一计数模块，所述多组第一计数模块依次连接成闭合环形回路，每一组所述第一计数模块的输出端与下一组所述第一计数模块的输入端连接；

所述数据信号计数器还包括与各组所述第一计数模块一一对应连接的第一锁存模块；所述第一锁存模块用于锁存数据信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，所述第一计数模块均包括第一组合逻辑单元和第二组合逻辑单元；其中，

对于任意一组所述第一计数模块，所述第一组合逻辑单元的输出端与所述任意一组所述第一计数模块对应连接的所述第一锁存模块的第一输入端连接，所述第一组合逻辑单元的输入端与所述任意一组所述第一计数模块连接的上一组第一计数模块的第二组合逻辑单元的输出端连接，所述第二组合逻辑单元的输入端与所述任意一组所述第一计数模块的第一组合逻辑单元的输出端连接；

所述第一组合逻辑单元和所述第二组合逻辑单元的时钟信号端均用于输入时钟信号；

所述第一组合逻辑单元用于选择输出所述时钟信号或持续输出低电平信号；

所述第二组合逻辑单元用于选择输出所述时钟信号的反相信号或持续输出高电平信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，每相邻所述第一组合逻辑单元和所述第二组合逻辑单元之间的连接导线的长度相同。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，还包括模拟信号计数器；

所述模拟信号计数器包括级联的多组第二计数模块，所述多组第二计数模块依次连接成一开口环形结构，每一组所述第二计数模块的输出端与下一组所述第二计数模块的输入端连接；其中，

所述模拟信号计数器还包括与各组所述第二计数模块一一对应连接的第二锁存模块；所述第二锁存模块用于锁存模拟信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，所述第二计数模块均包括第三组合逻辑单元和第四组合逻辑单元；

对于任意一组所述第二计数模块，所述第三组合逻辑单元的输出端与所述任意一组所述第二计数模块对应连接的所述第二锁存模块连接；

所述串并转换电路还包括启动模块；其中，

第一组所述第二计数模块中的第三组合逻辑单元的输入端与所述启动模块的输出端连接；

除第一组所述第二计数模块之外，其余任意一组所述第二计数模块中的第三组合逻辑单元的输入端与所述其余任意一组所述第二计数模块连接的上一组所述第二计数模块的第四组合逻辑单元的输出端连接，所述第四组合逻辑单元的输入端与同一组所述第二计数模块的第三组合逻辑单元的输出端连接；

所述第三组合逻辑单元和所述第四组合逻辑单元的时钟信号端均用于输入所述时钟信号；

所述第三组合逻辑单元用于选择输出所述时钟信号或持续输出低电平信号；

所述第四组合逻辑单元用于选择输出所述时钟信号的反相信号或持续输出高电平信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，所述第一组合逻辑单元和所述第三组合逻辑单元均包括：

第一或非门，所述第一组合逻辑单元中第一或非门的第一输入端与上一组所述第一计数模块中的第二组合逻辑单元的输出端连接，第一组所述第二计数模块中的第三组合逻辑单元的第一或非门的第一输入端与所述启动模块的输出端连接，除第一组所述第二计数模块之外，其余组所述第二计数模块中的第三组合逻辑单元的第一或非门的第一输入端与上一组所述第二计数模块中的第四组合逻辑单元的输出端连接；

第一晶体管，所述第一晶体管的控制极与所述第一或非门的输出端连接，所述第一晶体管的第一极与所述第一或非门的第二输入端连接，所述第一晶体管的第二极接地；

第一传输门，所述第一传输门的输入端与时钟信号端连接，所述传输门的第一控制端与所述第一或非门的输出端连接，所述第一组合逻辑单元中的第一传输门的输出端与所述第一组合逻辑单元的输出端连接，所述第三组合逻辑单元中的第一传输门的输出端与所述第三组合逻辑单元的输出端连接；其中，所述第一传输门的输出端用于在所述第一传输门开启时输出时钟信号，在所述第一传输门关闭时持续输出低电平信号；

第一非门，所述第一非门的输入端与所述第一或非门的输出端连接，所述第一非门的输出端与所述第一传输门的第二控制端连接。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，所述第二组合逻辑单元和所述第四组合逻辑单元均包括：

第二或非门，所述第二组合逻辑单元中第二或非门的第一输入端与同一组所述第一计数模块的第一组合逻辑单元的输出端连接，所述第二组合逻辑单元中第二或非门的第二输入端与所述第二组合逻辑单元的输出端连接，所述第四组合逻辑单元中第二或非门的第一输入端与同一组所述第二计数模块的第三组合逻辑单元的输出端连接，所述第四组合逻辑单元中第二或非门的第二输入端与所述第四组合逻辑单元的输出端连接；

第二非门，所述第二非门的输入端与所述第二或非门的输出端连接；

第二晶体管，所述第二晶体管的控制极与所述第二非门的输出端连接，所述第二晶体管的第一极用于输入高电平信号；

第三非门，所述第三非门的输入端与所述第二晶体管的第二极连接，所述第二组合逻辑单元中的第三非门的输出端与所述第二组合逻辑单元的输出端连接，所述第四组合逻辑单元中的第三非门的输出端与所述第四组合逻辑单元的输出端连接；

第二传输门，所述第二传输门的输入端与所述时钟信号端连接，所述第二传输门的第一控制端与所述第二或非门的输出端连接，所述第二传输门的第二控制端与所述第二非门的输出端连接，所述第二传输门的输出端与所述第三非门的输入端连接；

所述第二传输门的输出端用于在所述第二传输门开启时输出所述时钟信号的反相信号，在所述第二传输门关闭时持续输出高电平信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，所述第一锁存模块和所述第二锁存模块均包括：

第三传输门，所述第三传输门的输入端用于输入数据信号，所述第三传输门的第一控制端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接；

第四非门，所述第四非门的输出端与所述第三传输门的第二控制端连接，所述第四非门的输入端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接；

第四传输门，所述第四传输门的输入端与所述第三传输门的输出端连接，所述第四传输门的第一控制端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接，所述第四传输门的输出端与所述第一锁存模块或所述第二锁存模块的输出端连接；

第五非门，所述第五非门的输入端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接，所述第五非门的输出端与所述第四传输门的第二控制端连接；

第三或非门，所述第三或非门的第一输入端与所述第三传输门的输出端连接，所述第三或非门的第二输入端与复位信号端连接；

第六非门，所述第六非门的输入端与所述第三或非门的输出端漏极，所述第六非门的输出端与所述第一锁存模块或所述第二锁存模块的输出端连接。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，所述启动模块包括：

第四或非门，所述第四或非门的第一输入端用于输入所述时钟信号，所述第四或非门的输出端用于输出启动信号；

第七非门，所述第七非门的输入端与所述第四或非门的输出端连接，所述第七非门的输出端与所述第四或非门的第二输入端连接。

相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种串并转换电路。

本发明实施例的有益效果如下：

本发明实施例提供的串并转换电路及显示面板，该串并转换电路包括数据信号计数器；数据信号计数器包括多组第一计数模块，多组第一计数模块依次连接成闭合环形回路，每一组第一计数模块的输出端与下一组第一计数模块的输入端连接；数据信号计数器还包括与各组第一计数模块一一对应连接的第一锁存模块；第一锁存模块用于锁存数据信号。通过将数据信号计数器中多组第一计数模块围成一闭合环形回路，这样可以使多组第一计数模块之间的连接导线的长度相同，这样多组第一计数模块之间的连接导线的负载均衡，不会出现由于局部连接导线的长度较长而发生信号延迟的问题，从而可以保证系统可工作的最高频率。

附图说明

图1为相关技术中串并转换电路的结构示意图；

图2为本发明实施例提供的串并转换电路的结构示意图之一；

图3为本发明实施例提供的串并转换电路的结构示意图之二；

图4为本发明实施例提供的串并转换电路中启动模块的具体电路结构示意图；

图5为本发明实施例提供的串并转换电路中第一组合逻辑单元和第三组合逻辑单元的具体电路结构示意图；

图6为本发明实施例提供的串并转换电路中第二组合逻辑单元和第四组合逻辑单元的具体电路结构示意图；

图7为本发明实施例提供的串并转换电路中第一计数模块和第二计数模块的具体电路结构示意图；

图8为本发明实施例提供的串并转换电路的具体电路结构示意图之一；

图9为本发明实施例提供的串并转换电路的具体电路结构示意图之二。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明提供的串并转换电路及显示面板的具体实施方式进行详细地说明。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

附图中各部件的形状和大小不反映真实比例，目的只是示意说明本发明内容。

相关技术中的串并转换电路，如图1所示，包括模拟信号计数器1和数据信号计数器2，以及与模拟信号计数器1和数据信号计数器2对应的锁存器Latch，模拟信号计数器1的输出端与数据信号计数器2的输入端连接，模拟信号计数器1和数据信号计数器2均包括多个组合逻辑单元A和组合逻辑单元B，一组组合逻辑单元A和组合逻辑单元B构成一个计数模块，组合逻辑单元A对应连接锁存器Latch以锁存相应的模拟信号或数据信号。图1中以模拟信号计数器1包括四个计数模块(即四组组合逻辑单元A和组合逻辑单元B)、数据信号计数器2包括8个计数模块(即八组组合逻辑单元A和组合逻辑单元B)为例，对应包括12个锁存器Latch 0-Latch 11。从图1中可以看出，模拟信号计数器1和数据信号计数器2的版图设计采用简单的单排线性排列或者双排线性排列，没有结合电路的原理来进行优化，没有把模拟信号计数器和数据信号计数器区分开来，这样会导致工作时数据信号计数器2中Latch 4对应的组合逻辑单元A的输入端与Latch 11对应的组合逻辑单元B的输出端之间的连接导线01的长度较其他组合逻辑单元A和组合逻辑单元B之间的连接导线02的长度长，从而使Latch 4对应的组合逻辑单元A的输入端与Latch 11对应的组合逻辑单元B的输出端之间的连接导线的负载较大，导致数据信号计数器2中连接导线的负载不均衡，导致局部发生信号延迟的问题，从而造成系统可工作的最高频率下降。

有鉴于此，本发明实施例提供的一种串并转换电路，如图2所示，包括数据信号计数器100；

数据信号计数器100包括多组第一计数模块10，多组第一计数模块10依次连接成闭合环形回路，每一组第一计数模块10的输出端与下一组第一计数模块10的输入端连接；

数据信号计数器100还包括与各组第一计数模块10一一对应连接的第一锁存模块20；第一锁存模块20用于锁存数据信号。

具体地，本发明实施例提供的上述串并转换电路，通过将数据信号计数器100中多组第一计数模块10围成一闭合环形回路，这样可以使多组第一计数模块10之间的连接导线01的长度相同，这样多组第一计数模块10之间的连接导线01的负载均衡，不会出现由于局部连接导线01的长度较长而发生信号延迟的问题，从而可以保证系统可工作的最高频率。

需要说明的是，闭合环形回路是通过将各第一计数模块首尾相接构成环形回路，而不是简单的几何上的环形结构。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，如图3所示，第一计数模块10均包括第一组合逻辑单元11和第二组合逻辑单元12；其中，

对于任意一组第一计数模块10，第一组合逻辑单元11的输出端与任意一组第一计数模块10对应连接的第一锁存模块20连接，第一组合逻辑单元11的输入端与任意一组第一计数模块10对应连接的上一组第一计数模块10的第二组合逻辑单元12的输出端连接，第二组合逻辑单元12的输入端与任意一组第一计数模块10的第一组合逻辑单元11的输出端连接；

第一组合逻辑单元11和第二组合逻辑单元12的时钟信号端均用于输入时钟信号；

第一组合逻辑单元11用于选择输出时钟信号或持续输出低电平信号；

第二组合逻辑单元12用于选择输出时钟信号的反相信号或持续输出高电平信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，如图3所示，每相邻第一组合逻辑单元11和第二组合逻辑单元12之间的连接导线的长度相同。这样数据信号计数器100中各逻辑组合电路之间的连接导线01的长度相同，因此负载均衡，信号传输稳定，不会发生信号延迟的问题，从而可以进一步保证系统可工作的最高频率。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，如图2所示，还包括模拟信号计数器200；

模拟信号计数器200包括级联的多组第二计数模块30，多组第二计数模块30依次连接成一开口环形结构，每一组第二计数模块30的输出端与下一组第二计数模块30的输入端连接；其中，

模拟信号计数器200还包括与各组第二计数模块30一一对应连接的第二锁存模块40；第二锁存模块40用于锁存模拟信号。

上述图2所示的模拟信号计数器200中多组第二计数模块30依次连接不闭合的排列方式是为了使数据信号计数器100中多组第一计数模块20围成一闭合环形回路，而不像相关技术中模拟信号计数器200的多组第二计数模块30直接采用单排线性排列，这样使得数据信号计数器100中的多组第一计数模块20采用双排线性排列，而使数据信号计数器100中第一个组合逻辑单元和最后一个组合逻辑单元之间的连接导线的长度较其他组合逻辑单元之间的连接导线的长度长很多，而使负载不均衡，信号传输延迟的问题；因此本发明实施例的提供的方案可以使各组合逻辑单元之间的连接导线的长度相同，负载均衡，因此信号传输稳定，不会发生信号延迟的问题，从而可以进一步保证系统可工作的最高频率。

需要说明的是，模拟信号计数器是用于确定数据信号计数器的工作模式，例如选择4位、8位输出等工作模式。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，如图3所示，第二计数模块30均包括第三组合逻辑单元31和第四组合逻辑单元32；

对于任意一组第二计数模块30，第三组合逻辑单元31的输出端与任意一组第二计数模块30对应连接的第二锁存模块40连接；

串并转换电路还包括启动模块(图中未示出)；其中，

第一组第二计数模块30中的第三组合逻辑单元31的输入端与启动模块的输出端连接；具体地，第一组第二计数模块30是指其包括的第三组合逻辑单元31的输入端没有与其它任何的组合逻辑单元连接，即图2和图3中实线圆圈内的第二计数模块30为第一组第二计数模块30；

除第一组第二计数模块30之外，其余任意一组第二计数模块30中的第三组合逻辑单元31的输入端与其余任意一组第二计数模块30连接的上一组第二计数模块30的第四组合逻辑单元32的输出端连接，第四组合逻辑单元32的输入端与同一组第二计数模块30的第三组合逻辑单元31的输出端连接；

第三组合逻辑单元31和第四组合逻辑单元32的时钟信号端均用于输入时钟信号；

第三组合逻辑单元31用于选择输出时钟信号或持续输出低电平信号；

第四组合逻辑单元32用于选择输出时钟信号的反相信号或持续输出高电平信号。

需要说明的是，图3所示的串并转换电路中没有具体示意出第一组合逻辑单元11和第二组合逻辑单元12、第三组合逻辑单元31和第四组合逻辑单元32的输入端、输出端及时钟信号端等端的示意图，这些具体结构及电路工作原理在本发明后面的介绍中详细解释，图3仅是为了说明数据信号计数器100和模拟信号计数器200中各组合逻辑单元的排列布局，以使本发明的串并转换电路中多组第一计数模块10之间的连接导线01的负载均衡，不会出现由于局部连接导线01的长度较长而发生信号延迟的问题，从而可以保证系统可工作的最高频率。

具体而言，在本发明的实施例中，模拟信号计数器200可通过上述启动模块根据输入的时钟信号生成启动信号，并通过启动模块的输出端输出启动信号，以及通过第三组合逻辑单元31的输入端接收启动信号，其中，通过第二计数模块30的第三组合逻辑单元31选择输出时钟信号或持续输出低电平信号，以及，通过第二计数模块30的第四组合逻辑单元32选择输出时钟信号的反相信号或持续输出高地平信号，以通过第二计数模块30将时钟信号进行分割，产生多个采样脉冲信号。数据信号计数器100的第一组第一计数模块中的第一组合逻辑单元11通过接收模拟信号计数器200的最后一组第一计数模块中的第四组合逻辑单元32输出的信号，其中，通过第一计数模块10的第一组合逻辑单元11选择输出时钟信号或持续输出低电平信号，以及，通过第一计数模块10的第二组合逻辑单元12选择输出时钟信号的反相信号或持续输出高地平信号，以通过第一计数模块10将时钟信号进行分割，产生多个采样脉冲信号。

需要说明的是，第一组第二计数模块30的输入端与启动模块的输出端连接，与第一组第二计数模块30级联的其余组第二计数模块30的输入端与上一组第二计数模块30的输出端相连，第一组第二计数模块30的输入端接收启动模块的输出端输出的启动信号，与第一组第二计数模块30级联的其余组第二计数模块30的输入端接收上一组第二计数模块30输出端的信号，从而，通过第三组合逻辑单元31选择输出第二计数模块30的时钟信号端输入的时钟信号或持续输出低电平信号，以及，通过第四组合逻辑单元32选择输出第二计数模块30的时钟信号端输入的时钟信号的反相信号或持续输出高地平信号，以通过第二计数模块30将时钟信号进行分割，产生多个采样脉冲信号。第一计数模块10的输入端与上一组第一计数模块10的输出端相连，以接收上一组第一计数模块10输出端的信号，从而，通过第一组合逻辑单元11选择输出第一计数模块10的时钟信号端输入的时钟信号或持续输出低电平信号，以及，通过第二组合逻辑单元12选择输出第一计数模块10的时钟信号端输入的时钟信号的反相信号或持续输出高地平信号，以通过第一计数模块10将时钟信号进行分割，产生多个采样脉冲信号。

需要说明的是，本发明上述图2和图3中均未示意出与第一组第一计数模块10中的第三组合逻辑单元31连接的启动模块，在下面的介绍中详细介绍启动模块的结构和原理。

下面对本发明实施例提供的串并转换电路的具体电路结构和工作原理进行解释说明。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，启动模块具体用于：根据时钟信号和自身反馈的上一时刻的输出信号生成当前时刻的启动信号。也就是说，启动模块可根据时钟信号和自身反馈的上一时刻的输出信号生成当前时刻的启动信号，以输出当前时刻的启动信号，并通过第一组第二计数模块中的第三组合逻辑单元根据当前时刻的启动信号，生成当前时刻的采样脉冲信号。

进一步地，根据本发明的一个实施例，如图4所示，启动模块可以包括：第四或非门21和第七非门22。

其中，第四或非门21的第一输入端用于输入时钟信号端CLK的时钟信号，第四或非门21的输出端OUT用于输出启动信号；第七非门22的输入端与第四或非门21的输出端OUT连接，第七非门22的输出端与第四或非门21的第二输入端连接。

具体地，在本发明的实施例中，若第四或非门21的第一输入端的信号为低电平信号，且第四或非门21的第二输入端的信号为低电平信号(无输入)，则第四或非门21的输出端输出启动信号(高电平信号)，第七非门22的输出端输出低电平信号。

需要说明的是，若第四或非门21的第二输入端的信号为高电平信号，则第四或非门21的输出端停止输出启动信号(无输出)，第七非门22的输出端持续输出高电平信号，换言之，当第四或非门21的第二输入端的信号为高电平信号时，无论第四或非门21的第一输入端的时钟信号为高电平信号或低电平信号，第四或非门21的输出端均输出低电平信号(无输出)，第七非门22的输出端均输出高电平信号。

在具体实施时，第一组合逻辑单元和第三组合逻辑单元具体用于：根据对应的上一组计数模块中的组合逻辑单元的输出端的信号和自身上一时刻反馈的信号，选择输出时钟信号或持续输出低电平信号。也就是说，第一组合逻辑单元和第三组合逻辑单元可根据各自对应的上一组计数模块中的组合逻辑单元的输出端的信号和自身反馈的上一时刻的输出信号，选择输出时钟信号或持续输出低电平信号，从而，将时钟信号进行分割，产生多个采样脉冲信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，如图5所示，第一组合逻辑单元和第三组合逻辑单元均包括：

第一或非门41，第一组合逻辑单元中第一或非门41的第一输入端与上一组第一计数模块中的第二组合逻辑单元的输出端连接，第一组第二计数模块中的第三组合逻辑单元的第一或非门41的第一输入端与启动模块的输出端OUT连接，除第一组第二计数模块之外，其余组第二计数模块中的第三组合逻辑单元的第一或非门41的第一输入端与上一组第二计数模块中的第四组合逻辑单元的输出端连接；

第一晶体管42，第一晶体管42的控制极与第一或非门41的输出端连接，第一晶体管42的第一极与第一或非门41的第二输入端连接，第一晶体管42的第二极接地；

第一传输门43，第一传输门43的输入端与时钟信号端CLK连接，第一传输门43的第一控制端与第一或非门41的输出端连接，第一组合逻辑单元中的第一传输门43的输出端与第一组合逻辑单元的输出端OUT连接，第三组合逻辑单元中的第一传输门43的输出端与第三组合逻辑单元的输出端OUT连接；其中，第一传输门43的输出端用于在第一传输门43开启时输出时钟信号，在第一传输门43关闭时持续输出低电平信号；

第一非门44，第一非门44的输入端与第一或非门41的输出端连接，第一非门44的输出端与第一传输门43的第二控制端连接。

具体地，在本发明的实施例中，若图4所示的启动模块的输出端OUT的信号或上一组第一计数模块中的第二组合逻辑单元的输出端的信号为高电平信号，即第一或非门41的第一输入端的信号为高电平信号，则第一或非门41的输出端的信号为低电平信号，第一晶体管42的控制极为低电平，第一传输门43的第一控制端的信号为低电平信号，第一非门44的输出端的信号为高电平信号，第一传输门43的第二控制端的信号为高电平信号，此时，第一传输门43打开，第一晶体管42关断，第一传输门43的输出端输出时钟信号。

以及，若图4所示的启动模块的输出端OUT的信号或上一组第一计数模块中的第二组合逻辑单元的输出端的信号为低电平信号，且自身上一时刻反馈的信号的低电平信号，即第一或非门41的第一输入端和第二输入端的信号均为低电平信号，则第一或非门41的输出端的信号为高电平信号，第一晶体管42的控制极为高电平，第一传输门43的第一控制端的信号为高电平信号，此时，第一传输门43关闭，第一晶体管42导通，第一传输门43的输出端持续输出低电平信号。

在具体实施时，第二组合逻辑单元和第四组合逻辑单元具体用于：根据对应的同一组计数模块中的其它组合逻辑单元的输出端的信号和自身上一时刻反馈的信号，选择输出时钟信号的反相信号或持续输出高电平信号。也就是说，第二组合逻辑单元和第四组合逻辑单元可根据对应的同一组计数模块中的其它组合逻辑单元的输出端的信号和自身反馈的上一时刻的输出信号，选择输出时钟信号的反相信号或持续输出高电平信号，从而，将时钟信号进行分割，产生多个采样脉冲信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，如图6所示，第二组合逻辑单元和第四组合逻辑单元均包括：

第二或非门51，第二组合逻辑单元中第二或非门51的第一输入端与同一组第一计数模块10的第一组合逻辑单元的输出端连接，第二组合逻辑单元中第二或非门51的第二输入端与第二组合逻辑单元的输出端OUT连接，第四组合逻辑单元中第二或非门51的第一输入端与同一组第二计数模块30的第三组合逻辑单元的输出端连接，第四组合逻辑单元中第二或非门51的第二输入端与第四组合逻辑单元的输出端OUT连接；

第二非门52，第二非门52的输入端与第二或非门51的输出端连接；

第二晶体管53，第二晶体管53的控制极与第二非门52的输出端连接，第二晶体管53的第一极用于输入高电平信号(例如直流电源信号VDD，或者高电平的脉冲信号)；

第三非门54，第三非门54的输入端与第二晶体管53的第二极连接，第二组合逻辑单元中的第三非门54的输出端与第二组合逻辑单元的输出端OUT连接，第四组合逻辑单元中的第三非门54的输出端与第四组合逻辑单元的输出端OUT连接；

第二传输门55，第二传输门55的输入端与时钟信号端CLK连接，第二传输门55的第一控制端与第二或非门51的输出端连接，第二传输门55的第二控制端与第二非门52的输出端连接，第二传输门55的输出端与第三非门54的输入端连接；

第二传输门55的输出端用于在第二传输门55开启时输出时钟信号的反相信号，在第二传输门55关闭时持续输出高电平信号。

具体地，在本发明的实施例中，若上一组组合逻辑单元的输出端的信号为高电平信号，即第二或非门51的第一输入端的信号为高电平信号，则第二或非门51的输出端的信号为低电平信号，第二非门52的输出端的信号为高电平信号，第二晶体管53的控制极为高电平，第二传输门55的第一控制端的信号为低电平信号，第二传输门55的第二控制端的信号为高电平信号，此时，第二传输门55打开，第二晶体管53关断，第二传输门55的输出端通过第三非门54的输出端输出时钟信号的反相信号。

以及，若上一组组合逻辑单元的输出端的信号为低电平信号，且自身上一时刻反馈的信号为低电平信号，即第二或非门51的第一输入端和第二输入端的信号为低电平信号，则第二或非门51的输出端的信号为高电平信号，第二非门52的输出端的信号为低电平信号，第二晶体管53的控制极为低电平，第二传输门55的第一控制端的信号为高电平信号，此时，第二传输门55关闭，第二晶体管53打开，第二传输门55的输出端通过第三非门54的输出端持续输出高电平信号。

可选地，在具体实施时，在本发明实施例提供的上述串并转换电路中，如图7所示，第一锁存模块和第二锁存模块均包括：

第三传输门61，第三传输门61的输入端用于输入数据信号SI，第三传输门61的第一控制端与第一组合逻辑单元或第三组合逻辑单元的输出端OUT连接；

第四非门62，第四非门62的输出端与第三传输门61的第二控制端连接，第四非门62的输入端与第一组合逻辑单元或第三组合逻辑单元的输出端OUT连接；

第四传输门63，第四传输门63的输入端与第三传输门61的输出端连接，第四传输门63的第一控制端与第一组合逻辑单元或第三组合逻辑单元的输出端OUT连接，第四传输门63的输出端与第一锁存模块或第二锁存模块的输出端连接；

第五非门64，第五非门64的输入端与第一组合逻辑单元或第三组合逻辑单元的输出端OUT连接，第五非门64的输出端与第四传输门的第二控制端连接，

第三或非门65，第三或非门65的第一输入端与第三传输门的输出端连接，第三或非门65的第二输入端与复位信号端RST连接；

第六非门66，第六非门66的输入端与第三或非门65的输出端漏极，第六非门66的输出端与第一锁存模块或第二锁存模块的输出端连接。

具体地，在本发明的实施例中，复位信号端RST的信号一般为0，若上一级组合逻辑单元的输出端的信号为高电平信号，即第三传输门61的第一控制端的信号为高电平信号，则第四非门62的输出端的信号为低电平信号，第三传输门61打开；第四传输门63的第一控制端的信号为高电平信号，第五非门64的输出端的信号为低电平信号，第四传输门63关闭；数据信号端SI的信号通过第三或非门65和第六非门66的输出端输出。

具体地，根据本发明的一个具体实施例，结合图8和图9，对本发明实施例的串并转换电路的设计原理进一步说明，图8和图9中仅示意出部分电路结构，目的示意说明本发明的连接关系，实际电路结构的排列布局按照上述图3所示的排布方式；具体地，第三组合逻辑单元31或第一组合逻辑单元11可根据对应的启动信号或上一组计数模块中的组合逻辑单元的输出信号，控制第一传输门43的打开与关闭，以选择输出时钟信号或持续输出低电平信号，例如，当根据对应的启动信号或上一组计数模块中的组合逻辑单元的输出信号打开第一传输门43时，第三组合逻辑单元31或第一组合逻辑单元11输出时钟信号，当根据启动信号或上一组计数模块中的组合逻辑单元的输出信号关闭第一传输门43时，第三组合逻辑单元31或第一组合逻辑单元11持续输出低电平信号，另外，第四组合逻辑单元32或第二组合逻辑单元12可根据同一组计数模块中的其它组合逻辑单元的输出信号，控制第二传输门55的打开与关闭，以选择输出时钟信号或持续输出高电平信号，例如，当根据同一组计数模块中的组合逻辑单元的输出信号打开第二传输门55时，第四组合逻辑单元32或第二组合逻辑单元12输出时钟信号，当根据同一组计数模块中的组合逻辑单元的输出信号关闭第二传输门55时，第四组合逻辑单元32或第二组合逻辑单元12持续输出高电平信号。

因此，本发明实施例提供的串并转换电路可以实现分别对时钟信号的高电平信号和低电平信号进行分割，从而，在每个时钟周期内，获得分别对应高电平和低电平的脉冲采样信号。然后通过脉冲采样信号来控制并行的第一锁存模块，数据信号就可以锁存在第一锁存模块中，之后并行输出。本发明中的各组合逻辑单元就是用来将时钟信号转变成周期性脉冲采样信号的部分，数据存在对应的锁存模块中。

综上，根据本发明实施例的计数器，通过启动模块根据输入的时钟信号生成启动信号，并输出启动信号，并通过多个组合逻辑单元中的第三组合逻辑单元或第一组合逻辑单元选择输出时钟信号或持续输出低电平信号，以及通过第四组合逻辑单元或第二组合逻辑单元选择输出时钟信号的反相信号或持续输出高电平信号，并且将第三组合逻辑单元和第一组合逻辑单元输出的信号锁存在对应的锁存模块中，这样在所有第三组合逻辑单元和第一组合逻辑单元输出信号结束之后，同时将所有锁存模块锁存的信号输出。由此，该串并转换电路能够通过组合逻辑单元将时钟信号进行分割，产生多个采样脉冲信号，并且通过锁存模块实现并行输出。并且，通过将数据信号计数器中多组第一计数模块依次连接成闭合环形回路，这样可以使多组第一计数模块之间的连接导线的长度相同，这样多组第一计数模块之间的连接导线的负载均衡，不会出现由于局部连接导线的长度较长而发生信号延迟的问题，从而可以保证系统可工作的最高频率。

需要说明的是，第一至第四逻辑组合单元、第一计数模块和第二计数模块的结构不限于本发明实施例提供的结构。

基于同一发明构思，本发明实施例还提供了一种显示面板，包括：本发明实施例提供的上述任一种串并转换电路。该显示面板解决问题的原理与前述的串并转换电路相似，因此该显示面板的实施可以参见上述串并转换电路的实施，重复之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示面板的实施可以参见上述串并转换电路的实施例，重复之处不再赘述。

本发明实施例提供的串并转换电路及显示面板，该串并转换电路包括数据信号计数器；数据信号计数器包括多组第一计数模块，多组第一计数模块依次连接成闭合环形回路，每一组第一计数模块的输出端与下一组第一计数模块的输入端连接；数据信号计数器还包括与各组第一计数模块一一对应连接的第一锁存模块；第一锁存模块用于锁存数据信号。通过将数据信号计数器中多组第一计数模块围成一闭合环形结构，这样可以使多组第一计数模块之间的连接导线的长度相同，这样多组第一计数模块之间的连接导线的负载均衡，不会出现由于局部连接导线的长度较长而发生信号延迟的问题，从而可以保证系统可工作的最高频率。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种串并转换电路，其特征在于，包括数据信号计数器和模拟信号计数器；

所述数据信号计数器包括多组第一计数模块，所述多组第一计数模块依次连接成闭合环形回路，使所述多组第一计数模块之间的连接导线的长度相同，每一组所述第一计数模块的输出端与下一组所述第一计数模块的输入端连接；

所述数据信号计数器还包括与各组所述第一计数模块一一对应连接的第一锁存模块；所述第一锁存模块用于锁存数据信号；

所述模拟信号计数器包括级联的多组第二计数模块，所述多组第二计数模块依次连接成一开口环形结构，每一组所述第二计数模块的输出端与下一组所述第二计数模块的输入端连接；其中，

所述模拟信号计数器还包括与各组所述第二计数模块一一对应连接的第二锁存模块；所述第二锁存模块用于锁存模拟信号。

2.如权利要求1所述的串并转换电路，其特征在于，所述第一计数模块均包括第一组合逻辑单元和第二组合逻辑单元；其中，

对于任意一组所述第一计数模块，所述第一组合逻辑单元的输出端与所述任意一组所述第一计数模块对应连接的所述第一锁存模块的第一输入端连接，所述第一组合逻辑单元的输入端与所述任意一组所述第一计数模块连接的上一组第一计数模块的第二组合逻辑单元的输出端连接，所述第二组合逻辑单元的输入端与所述任意一组所述第一计数模块的第一组合逻辑单元的输出端连接；

所述第一组合逻辑单元和所述第二组合逻辑单元的时钟信号端均用于输入时钟信号；

所述第一组合逻辑单元用于选择输出所述时钟信号或持续输出低电平信号；

所述第二组合逻辑单元用于选择输出所述时钟信号的反相信号或持续输出高电平信号。

3.如权利要求2所述的串并转换电路，其特征在于，每相邻所述第一组合逻辑单元和所述第二组合逻辑单元之间的连接导线的长度相同。

4.如权利要求1所述的串并转换电路，其特征在于，所述第二计数模块均包括第三组合逻辑单元和第四组合逻辑单元；

对于任意一组所述第二计数模块，所述第三组合逻辑单元的输出端与所述任意一组所述第二计数模块对应连接的所述第二锁存模块连接；

所述串并转换电路还包括启动模块；其中，

第一组所述第二计数模块中的第三组合逻辑单元的输入端与所述启动模块的输出端连接；

除第一组所述第二计数模块之外，其余任意一组所述第二计数模块中的第三组合逻辑单元的输入端与所述其余任意一组所述第二计数模块连接的上一组所述第二计数模块的第四组合逻辑单元的输出端连接，所述第四组合逻辑单元的输入端与同一组所述第二计数模块的第三组合逻辑单元的输出端连接；

所述第三组合逻辑单元和所述第四组合逻辑单元的时钟信号端均用于输入所述时钟信号；

所述第三组合逻辑单元用于选择输出所述时钟信号或持续输出低电平信号；

所述第四组合逻辑单元用于选择输出所述时钟信号的反相信号或持续输出高电平信号。

5.如权利要求4所述的串并转换电路，其特征在于，所述第一组合逻辑单元和所述第三组合逻辑单元均包括：

第一或非门，所述第一组合逻辑单元中第一或非门的第一输入端与上一组所述第一计数模块中的第二组合逻辑单元的输出端连接，第一组所述第二计数模块中的第三组合逻辑单元的第一或非门的第一输入端与所述启动模块的输出端连接，除第一组所述第二计数模块之外，其余组所述第二计数模块中的第三组合逻辑单元的第一或非门的第一输入端与上一组所述第二计数模块中的第四组合逻辑单元的输出端连接；

第一晶体管，所述第一晶体管的控制极与所述第一或非门的输出端连接，所述第一晶体管的第一极与所述第一或非门的第二输入端连接，所述第一晶体管的第二极接地；

第一传输门，所述第一传输门的输入端与时钟信号端连接，所述传输门的第一控制端与所述第一或非门的输出端连接，所述第一组合逻辑单元中的第一传输门的输出端与所述第一组合逻辑单元的输出端连接，所述第三组合逻辑单元中的第一传输门的输出端与所述第三组合逻辑单元的输出端连接；其中，所述第一传输门的输出端用于在所述第一传输门开启时输出时钟信号，在所述第一传输门关闭时持续输出低电平信号；

第一非门，所述第一非门的输入端与所述第一或非门的输出端连接，所述第一非门的输出端与所述第一传输门的第二控制端连接。

6.如权利要求5所述的串并转换电路，其特征在于，所述第二组合逻辑单元和所述第四组合逻辑单元均包括：

第二或非门，所述第二组合逻辑单元中第二或非门的第一输入端与同一组所述第一计数模块的第一组合逻辑单元的输出端连接，所述第二组合逻辑单元中第二或非门的第二输入端与所述第二组合逻辑单元的输出端连接，所述第四组合逻辑单元中第二或非门的第一输入端与同一组所述第二计数模块的第三组合逻辑单元的输出端连接，所述第四组合逻辑单元中第二或非门的第二输入端与所述第四组合逻辑单元的输出端连接；

第二非门，所述第二非门的输入端与所述第二或非门的输出端连接；

第二晶体管，所述第二晶体管的控制极与所述第二非门的输出端连接，所述第二晶体管的第一极用于输入高电平信号；

第三非门，所述第三非门的输入端与所述第二晶体管的第二极连接，所述第二组合逻辑单元中的第三非门的输出端与所述第二组合逻辑单元的输出端连接，所述第四组合逻辑单元中的第三非门的输出端与所述第四组合逻辑单元的输出端连接；

第二传输门，所述第二传输门的输入端与所述时钟信号端连接，所述第二传输门的第一控制端与所述第二或非门的输出端连接，所述第二传输门的第二控制端与所述第二非门的输出端连接，所述第二传输门的输出端与所述第三非门的输入端连接；

所述第二传输门的输出端用于在所述第二传输门开启时输出所述时钟信号的反相信号，在所述第二传输门关闭时持续输出高电平信号。

7.如权利要求1所述的串并转换电路，其特征在于，所述第一锁存模块和所述第二锁存模块均包括：

第三传输门，所述第三传输门的输入端用于输入数据信号，所述第三传输门的第一控制端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接；

第四非门，所述第四非门的输出端与所述第三传输门的第二控制端连接，所述第四非门的输入端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接；

第四传输门，所述第四传输门的输入端与所述第三传输门的输出端连接，所述第四传输门的第一控制端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接，所述第四传输门的输出端与所述第一锁存模块或所述第二锁存模块的输出端连接；

第五非门，所述第五非门的输入端与所述第一组合逻辑单元或所述第三组合逻辑单元的输出端连接，所述第五非门的输出端与所述第四传输门的第二控制端连接，

第三或非门，所述第三或非门的第一输入端与所述第三传输门的输出端连接，所述第三或非门的第二输入端与复位信号端连接；

第六非门，所述第六非门的输入端与所述第三或非门的输出端漏极，所述第六非门的输出端与所述第一锁存模块或所述第二锁存模块的输出端连接。

8.如权利要求4所述的串并转换电路，其特征在于，所述启动模块包括：

第四或非门，所述第四或非门的第一输入端用于输入所述时钟信号，所述第四或非门的输出端用于输出启动信号；

第七非门，所述第七非门的输入端与所述第四或非门的输出端连接，所述第七非门的输出端与所述第四或非门的第二输入端连接。

9.一种显示面板，其特征在于，包括：如权利要求1-8任一项所述的串并转换电路。

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