CN104853119A - 固态成像装置和照相机 - Google Patents

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Abstract

本发明公开了固态成像装置和照相机。该固态成像装置包含多个像素和被配置为将模拟信号的像素信号转换成数字信号的A/D转换单元，其中，A/D转换单元包括比较器、采样单元、计数器以及被配置为基于计数器的计数结果和采样单元的采样结果输出数字信号的输出单元，并且采样单元包括分别被配置为响应于第一和第二时钟信号而对来自比较器的输出进行锁存的第一和第二锁存单元、以及被配置为响应于第二锁存单元的输出而对来自第一锁存单元的输出进行锁存的第三锁存单元。

Description

固态成像装置和照相机
技术领域
本发明涉及固态成像装置和照相机。
背景技术
固态成像装置可包含多个像素和其中的每一个对来自每个像素的信号进行A/D转换的转换单元。每个转换单元包含例如比较来自每个像素的信号的大小与斜坡信号的大小的比较单元、以及计数从比较开始时直到大小关系逆转的时间的计数单元。计数单元接收时钟信号，并且通过使用时钟信号计数时间。日本专利公开No.2010-258817描述了如下的布置：在该布置中，转换单元被设置在以矩阵布置多个像素的像素阵列的每一列上，并且每个转换单元包含用于响应于来自每个像素的信号与斜坡信号之间的大小关系的逆转而保持计数单元的计数结果的锁存单元。
发明内容
本发明的第一方面提供一种固态成像装置，该固态成像装置包含多个像素和分别被配置为对来自多个像素中的每一个的信号进行A/D转换的转换单元，转换单元中的每一个包括：比较单元，该比较单元被配置为接收基准信号，并且将来自像素的模拟信号与基准信号进行比较；采样单元，该采样单元被配置为接收第一时钟信号，并且基于比较单元的输出对第一时钟信号的信号电平进行采样；计数器，该计数器被配置为接收第一时钟信号，并且基于比较单元的输出对直到模拟信号与基准信号之间的大小关系逆转的时间进行计数；以及输出单元，该输出单元被配置为基于计数器的计数结果和采样单元的采样结果输出与模拟信号对应的数字信号，并且采样单元包括：第一锁存单元，该第一锁存单元被配置为响应于第一时钟信号而对比较单元的输出进行锁存；第二锁存单元，该第二锁存单元被配置为响应于具有与第一时钟信号的相位不同的相位的第二时钟信号而对比较单元的输出进行锁存；以及第三锁存单元，该第三锁存单元被配置为响应于第二锁存单元的输出而对第一锁存单元的输出进行锁存。
本发明的第二方面提供一种固态成像装置，该固态成像装置包含多个像素和分别被配置为对来自多个像素中的每一个的信号进行A/D转换的转换单元，转换单元中的每一个包括：比较单元，该比较单元被配置为接收基准信号，并且将来自像素的模拟信号与基准信号进行比较；时钟端子，该时钟端子被配置为接收时钟信号；计数器，该计数器包含输入端子，并且被配置为在输入端子处接收时钟信号，并且基于比较单元的输出对直到模拟信号与基准信号之间的大小关系逆转的时间进行计数；开关，该开关被布置在时钟端子与输入端子之间；电势固定单元，该电势固定单元被配置为固定输入端子的电势；以及输出单元，该输出单元被配置为基于计数器的计数结果输出与模拟信号对应的数字信号，其中，在该大小关系逆转之前，使得开关导通以向计数器供给时钟信号，并且在该大小关系逆转之后，使得开关非导通以停止向计数器供给时钟信号并且使电势固定单元将输入端子的电势固定在该大小关系逆转时所获得的输入端子的电势。
本发明的第三方面提供一种固态成像装置，该固态成像装置包含多个像素和分别被配置为对来自多个像素中的每一个的信号进行A/D转换的转换单元，转换单元中的每一个包括：比较单元，该比较单元被配置为接收基准信号，并且将来自像素的模拟信号与基准信号进行比较；第一计数器，该第一计数器被配置为接收第一时钟信号，并且基于比较单元的输出对直到模拟信号与基准信号之间的大小关系逆转的时间进行计数；第二计数器，该第二计数器被配置为接收具有比第一时钟信号的频率低的频率的第二时钟信号，并且基于比较单元的输出对直到该大小关系逆转的时间进行计数；单元，该单元被配置为控制第一时钟信号向第一计数器的供给和第二时钟信号向第二计数器的供给；以及输出单元，该输出单元被配置为基于第一计数器和第二计数器的计数结果输出与模拟信号对应的数字信号，其中，在该大小关系逆转之前的时段期间，单元停止向第一计数器供给第一时钟信号，并且向第二计数器供给第二时钟信号，在该大小关系逆转之后、第二时钟信号的逻辑电平改变之前的时段期间，单元在向第一计数器供给第一时钟信号的同时向第二计数器供给第二时钟信号，并且在该大小关系逆转并且第二时钟信号的逻辑电平改变之后的时段期间，单元停止向第一计数器供给第一时钟信号，并且停止向第二计数器供给第二时钟信号。
本发明的进一步特征将从示例性实施例的以下描述(参照附图)变得清晰。
附图说明
图1是用于解释固态成像装置的布置的示例的框图；
图2是用于解释读出单元的布置的示例的示图；
图3A和图3B是分别用于解释时钟锁存单元的布置的示例的示图；
图4A、图4B、图4C1、图4C2、图4D1、图4D2和图4E是用于解释锁存单元的布置的示例和布置中的操作的示图；
图5A和图5B是分别用于解释时钟锁存单元的操作的示例的定时图；
图6是用于解释读出单元的操作的示例的定时图；
图7A1～7A4和图7B1～7B4是分别用于解释时钟锁存单元的操作的示例的定时图；
图8A和图8B是用于解释供给到时钟锁存单元的时钟信号的示图；
图9A～9C是用于解释锁存单元的布置的示例的示图；
图10是用于解释读出单元的布置的示例的示图；
图11A和图11B是用于解释时钟锁存单元的布置的示例的示图；
图12A和图12B是分别用于解释时钟锁存单元的操作的定时图；
图13A1～13A4和图13B1～13B4是分别用于解释时钟锁存单元的操作的示例的定时图；
图14A和图14B是用于解释读出单元和单元的布置的示例的示图；
图15A～15C是用于解释单元的操作的示例的示图；
图16A和16B是用于解释读出单元和时钟锁存单元的布置的示例的示图；
图17A～17D是分别用于解释时钟锁存单元的操作的示例的定时图；
图18是用于解释读出单元的布置的示例的示图；
图19A和图19B是用于解释读出单元和时钟锁存单元的布置的示例的示图；
图20A和图20B是分别用于解释读出单元和时钟锁存单元的操作的示例的定时图；
图21是用于解释固态成像装置的布置的示例的框图；以及
图22A和图22B分别是用于解释读出单元的布置的示例和布置中的操作的示图。
具体实施方式
在日本专利公开No.2010-258817的图8等中所描述的锁存电路具有用于响应于比较单元的输出而锁存输入时钟信号的布置。因此，每次时钟信号的信号电平改变时，就在构成锁存电路的逆变器(inverter)等中不需要地产生贯通电流(through current)。
贯通电流导致电力消耗的增加。当计数单元的数量通过例如在像素阵列的每一列上设置计数单元而增加时，这可能是更严重的问题。
以下要描述的每个实施例提供在减少固态成像装置的A/D转换中的电力消耗上有利的技术。
(第一实施例)
将参照图1、图2、图3A、图3B、图4A、图4B、图4C1、图4C2、图4D1、图4D2、图4E、图5A、图5B、图6、图7A1～7A4、图7B1～7B4、图8A、图8B和图9A～9C描述第一实施例。图1是示出根据本实施例的固态成像装置100的布置的示例的框图。固态成像装置100包含像素阵列1、垂直扫描电路2、读出单元3、水平扫描电路4和处理单元5。像素阵列1包含以阵列布置的多个像素PX。垂直扫描电路2向像素阵列1输出用于从每个像素PX读出信号的控制信号，并且对于每一行依次驱动像素PX。每个读出单元3与像素阵列1的每一列对应地布置，并且用作对于来自每个像素PX的信号执行A/D转换(模拟/数字转换)的转换单元。水平扫描电路4向读出单元3输出控制信号，并且水平地传送来自读出单元3的要被依次输出的信号。处理单元5对于通过水平扫描电路4的水平传送从读出单元3读出的信号执行预定的处理。固态成像装置100还包含向垂直扫描电路2和水平扫描电路4供给时钟信号的定时产生器6和向每个读出单元3供给基准信号的信号产生单元7。例如，使用斜坡信号作为基准信号。
图2示出读出单元3的示例。读出单元3包含比较单元11、时钟锁存单元12、计数器13和输出单元14。比较单元11比较来自像素PX的信号(模拟信号)与基准信号，并且向时钟锁存单元12和计数器13输出比较结果(输出COMP)。更具体地，比较单元11比较来自像素PX的信号Sig_PX的大小与基准信号VRAMP的大小。如果大小关系逆转，那么输出COMP的逻辑电平从高电平变为低电平或者从低电平变为高电平。输出COMP的逻辑电平以这种方式改变的事实将由“输出COMP反转”来表达。
时钟锁存单元12接收输出COMP以及时钟信号CLK1和CLK1B。当例如输出COMP反转时，时钟锁存单元12保持时钟信号CLK1的信号电平。即，时钟锁存单元12用作响应于比较单元11的输出而采样时钟信号CLK1的信号电平的采样单元。
计数器13通过使用时钟信号CLK1来计数直到输出COMP反转的时间，并且获取与该时间对应的计数值(例如，n比特)。
输出单元14接收时钟锁存单元12的1比特输出和计数器13的n比特输出，并且基于来自水平扫描电路4的控制信号向处理单元5输出(n+1)比特数字信号。注意，读出单元3还可在比较单元11的前级(preceding stage)处包含放大来自像素PX的信号并且向比较单元输入信号的放大单元。时钟锁存单元12和计数器13的输出比特的数量不限于本示例中的以上数量。
将参照图3A和图3B描述时钟锁存单元12。图3A示出时钟锁存单元12的布置的示例。时钟锁存单元12包含第一锁存单元111、第二锁存单元112和第三锁存单元113。锁存单元111～113中的每一个包含作为信号输入端子的输入IN、作为控制输入端子的输入CK和CKB以及作为输出端子的输出OUT和OUTB。输入CK和CKB接收具有不同相位的时钟信号CLK1和CLK1B。时钟信号之间的相位差为180°。输出OUTB以与输出OUT的电平相反的电平输出信号。
在本布置中，第一锁存单元111在输入IN处接收比较单元的输出COMP，并在输入CK和CKB处接收时钟信号CLK1和CLK1B。另一方面，第二锁存单元112在输入IN处接收比较单元的输出COMP，并在输入CK和CKB处接收时钟信号CLK1B和CLK1。并且，第三锁存单元113在输入IN处接收第一锁存单元111的输出L1，并在输入CK和CKB处接收第二锁存单元112的输出L2和作为输出L2的反转信号的输出L2B。第三锁存单元113的输出O1充当时钟锁存单元12的输出。
在本布置中，响应于比较单元11的输出COMP的反转，第一锁存单元111锁存时钟信号CLK1的下降沿，并且第二锁存单元112锁存时钟信号CLK1B的下降沿。并且，响应于第一锁存单元111的输出L1的反转，第三锁存单元113锁存第二锁存单元112的输出L2的下降沿。因此，在本布置中，即使时钟信号CLK1和CLK1B的逻辑电平改变，在时钟锁存单元12中也没有贯通电流产生。
以上描述的图3A示出第一锁存单元111和第二锁存单元112中的每一个接收具有不同相位的两个时钟信号CLK1和CLK1B的布置。然而，本实施例不限于此。
图3B示出时钟锁存单元12的布置的另一示例。在本布置中，第一锁存单元111接收时钟信号CLK1并且第二锁存单元接收时钟信号CLK1B。
更具体地，第一锁存单元111在输入IN处接收比较单元的输出COMP，并在输入CK处接收时钟信号CLK1。第二锁存单元112在输入IN处接收比较单元的输出COMP，并在输入CK处接收时钟信号CLK1B。时钟信号CLK1B为例如时钟信号CLK1的反转信号。第三锁存单元113在输入IN处接收第一锁存单元111的输出L1，并在输入CK处接收第二锁存单元112的输出L2。
在本布置中，响应于比较单元11的输出COMP的反转，第一锁存单元111锁存时钟信号CLK1的下降沿，并且第二锁存单元112锁存时钟信号CLK1B的下降沿。如果时钟信号CLK1B是时钟信号CLK1的反转信号，那么可改述为第二锁存单元112锁存时钟信号CLK1B的上升沿。并且，响应于第一锁存单元111的输出L1的反转，第三锁存单元113锁存第二锁存单元112的输出L2的下降沿。因此，在本布置中，同样地，即使时钟信号CLK1和CLK1B的逻辑电平改变，在时钟锁存单元12中也没有贯通电流产生。注意，已例示了每个锁存单元锁存信号的下降沿的布置。然而，每个锁存可被配置为锁存信号的上升沿。
图4A示出锁存单元111、112或113的电路布置的示例。图4B是示出锁存单元111、112或113的符号图。
图4C1是在输入CK处于高电平且输入CKB处于低电平的同时锁存单元111、112或113的输入IN从高电平变为低电平时的定时图。图4C2是在输入CK处于低电平且输入CKB处于高电平的同时输入IN从高电平变为低电平时的定时图。类似地，图4D1是在输入CK处于高电平的同时输入IN从低电平变为高电平时的定时图。图4D2是在输入CK处于低电平的同时输入IN从低电平变为高电平时的定时图。
在图4C1和图4D1所示的情况下，当输入IN的信号电平改变时，输出OUT的输出也改变。另一方面，在图4C2和图4D2所示的情况下，当输入CK在输入IN的信号电平改变之后从低电平变为高电平时，输出OUT的输出改变。即，在锁存单元111、112或113中，当输入CK处于高电平时，从输出OUT原样输出输入IN的信号电平。当输入CK处于低电平时，输出OUT的信号电平被维持。
可通过使用上述的锁存单元111～113形成图3A所例示的电路布置。更具体地，比较单元11的输出COMP被输入到锁存单元111和112的输入IN。时钟信号CLK1被输入到锁存单元111的输入CK和锁存单元112的输入CKB，并且时钟信号CLK1B被输入到锁存单元111的输入CKB和锁存单元112的输入CK。锁存单元111的输出OUT被输入到锁存单元113的输入IN。锁存单元112的输出OUT被输入到锁存单元113的输入CK。锁存单元112的输出OUTB被输入到锁存单元113的输入CKB。
连接锁存单元111的输出OUT与锁存单元113的输入IN的节点由“节点L1”表示。连接锁存单元112的输出OUT与锁存单元113的输入CK的节点由“节点L2”表示。连接锁存单元112的输出OUTB与锁存单元113的输入CKB的节点由“节点L2B”表示。注意，锁存单元111的输出OUTB与锁存单元113的输出OUTB二者均处于打开状态。
图5A和图5B是分别示出上述的时钟锁存单元12的操作的定时图。图5A和图5B中的每一个示出比较单元11的输出COMP、时钟信号CLK1和CLK1B、节点L1和L2的电势电平和时钟锁存单元12的输出O1的电势电平。时钟信号CLK1和CLK1B的逻辑电平彼此相反。图5A示出在时钟信号CLK1处于高电平时输出COMP从高电平变为低电平的情况。图5B示出在时钟信号CLK1处于低电平时输出COMP从高电平变为低电平的情况。
在图5A所示的情况下，当输出COMP从高电平变为低电平时，节点L1的电势电平从高电平变为低电平。此后，当时钟信号CLK1B从高电平变为低电平时，节点L2的电势电平从高电平变为低电平。即，在节点L1的电势电平从高电平变为低电平之后，节点L2的电势电平从高电平变为低电平(当节点L2的电势电平处于高电平时，节点L1的电势电平从高电平变为低电平)。因此，当节点L1的电势电平从高电平变为低电平时，锁存单元113的输出O1从高电平变为低电平。
另一方面，在图5B所示的情况下，当输出COMP从高电平变为低电平时，节点L2的电势电平从高电平变为低电平。此后，当时钟信号CLK1从低电平变为高电平时，节点L1的电势电平从高电平变为低电平。即，在节点L2的电势电平从高电平变为低电平之后，节点L1的电势电平从高电平变为低电平(当节点L2的电势电平处于低电平时，节点L1的电势电平从高电平变为低电平)。因此，第三锁存单元113的输出O1在高电平处保持不变。
即，时钟锁存单元12的锁存单元111～113中的每一个在时钟信号CLK1的上升沿和下降沿中的一个处执行锁存输入IN的信号电平的所谓的半锁存操作。响应于时钟信号CLK1的上升沿，锁存单元111锁存比较单元11的输出COMP。响应于时钟信号CLK1的下降沿(时钟信号CLK1B的上升沿)，锁存单元112锁存输出COMP。响应于锁存单元112的输出，锁存单元113锁存锁存单元111的输出。作为结果，时钟锁存单元12用作响应于输出COMP而采样时钟信号CLK1的信号电平的采样单元，并且获取锁存信号电平作为采样结果。
将参照图6描述计数器13的计数操作和作为计数结果的计数值。当计数开始时，基准信号VRAMP的电势电平线性地改变(例如，从低电平到高电平)。注意，图6所示的A/D转换时段是基准信号VRAMP的电势电平从低电平增加到高电平的时段。比较单元11比较来自像素PX的信号Sig_PX与基准信号VRAMP。当Sig_PX>VRAMP时，比较单元11的输出COMP处于高电平。当满足Sig_PX<VRAMP时，输出COMP的逻辑电平反转。注意，作为基准信号VRAMP，已例示了线性地改变的斜坡波形。然而，本发明不限于此，并且电势电平可逐步改变。
时钟信号CLK1被供给到计数器13。通过计数时钟信号CLK1的脉冲的数量，计数器13计数直到来自像素PX的信号Sig_PX与基准信号VRAMP之间的大小关系逆转的时间。以这种方式，能够基于直到来自像素PX的信号Sig_PX与基准信号VRAMP之间的大小关系逆转的时间获得计数值。
如上所述，输出单元14作为低比特将时钟锁存单元12的输出加到作为计数器13的计数结果的计数值，并且向例如处理单元5输出(n+1)比特数字信号。利用该布置，除了计数器13的计数结果以外，还能够以时钟信号CLK1的半周期的分辨率(resolution)获得计数结果。这在提高来自像素PX的信号的A/D转换精度上是有利的。
如图4A所例示的那样，时钟锁存单元12的锁存单元111～113中的每一个包含基于比较单元11的输出COMP而专门地(exclusively)或选择性地被驱动的多个晶体管和接收时钟信号CLK1等的多个晶体管。更具体地，例如，在锁存单元111～113中的每一个的第一级处，布置NMOS晶体管mn1和mn2以及PMOS晶体管mp1和mp2。晶体管mn1和mp1中的每一个的栅极与输入IN连接。晶体管mn2的栅极与输入CK连接，并且晶体管mp2的栅极与输入CKB连接。这四个晶体管mn1、mn2、mp1和mp2被串联地布置以便在电源节点与接地节点之间(在电源与GND之间)形成电流路径。
因此，当输出COMP维持在高电平或低电平时，使得基于比较单元11的输出COMP而专门地被驱动的两个晶体管mn1和mp1中的一个非导通。因此，当输出COMP维持在高电平或低电平时，通过接收时钟信号CLK1等在串联地布置的四个晶体管mn1、mn2、mp1和mp2的路径中没有贯通电流产生。
从另一观点看，当比较单元11的输出COMP处于高电平时，晶体管mp1非导通，并因此形成下一级的逆变器电路的晶体管mn3和mp3的栅极不被充电。另一方面，当输出COMP处于低电平时，晶体管mn1非导通，并因此晶体管mn3和mp3的栅极不被放电。即，当输出COMP维持在高电平或低电平时，通过接收时钟信号CLK1等的充电和放电不交替重复(既不发生充电也不发生放电)。
在后级处，布置逆变器电路(晶体管mn3和mp3)和接收逆变器电路的输出的两个晶体管mn4和mp4。这两个晶体管mn4和mp4以及分别与输入CK和CKB连接的两个晶体管mp5和mn5被串联地布置以便在电源与GND之间形成电流路径。由于四个晶体管mn4、mn5、mp4和mp5执行与晶体管mn1、mn2、mp1和mp2相同的操作，因此，通过接收时钟信号CLK1等没有贯通电流产生。
在图4A所示的布置中，在电源与GND之间的路径中，当输出COMP处于高电平时，在路径中串联地布置的两个晶体管中的一个非导通。当COMP处于低电平时，另一个晶体管非导通。在输出COMP处于高电平和输出COMP处于低电平的两种情况下，路径被维持在断开(OFF)状态。因此，通过接收时钟信号CLK1等在路径中没有贯通电流产生。本实施例在减少A/D转换中的电力消耗上是有利的。注意，已例示了使用NMOS晶体管和PMOS晶体管的布置。然而，本发明不限于此，并且可使用专门地驱动串联地布置的至少两个晶体管的任何布置。
将参照图7A1～7A4和图7B1～7B4描述时钟信号CLK1和CLK1B的占空比改变时的操作。例如，固态成像装置100包含用于向每个读出单元3供给时钟信号CLK1和CLK1B的两个时钟信号线。可沿像素阵列1的行方向布置两个时钟信号线。在两个时钟信号线中的每一个上以预定的间隔布置用于缓冲时钟信号CLK1等的缓冲器。通过使用例如NMOS晶体管和PMOS晶体管形成缓冲器。然而，如果NMOS晶体管和PMOS晶体管的驱动力彼此不同，那么时钟信号CLK1等的占空比可改变。
图7A1～7A4和图7B1～7B4是分别示出时钟信号CLK1等的占空比改变时的节点L1和L2以及输出O1的信号电平的定时图。在图7A1～7A4和图7B1～7B4中，点线表示时钟信号CLK1和CLK1B的占空比为50％时的波形。
图7A1～7A4示出时钟信号CLK1等的占空比变得小于50％时的四种情况。将例示占空比为25％的情况。图7A1示出输出COMP反转时(在从高电平变为低电平时)的时钟信号CLK1处于高电平的情况。图7A2～7A4分别示出输出COMP反转时的时钟信号CLK1处于低电平的情况。图7A2示出反转时的时钟信号CLK1应处于高电平但实际上处于低电平的情况。图7A3示出反转时的时钟信号CLK1B处于高电平的情况。图7A4示出反转时的时钟信号CLK1B应处于高电平但实际上处于低电平的情况。
与图7A1～7A4类似，图7B1～7B4示出时钟信号CLK1等的占空比变得大于50％(例如，75％)时的四种情况。
参照图7A1～7A4，当占空比变得小于50％时，能够在任何情况下适当地获得输出O1。另一方面，参照图7B1～7B4，当占空比变得大于50％时，在一些情况下，在时钟信号CLK1和CLK1B二者均处于高电平的同时，节点L1的电势电平和节点L2的电势电平可同时反转。因此，输出O1可变得不定。因此，当占空比变得大于50％时，可能不能够适当地获得输出O1。
为了应对这一点，例如，仅需要配置定时产生器6，以事先产生分别具有小于50％的占空比的时钟信号CLK等以便向每个读出单元3供给分别具有小于50％的占空比的时钟信号CLK1等。定时产生器6可采用例如图8A所示的电路布置。即，原始时钟信号CLK1in被输入到与(AND)电路的一个输入端子以及或非(NOR)电路的一个输入端子。并且，时钟信号CLK1in经由预定的延迟电路被输入到与电路的另一个输入端子以及或非电路的另一个输入端子。
利用该布置，如图8B所示，能够产生分别具有小于50％的占空比的时钟信号CLK1和CLK1B。并且，可在用于传输时钟信号CLK1等的两个时钟信号线中的每一个上以规则的间隔布置由具有不同驱动力的NMOS晶体管和PMOS晶体管形成的缓冲器，并且该缓冲器可被用于缓冲时钟信号CLK1等。
根据本实施例，在输出COMP处于高电平和输出COMP处于低电平的两种情况下，时钟锁存单元12中的电源与GND之间的路径被维持在断开状态。因此，通过接收时钟信号CLK1等在路径中没有贯通电流产生。本实施例由此在减少A/D转换中的电力消耗上是有利的。
在本实施例中，图4A所例示的电路被用作包含在时钟锁存单元12中的锁存单元111～113中的每一个。时钟锁存单元12的布置不限于此。时钟锁存单元12可采用在输出COMP反转之前和之后通过接收时钟信号CLK1等没有贯通电流产生的任何其它布置。
代替图4A所示的布置，锁存单元111～113中的每一个可采用例如图4E所例示的布置。利用该布置，锁存单元通过在输入CK和CKB处接收具有不同相位的时钟信号来操作。因此，当供给到输入IN的信号的信号电平保持不变时，逆变器INV1的输入节点的电势不改变。因此，当输入CK和CKB的信号电平在来自像素PX的信号与基准信号之间的大小关系逆转之后第一次改变时，在逆变器INV1和逆变器INV2中产生贯通电流。因此，能够抑制A/D转换时段期间的贯通电流。
可替代地，时钟锁存单元12的锁存单元111～113中的每一个可采用图9A所示的布置或者图9B所示的布置。布置中的每一个包含输入CK和CKB中的输入CK作为控制输入端子，并且通过接收时钟信号CLK1和CLK1B中的时钟信号CLK1来执行半锁存操作。在图9A所示的布置中，输入IN的信号电平在上升沿被锁存。在图9B所示的布置中，输入IN的信号电平在下降沿被锁存。利用这些布置，晶体管的数量可减少。在这种情况下，如图9C所例示的那样，仅需要连接锁存单元111～113。
在本实施例中，采样单元包含三个锁存单元。第一锁存单元响应于第一时钟信号而锁存比较单元的输出。第二锁存单元响应于第二时钟信号而锁存比较单元的输出。第三锁存单元响应于第二锁存单元的输出而锁存第一锁存单元的输出。利用该布置，能够在比较单元的输出保持不变的同时抑制采样单元中的贯通电流。注意，已例示了每个锁存单元的布置的一些实际的示例。然而，每个锁存单元可采用其它的布置。
(第二实施例)
将参照图10描述第二实施例。代替第一实施例所例示的读出单元3，固态成像装置100可包含图10所例示的读出单元30。本实施例的每个读出单元30与第一实施例的读出单元3的不同之处在于，在时钟锁存单元12中仅使用时钟信号CLK1。利用该布置，仅需要向每个读出单元30供给时钟信号CLK1和时钟信号CLK1B中的时钟信号CLK1。因此，仅需要设置一个时钟信号线，并且能够减少用于缓冲时钟信号的缓冲器的数量。根据本实施例，能够获得与第一实施例相同的效果，并且还减少时钟信号线的数量和缓冲器的数量。
在这种情况下，关于时钟锁存单元12的锁存单元111～113，例如，锁存单元111仅需要采用图9A所示的布置，并且锁存单元112仅需要采用图9B所示的布置。利用这些布置，锁存单元111在时钟信号CLK1的上升沿锁存输入IN的信号电平，并且锁存单元112在时钟信号CLK1的下降沿锁存信号电平。
(第三实施例)
将参照图11A、图11B、图12A、图12B、图13A1～13A4和图13B1～13B4描述第三实施例。代替第一实施例所例示的时钟锁存单元12，固态成像装置100的每个读出单元3可包含图11A和图11B所例示的时钟锁存单元22。图11A示出时钟锁存单元22的布置的示例。时钟锁存单元22包含第一锁存单元211、第二锁存单元212、第三锁存单元213。锁存单元211和212中的每一个具有图11B所例示的电路布置，并且可作为包含主锁存单元和从锁存单元的主-从D触发器操作。锁存单元213仅需要被配置为通过接收锁存单元211和212的输出来执行上述的半锁存操作，并且可使用与第一实施例中的锁存单元113相同的锁存单元。注意，第一实施例中的节点L1、L2和L2B与本实施例中的节点D1、D2和D2B对应。
与图5A和图5B类似，图12A和图12B是分别示出上述的时钟锁存单元22的操作并且分别示出节点D1和D2的电势电平和时钟锁存单元22的输出O1的电势电平的定时图。
参照图12A，如果在时钟信号CLK1处于高电平(即，时钟信号CLK1B处于低电平)时输出COMP反转以从高电平变为低电平，那么，当时钟信号CLK1从高电平变为低电平时，节点D1的电势电平从高电平变为低电平。并且，在经过时钟信号的半周期之后，当时钟信号CLK1B从高电平变为低电平时，节点D2的电势电平从高电平变为低电平。即，在节点D1的电势电平从高电平变为低电平之后，节点D2的电势电平从高电平变为低电平。换句话说，当节点D2的电势电平处于高电平时，节点D1的电势电平从高电平变为低电平。因此，当节点D1的电势电平从高电平变为低电平时，锁存单元213的输出O1从高电平变为低电平。
参照图12B，如果在时钟信号CLK1处于低电平(即，时钟信号CLK1B处于高电平)时输出COMP反转以从高电平变为低电平，那么，当时钟信号CLK1B从高电平变为低电平时，节点D2的电势电平从高电平变为低电平。并且，在经过时钟信号的半周期之后，当时钟信号CLK1从高电平变为低电平时，节点D1的电势电平从高电平变为低电平。即，在节点D2的电势电平从高电平变为低电平之后，节点D1的电势电平从高电平变为低电平。换句话说，当节点D2的电势电平处于低电平时，节点D1的电势电平从高电平变为低电平。因此，锁存单元213的输出O1在高电平处保持不变。
通过使用本实施例的时钟锁存单元22，能够获得与第一实施例的时钟锁存单元12相同的结果。
与图7A1～7A4和图7B1～7B4类似，图13A1～13A4和图13B1～13B4是分别示出根据本实施例的时钟信号CLK1和CLK1B的占空比改变时的操作的定时图。根据本实施例，由于锁存单元211和212作为D触发器操作，因此，节点D1的电势电平和节点D2的电势电平不同时反转。因此，由于输出O1不再变得不定，因此能够在占空比变得小于50％和占空比变得大于50％的两种情况下适当地获得输出O1。即，时钟锁存单元22在增加对占空比劣化的耐性上是有利的。
本实施例在增加对占空比劣化的耐性上是有利的，同时能够获得与第一实施例等相同的效果。
(第四实施例)
将参照图14A、图14B和图15A～15C描述第四实施例。代替第一实施例所例示的读出单元3，固态成像装置100可包含图14所例示的读出单元31。图14A示出读出单元31的布置的示例，并且图14B示出包含在读出单元31中的单元121的布置的示例。
在输出COMP反转以从高电平变为低电平之前，单元121从输出O1′向计数器13输出接收的时钟信号CLK1。另一方面，在输出COMP反转之后，单元121不输出接收的时钟信号CLK1。单元121具有作为控制时钟信号的供给的控制单元的功能。并且，单元121具有作为响应于输出COMP的反转而固定时钟信号CLK1的电势的电势固定单元(保持信号电平的保持单元)的功能，换句话说，作为上述的时钟锁存单元(采样单元)的功能。
更具体地，单元121包含开关1210、1211和1212以及或非电路1213和1214。或非电路1213包含例如两个输入端子，并且经由开关1210在输入端子中的一个处接收时钟信号CLK1并且在另一个输入端子处接收比较单元的输出COMP。或非电路1214包含例如两个输入端子，并且在输入端子中的一个处接收或非电路1213的输出Ppd并在另一个输入端子处接收比较单元的输出COMP。
当输出COMP处于高电平时，开关1210导通。当输出COMP处于低电平时，开关1210非导通。当或非电路1213的输出Ppd处于高电平时，开关1211导通。当输出Ppd处于低电平时，开关1211非导通。当或非电路1214的输出Ppu处于高电平时，开关1212导通。当输出Ppu处于低电平时，开关1212非导通。
图15A是示出在时钟信号CLK1处于低电平的同时比较单元11的输出COMP反转以从高电平变为低电平时的单元121的操作的定时图。图15B是示出在时钟信号CLK1处于高电平的同时比较单元11的输出COMP反转时的单元121的操作的定时图。图15C示出表示单元121接收输出COMP和时钟信号CLK1时的或非电路1213的输出Ppd、或非电路1214的输出Ppu和单元121的输出O1′的状态的真值表。
当比较单元11的输出COMP处于高电平时，或非电路1213和1214中的每一个在输入端子中的一个处接收输出COMP。因此，在这种情况下，或非电路1213和1214的输出Ppd和Ppu处于低电平并且开关1211和1212非导通。当输出COMP处于高电平时，开关1210导通，并因此时钟信号CLK1经由输出O1′被输出。
当比较单元11的输出COMP处于低电平并且时钟信号CLK1处于低电平时，接收输出COMP和时钟信号CLK1的或非电路1213的输出Ppd处于高电平。因此，使得开关1211导通，并且输出O1′被设定在下拉(pull-down)状态(低电平)。注意，或非电路1214的输出Ppu处于低电平。由于使得开关1210非导通，因此时钟信号CLK1不被输出。
当比较单元11的输出COMP处于低电平并且时钟信号CLK1处于高电平时，接收输出COMP和时钟信号CLK1的或非电路1213的输出Ppd处于低电平。另一方面，接收输出Ppd和输出COMP的或非电路1214的输出Ppu处于高电平。因此，使得开关1212导通，并且输出O1′被设定在上拉状态(高电平)。注意，由于使得开关1210非导通，因此时钟信号CLK1不被输出。
根据本实施例，在输出COMP反转以从高电平变为低电平之前，开关1210导通，并且单元121向计数器13输出接收的时钟信号CLK1。此时，或非电路1213在一个输入端子处接收时钟信号CLK1，并在另一个输入端子处接收处于高电平的输出COMP。因此，形成或非电路1213的两个串联连接的PMOS晶体管中的一个非导通。因此，当输出COMP维持在高电平时，通过接收时钟信号CLK1在或非电路1213中没有贯通电流产生。
从另一观点看，后级(开关1211或者或非电路1214的输入门)可被放电，但该后级不被充电。因此，通过接收时钟信号CLK1的充电和放电不重复(既不发生充电也不发生放电)。
另一方面，在输出COMP反转之后，使得开关1210非导通，并因此在单元121接收时钟信号CLK1时在单元121中没有贯通电流产生。在本实施例中，同样地，能够获得与第一实施例等相同的效果。
注意，本发明不限于图14A和图14B所例示的布置，并且读出单元31和单元121可采用能够基于输出COMP控制时钟信号CLK1向计数器13的供给并且采样和保持时钟信号CLK1的信号电平的任何布置。
例如，读出单元31可包含比较单元11、用于接收时钟信号CLK1的时钟端子、包含输入端子的计数器13、布置在时钟端子与输入端子之间的开关1210、以及输出单元14。开关响应于比较单元11的输出COMP而操作。例如，在输出COMP反转之前，使得开关导通以经由输入端子向计数器13供给时钟信号CLK1。在输出COMP反转之后，使得开关非导通以停止向计数器13供给时钟信号CLK1。利用该布置，能够控制时钟信号CLK1向计数器13的供给。
在图14A和图14B所例示的布置中，例如，或非电路1213作为采样和保持时钟信号CLK1的信号电平的单元接收输出COMP和时钟信号CLK1。然而，本发明不限于此。如果例如比较单元11被设置使得输出COMP从低电平变为高电平，那么代替或非电路1213，可使用与非(NAND)电路。在这种情况下，开关1210仅需要被配置为使得在输出COMP处于低电平时导通，并且使得在输出COMP处于高电平时非导通。
(第五实施例)
将参照图16A、图16B、图17A～17D和图18描述第五实施例。代替第一实施例所例示的读出单元3，固态成像装置100可包含图16A和图16B所例示的读出单元32。图16A示出读出单元32的布置的示例。图16B示出包含在读出单元32中的时钟锁存单元12和122的布置的示例。根据本实施例，读出单元32接收时钟信号CLK1和CLK1B、具有相对于时钟信号CLK1的相位延迟90°的相位的时钟信号CLK2、以及具有与时钟信号CLK2的相位相反的相位的时钟信号CLK2B。即，总共包含时钟信号CLK1、参照时钟信号CLK1具有90°的相位差的时钟信号CLK2、具有180°的相位差的时钟信号CLK1B、以及具有270°的相位差的时钟信号CLK2B的四个时钟信号CLK1等被供给到读出单元32。
与时钟锁存单元12类似，时钟锁存单元122包含锁存单元114、115和116。注意，时钟锁存单元122中的与时钟锁存单元12中的节点L1和L2以及输出O1对应的部分由节点L3和L4以及输出O2表示。
时钟信号CLK1和CLK1B被供给到读出单元32的时钟锁存单元12，并且时钟信号CLK2和CLK2B被供给到读出单元32的时钟锁存单元122。时钟锁存单元12和122中的每一个执行与前述的第一实施例相同的操作。
图17A～17D是示出四种情况下的比较单元11的输出COMP、时钟信号CLK1等、节点L1～L4的电势电平以及输出O1和O2的定时图。
图17A示出当时钟信号CLK1处于高电平、时钟信号CLK2处于低电平、时钟信号CLK1B处于低电平以及时钟信号CLK2B处于高电平时输出COMP反转以从高电平变为低电平的情况。图17B示出当时钟信号CLK1处于高电平、时钟信号CLK2处于高电平、时钟信号CLK1B处于低电平以及时钟信号CLK2B处于低电平时输出COMP反转的情况。图17C示出当时钟信号CLK1处于低电平、时钟信号CLK2处于高电平、时钟信号CLK1B处于高电平以及时钟信号CLK2B处于低电平时输出COMP反转的情况。图17D示出当时钟信号CLK1处于低电平、时钟信号CLK2处于低电平、时钟信号CLK1B处于高电平以及时钟信号CLK2B处于高电平时输出COMP反转的情况。
在图17A所示的情况下，输出O1处于低电平并且输出O2处于高电平。在图17B所示的情况下，输出O1处于低电平并且输出O2处于低电平。在图17C所示的情况下，输出O1处于高电平并且输出O2处于低电平。在图17D所示的情况下，输出O1处于高电平并且输出O2处于高电平。
输出单元14接收作为计数器13的计数结果的计数值以及时钟锁存单元12和122的输出O1和O2。注意，输出单元14可包含将时钟锁存单元12和122的输出O1和O2解码成其它的二进制值的解码器。输出单元14可作为低比特将基于输出O1和O2的数据(在本示例中为2比特)加到计数器13的计数值(在本示例中为n比特)，并且输出(n+2)比特数字信号。注意，已例示了输出单元14包含对输出O1和O2进行解码的解码器的情况。然而，解码器可与输出单元14分开地设置，或者进一步在诸如处理单元5的后级单元中设置。即，输出O1和O2的值可根据需要变为适于随后的信号处理的值。
本实施例在进一步提高A/D转换的精度上是有利的，同时能够获得与第一实施例等相同的效果。
已例示了四种类型的时钟信号CLK1等被供给到包含两个时钟锁存单元12和122的读出单元32的布置。然而，数量不限于前述的实施例中的数量，并且可被改变以例如增加加到计数值的低比特的数量。更具体地，如图18所例示的那样，可采用八种类型的时钟信号CLK1～CLK4和CLK1B～CLK4B被供给到包含四个时钟锁存单元12和122～124的读出单元33的布置。即，如果包含N个时钟锁存单元，那么仅需要使用包含时钟信号CLK1和相对于时钟信号CLK1分别具有360°×k/N的相位差的时钟信号的N种类型的时钟信号，其中，N是2或者更大的整数，并且k是1与N-1之间的整数。注意，N一般是2的幂。
注意，已例示了具有与前述的第一实施例相同的布置的时钟锁存单元12和122中的每一个。布置不限于此。例如，时钟锁存单元12和122中的每一个可被配置为利用前述的第二实施例所例示的布置接收时钟信号CLK1和CLK2。作为另一个实施例，如前述的第三实施例所例示的那样，时钟锁存单元12和122的锁存单元111、112、114和115可作为主-从D触发器操作。
(第六实施例)
将参照图19A、图19B、图20A和图20B描述第六实施例。代替第一实施例所例示的读出单元3，固态成像装置100可包含图19A和图19B所例示的读出单元34。图19A示出读出单元34的布置的示例。图19B示出包含在读出单元34中的单元125的布置的示例。在本实施例中，除了时钟信号CLK1和CLK1B以外，还使用频率为时钟信号CLK1的频率的1/8的低速时钟信号CLKM1。
包含在读出单元34中的第一计数器130充当通过从单元125接收低速时钟信号CLKM1的反转信号(信号gclkmb)来执行计数的高位(upper)计数器，并且获取例如(n-3)比特计数值。包含在读出单元34中的第二计数器131充当通过从单元125接收时钟信号CLK1的反转信号(信号gclkb)来执行计数的低位(lower)计数器，并且获取例如3比特计数值。计数器130在以下将被称为“高位计数器130”，并且计数器131在以下将被称为“低位计数器131”。
单元125包含分别具有图4A所例示的电路布置的锁存单元311～313、作为图11B所例示的主-从D触发器操作的锁存单元314、以及或非电路315和316。锁存单元311～313仅需要如第一实施例那样被连接，并且它们的操作与第一实施例相同，并因此将省略其描述。
锁存单元314仅需要被布置为在输入IN处从锁存单元311接收信号、在输入CK处接收低速时钟信号CLKM1，并且经由逆变器在输入CKB处接收低速时钟信号CLKM1。或非电路315接收来自锁存单元311的信号、来自锁存单元314的信号、以及时钟信号CLK1，并且向低位计数器131输出信号gclkb。或非电路316接收来自锁存单元314的信号以及低速时钟信号CLKM1，并且向高位计数器130输出信号gclkmb。
利用该布置，除了时钟信号CLK1的信号电平的采样以外，单元125还向计数器130和131供给时钟信号CLK1和低速时钟信号CLKM1，以及停止供给它们。注意，连接锁存单元314以及或非电路315和316的节点由“节点enmb”表示。
图20A和图20B是分别示出上述的单元125的操作的定时图。图20A示出当时钟信号CLK1处于低电平时比较单元11的输出COMP反转(从高电平变为低电平)的情况。图20B示出当时钟信号CLK1处于高电平时比较单元11的输出COMP反转的情况。
首先将描述信号gclkb。在输出COMP反转之前，节点L1的电势电平处于高电平，节点enmb的电势电平处于低电平，并因此信号gclkb处于低电平。在输出COMP反转(图20A)之后或者响应于该反转(图20B)，节点L1的电势电平从高电平变为低电平。此后，在低速时钟信号CLKM1从低电平变为高电平的时段期间，信号gclkb是时钟信号CLK1的反转信号。此后，节点enmb的电势电平被设定在高电平，并因此信号gclkb被设定在低电平。注意，从比较单元11的输出COMP反转时直到低速时钟信号CLKM1从低电平变为高电平的时段由“低位计数时段”表示。
下面将描述信号gclkmb。在从比较单元11开始比较时直到比较单元11的输出COMP反转之后低速时钟信号CLKM1从低电平变为高电平(即，节点enmb的电势电平从低电平变为高电平)的时段期间，信号gclkmb是低速时钟信号CLKM1的反转信号。此后，由于节点enmb的电势电平被设定在高电平，因此信号gclkmb被设定在低电平。注意，从比较单元11开始比较时直到比较单元11的输出COMP反转之后低速时钟信号CLKM1从低电平变为高电平的时段由“高位计数时段”表示。
如上所述，高位计数器130通过接收信号gclkmb来执行计数，低位计数器131通过接收信号gclkb来执行计数。因此，高位计数器130在高位计数时段期间执行计数，并且高位计数器130的计数值根据信号gclkmb被相加。另一方面，低位计数器131在低位计数时段期间执行计数，并且低位计数器131的计数值根据信号gclkb被相加。
输出单元14通过使用例如高位计数器130的计数值和低位计数器131的计数值来计算与从比较单元11开始比较时直到比较单元的输出COMP反转的时间对应的计数值CNT。例如，在图20B所示的情况下，高位计数器130在低速时钟信号CLKM1的周期中执行Z次计数，并且低位计数器131在时钟信号CLK1的周期中执行6次计数。低速时钟信号CLKM1的周期是时钟信号CLK1的周期的八倍。在这种情况下，计数值CNT＝(高位计数器130的计数值“Z”)×8-(低位计数器131的计数值“6”)。此后，输出单元14可作为低比特将基于输出O1的数据(在本示例中为1比特)加到计数值CNT(在本示例中为n比特)，并且输出(n+1)比特数字信号。
根据本实施例，除了与第一实施例等相同的效果以外，还能够获得以下的效果。即，由于低位计数器131仅对于时钟信号CLK1的八个周期的时段接收信号gclkb，因此能够抑制上述的贯通电流。并且，由于高位计数器130仅接收频率为时钟信号CLK1的频率的1/8的信号gclkmb，因此能够抑制上述的贯通电流。本实施例在减少计数器130和131中的电力消耗上是有利的，同时能够获得与第一实施例等相同的效果。
(第七实施例)
在上述的实施例中的每一个中，已例示了计数器被设置在像素阵列的每一列上的布置。本发明可适用于与多个列上的转换单元对应地设置共用计数器的布置。
将参照图21、图22A和图22B描述第七实施例。图21是示出根据本实施例的固态成像装置1000的布置的示例的框图。固态成像装置1000进一步包含计数器61。计数器61从定时产生器6接收时钟信号CLK1，并且向每一列上的读出单元35输出n比特计数值CNT[n-1:0]。
图22A示出读出单元35的布置的示例。图22B是示出读出单元35的操作的定时图。读出单元35包含比较单元11、n个时钟锁存单元150(150-1～150-n)和输出单元14。时钟锁存单元150(150-1～150-n)中的每一个接收相应的计数值CNT[n-1:0]作为时钟信号，并且执行计数。每个时钟锁存单元150的操作与前述的第一实施例的时钟锁存单元12相同。即，响应于比较单元11的输出COMP反转以从高电平变为低电平，时钟锁存单元150(150-1～150-n)中的每一个采样相应的计数值CNT[n-1:0]的值。
注意，出于简化的目的已解释了一个计数值CNT[n-1:0]被输入到每个时钟锁存单元150的布置。如果采用前述的第一实施例的时钟锁存单元12的布置，那么也可输入计数值的反转信号。可替代地，如图9A～9C所例示的那样，每个时钟锁存单元150可具有通过仅使用一个时钟信号来执行上述的半锁存操作的布置。
如图22B所示，在A/D转换时段期间，每个时钟锁存单元150从计数器61接收计数值CNT[n-1:0]。此后，响应于比较单元11的输出COMP反转以从高电平变为低电平，时钟锁存单元150(150-1～150-n)中的每一个采样相应的计数值CNT[n-1:0]的值。输出单元14以从高比特到低比特的次序输出采样值作为与比较单元11的比较结果对应的信号(即，基于来自像素的模拟信号的数字信号)。
读出单元35包含多个时钟锁存单元150，其中每个时钟锁存单元150具有与上述的第一实施例的时钟锁存单元12等相同的布置，并且在每个时钟锁存单元150中，在比较单元11的输出COMP反转之前和之后，既不发生充电也不发生放电。多个时钟锁存单元150(150-1～150-n)中的每一个从计数器61接收计数值CNT[n-1:0]。从另一观点看，多个时钟锁存单元150(150-1～150-n)分别接收具有不同频率的时钟信号。此后，响应于输出COMP的反转，多个时钟锁存单元150(150-1～150-n)中的每一个采样相应的计数值CNT[n-1:0]。采样结果表示与比较单元11的比较结果对应的信号(即，要获取的数字信号)。
根据本实施例，通过使用多个时钟锁存单元150(150-1～150-n)形成计数器。每个时钟锁存单元150采用在比较单元11的输出COMP反转之前和之后通过接收计数值CNT[n-1:0]既不发生充电也不发生放电的布置。因此，本实施例在减少A/D转换中的电力消耗上也是有利的。
尽管以上已描述了七个实施例，但本发明不限于它们。可根据例如本发明的目的在不背离本发明的精神和范围的情况下改变每个单元。各个实施例中所例示的单元可被组合。
(成像系统)
在以上的实施例中，已描述了包含在由照相机等代表的成像系统中的固态成像装置。成像系统在概念上不仅包含其主要目的是拍摄的设备，而且包含另外地设置有拍摄功能的设备(例如，个人计算机或便携式终端)。成像系统可包含作为上述的实施例中的每一个所例示的根据本发明的固态成像装置和处理从固态成像装置输出的信号的处理单元。该处理单元可包含例如A/D转换器和处理从A/D转换器输出的数字数据的处理器。
本发明在减少A/D转换中的电力消耗上是有利的。
尽管已参照示例性实施例描述了本发明，但应理解，本发明不限于所公开的示例性实施例。随附权利要求的范围应被赋予最宽的解释以便包含所有这样的修改以及等同的结构和功能。

Claims (17)

1.一种固态成像装置，该固态成像装置包含多个像素和分别被配置为对来自所述多个像素中的每一个的信号进行A/D转换的转换单元，
所述转换单元中的每一个包括：
比较单元，该比较单元被配置为接收基准信号，并且将来自所述像素的模拟信号与基准信号进行比较；
采样单元，该采样单元被配置为接收第一时钟信号，并且基于所述比较单元的输出对第一时钟信号的信号电平进行采样；
计数器，该计数器被配置为接收第一时钟信号，并且基于所述比较单元的输出对直到模拟信号与基准信号之间的大小关系逆转的时间进行计数；以及
输出单元，该输出单元被配置为基于所述计数器的计数结果和所述采样单元的采样结果输出与模拟信号对应的数字信号，并且
所述采样单元包括：
第一锁存单元，该第一锁存单元被配置为响应于第一时钟信号而对所述比较单元的输出进行锁存；
第二锁存单元，该第二锁存单元被配置为响应于具有与第一时钟信号的相位不同的相位的第二时钟信号而对所述比较单元的输出进行锁存；以及
第三锁存单元，该第三锁存单元被配置为响应于所述第二锁存单元的输出而对所述第一锁存单元的输出进行锁存。
2.根据权利要求1所述的装置，其中，
所述第一锁存单元、所述第二锁存单元以及所述第三锁存单元中的每一个包含通过接收第一输入而专门地被驱动的第一晶体管和第二晶体管、以及被配置为接收第二输入的第三晶体管，
所述第一晶体管、所述第二晶体管以及所述第三晶体管在电源节点与接地节点之间被串联地布置，
所述第一锁存单元接收来自所述比较单元的信号作为第一输入，并且接收第一时钟信号作为第二输入，
所述第二锁存单元接收来自所述比较单元的信号作为第一输入，并且接收第二时钟信号作为第二输入，并且
所述第三锁存单元接收来自所述第一锁存单元的信号作为第一输入，并且从所述第二锁存单元接收信号作为第二输入。
3.根据权利要求2所述的装置，其中，所述第一晶体管和所述第二晶体管中的一个是NMOS晶体管，而所述第一晶体管和所述第二晶体管中的另一个是PMOS晶体管。
4.根据权利要求3所述的装置，其中，
所述第一锁存单元、所述第二锁存单元以及所述第三锁存单元中的每一个进一步包含分别被配置为接收来自所述第一晶体管和所述第二晶体管的信号的第四晶体管和第五晶体管、以及被配置为接收第二输入的第六晶体管，并且
所述第四晶体管、所述第五晶体管以及所述第六晶体管在电源节点与接地节点之间被串联地布置。
5.根据权利要求1所述的装置，其中，
所述转换单元包含N个采样单元，其中，N是不小于2的整数，并且
所述N个采样单元接收具有不同相位的N种类型的时钟信号，并且基于所述比较单元的输出对N种类型的时钟信号进行采样。
6.根据权利要求5所述的装置，其中，由所述N个采样单元中的第一采样单元接收的时钟信号与由除了所述第一采样单元的采样单元接收的时钟信号之间的相位差为360°×k/N，其中，k是从1(包含1)到N-1(包含N-1)的范围内的整数。
7.根据权利要求6所述的装置，其中，N为2。
8.根据权利要求1所述的装置，其中，
所述转换单元包含N个采样单元，并且
所述N个采样单元形成被配置为通过接收具有不同频率的N种类型的时钟信号并且基于所述比较单元的输出对N种类型的时钟信号的信号电平进行采样、来输出与直到来自所述像素的模拟信号与基准信号之间的大小关系逆转的时间对应的计数值的计数器。
9.根据权利要求1所述的装置，其中，基准信号是斜坡信号。
10.一种照相机，包括：
权利要求1中所限定的固态成像装置；和
处理单元，该处理单元被配置为对从所述固态成像装置输出的信号进行处理。
11.一种固态成像装置，该固态成像装置包含多个像素和分别被配置为对来自所述多个像素中的每一个的信号进行A/D转换的转换单元，
所述转换单元中的每一个包括：
比较单元，该比较单元被配置为接收基准信号，并且将来自所述像素的模拟信号与基准信号进行比较；
时钟端子，该时钟端子被配置为接收时钟信号；
计数器，该计数器包含输入端子，并且被配置为在所述输入端子处接收时钟信号，以及基于所述比较单元的输出对直到模拟信号与基准信号之间的大小关系逆转的时间进行计数；
开关，该开关被布置在所述时钟端子与所述输入端子之间；
电势固定单元，该电势固定单元被配置为固定所述输入端子的电势；以及
输出单元，该输出单元被配置为基于所述计数器的计数结果输出与模拟信号对应的数字信号，
其中，在该大小关系逆转之前，使得所述开关导通以向所述计数器供给时钟信号，并且
在该大小关系逆转之后，使得所述开关非导通以停止向所述计数器供给时钟信号并且使所述电势固定单元将所述输入端子的电势固定在该大小关系逆转时所获得的所述输入端子的电势。
12.根据权利要求11所述的装置，其中，所述输出单元基于通过所述电势固定单元所固定的所述输入端子的电势输出数字信号。
13.根据权利要求12所述的装置，其中，所述电势固定单元包含：
第一开关，该第一开关被配置为将所述输入端子的电势固定在第一电势；
第二开关，该第二开关被配置为将所述输入端子的电势固定在第二电势；
第一或非电路，该第一或非电路被配置为接收所述输入端子的电势和所述比较单元的输出，并且切换所述第一开关以使得导通或者非导通；以及
第二或非电路，该第二或非电路被配置为接收所述第一或非电路的输出和所述比较单元的输出，并且切换所述第二开关以使得导通或者非导通。
14.根据权利要求11所述的装置，其中，基准信号是斜坡信号。
15.一种固态成像装置，该固态成像装置包含多个像素和分别被配置为对来自所述多个像素中的每一个的信号进行A/D转换的转换单元，
所述转换单元中的每一个包括：
比较单元，该比较单元被配置为接收基准信号，并且将来自所述像素的模拟信号与基准信号进行比较；
第一计数器，该第一计数器被配置为接收第一时钟信号，并且基于所述比较单元的输出对直到模拟信号与基准信号之间的大小关系逆转的时间进行计数；
第二计数器，该第二计数器被配置为接收具有比第一时钟信号的频率低的频率的第二时钟信号，并且基于所述比较单元的输出对直到该大小关系逆转的时间进行计数；
单元，该单元被配置为控制第一时钟信号向所述第一计数器的供给和第二时钟信号向所述第二计数器的供给；以及
输出单元，该输出单元被配置为基于所述第一计数器和所述第二计数器的计数结果输出与模拟信号对应的数字信号，
其中，在该大小关系逆转之前的时段期间，所述单元停止向所述第一计数器供给第一时钟信号，并且向所述第二计数器供给第二时钟信号，
在该大小关系逆转之后、第二时钟信号的逻辑电平改变之前的时段期间，所述单元在向所述第一计数器供给第一时钟信号的同时向所述第二计数器供给第二时钟信号，并且
在该大小关系逆转并且第二时钟信号的逻辑电平改变之后的时段期间，所述单元停止向所述第一计数器供给第一时钟信号，并且停止向所述第二计数器供给第二时钟信号。
16.根据权利要求15所述的装置，其中，第二时钟信号的频率是第一时钟信号的频率的1/2k，其中，k是不小于1的整数。
17.根据权利要求15所述的装置，其中，基准信号是斜坡信号。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6595750B2 (ja) 2014-03-14 2019-10-23 キヤノン株式会社 固体撮像装置及び撮像システム
JP6541347B2 (ja) 2014-03-27 2019-07-10 キヤノン株式会社 固体撮像装置および撮像システム
JP2016005054A (ja) 2014-06-16 2016-01-12 キヤノン株式会社 固体撮像装置
US10003761B2 (en) 2015-09-10 2018-06-19 Canon Kabushiki Kaisha Imaging device having multiple analog-digital conversion circuits that perform multiple ad conversions for a singular one of a pixel signal
US9838637B2 (en) 2015-10-21 2017-12-05 Canon Kabushiki Kaisha Solid-state image sensor, method of controlling the same, image sensing system, and camera
JP6674224B2 (ja) 2015-10-22 2020-04-01 キヤノン株式会社 固体撮像装置
JP2018082261A (ja) 2016-11-15 2018-05-24 キヤノン株式会社 撮像素子
JP6871815B2 (ja) * 2017-06-30 2021-05-12 キヤノン株式会社 撮像装置及びその駆動方法
JP7057635B2 (ja) 2017-08-15 2022-04-20 キヤノン株式会社 撮像装置、カメラおよび輸送機器
JP7046551B2 (ja) 2017-10-03 2022-04-04 キヤノン株式会社 固体撮像装置及び撮像システム
JP7286309B2 (ja) 2018-12-18 2023-06-05 キヤノン株式会社 光電変換装置、光電変換システムおよび信号処理装置
JP7358079B2 (ja) 2019-06-10 2023-10-10 キヤノン株式会社 撮像装置、撮像システムおよび半導体チップ
JP7345301B2 (ja) 2019-07-18 2023-09-15 キヤノン株式会社 光電変換装置および機器
JP2022144242A (ja) 2021-03-18 2022-10-03 キヤノン株式会社 光電変換装置、光電変換システムおよび移動体

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1566891A2 (en) * 2004-02-23 2005-08-24 Sony Corporation Method and apparatus for ad conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus
CN101365073A (zh) * 2007-08-06 2009-02-11 索尼株式会社 固态图像拍摄装置及其模拟/数字转换方法和图像拍摄装置
CN101569179A (zh) * 2007-09-28 2009-10-28 索尼株式会社 固态图像拾取装置和相机系统
US20090322922A1 (en) * 2008-06-30 2009-12-31 Canon Kabushiki Kaisha Solid-state imaging apparatus
CN101873136A (zh) * 2009-04-24 2010-10-27 索尼公司 积分型ad转换器、固体摄像器件和照相机系统
US20110074994A1 (en) * 2008-06-06 2011-03-31 Sony Corporation Solid-state imaging device, imaging device, electronic equipment, a/d converter and a/d conversion method
US20120008028A1 (en) * 2010-07-08 2012-01-12 Kabushiki Kaisha Toshiba Solid state imaging device
US20120229319A1 (en) * 2011-03-09 2012-09-13 Sony Corporation A/d converter, a/d conversion method, and program
US20130006974A1 (en) * 2011-04-18 2013-01-03 International Business Machines Corporation File searching on mobile devices
US20130343506A1 (en) * 2012-06-20 2013-12-26 Sony Corporation Counter, counting method, ad converter, solid-state imaging device, and electronic device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4208892B2 (ja) 2006-05-01 2009-01-14 キヤノン株式会社 固体撮像装置
JP5040427B2 (ja) * 2007-05-11 2012-10-03 ソニー株式会社 データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器
JP4953970B2 (ja) * 2007-08-03 2012-06-13 パナソニック株式会社 物理量検知装置およびその駆動方法
JP4981623B2 (ja) 2007-11-01 2012-07-25 キヤノン株式会社 固体撮像装置とその駆動方法、カメラ及び複写機
JP5004775B2 (ja) 2007-12-04 2012-08-22 キヤノン株式会社 撮像装置及び撮像システム
JP5374082B2 (ja) 2008-07-09 2013-12-25 キヤノン株式会社 撮像装置及び撮像システム
JP5311954B2 (ja) * 2008-09-30 2013-10-09 キヤノン株式会社 固体撮像装置の駆動方法
JP5225145B2 (ja) 2009-02-23 2013-07-03 キヤノン株式会社 固体撮像装置
JP5322696B2 (ja) 2009-02-25 2013-10-23 キヤノン株式会社 固体撮像装置及びその駆動方法
JP5375277B2 (ja) * 2009-04-02 2013-12-25 ソニー株式会社 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法
JP2011004390A (ja) 2009-05-18 2011-01-06 Canon Inc 撮像装置、撮像システム、及び撮像装置の駆動方法
JP5495701B2 (ja) 2009-10-07 2014-05-21 キヤノン株式会社 固体撮像装置
JP5528204B2 (ja) * 2010-05-14 2014-06-25 パナソニック株式会社 固体撮像装置、撮像システム、及び固体撮像装置の駆動方法
KR20110129543A (ko) * 2010-05-26 2011-12-02 삼성전자주식회사 아날로그-디지털 변환기 및 이를 포함하는 장치들
JP5632660B2 (ja) 2010-06-18 2014-11-26 キヤノン株式会社 Ａｄ変換器及びそれを複数用いた固体撮像装置
JP5881512B2 (ja) * 2011-04-11 2016-03-09 オリンパス株式会社 クロック生成回路および撮像装置
JP5893573B2 (ja) 2012-02-09 2016-03-23 キヤノン株式会社 固体撮像装置
JP5979896B2 (ja) * 2012-02-09 2016-08-31 キヤノン株式会社 固体撮像装置
JP5922997B2 (ja) 2012-06-22 2016-05-24 キヤノン株式会社 固体撮像装置
JP5926634B2 (ja) 2012-07-03 2016-05-25 キヤノン株式会社 固体撮像装置及びカメラ
JP2014120858A (ja) 2012-12-14 2014-06-30 Canon Inc 固体撮像装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1566891A2 (en) * 2004-02-23 2005-08-24 Sony Corporation Method and apparatus for ad conversion, semiconductor device for detecting distribution of physical quantity, and electronic apparatus
CN101365073A (zh) * 2007-08-06 2009-02-11 索尼株式会社 固态图像拍摄装置及其模拟/数字转换方法和图像拍摄装置
CN101569179A (zh) * 2007-09-28 2009-10-28 索尼株式会社 固态图像拾取装置和相机系统
US20110074994A1 (en) * 2008-06-06 2011-03-31 Sony Corporation Solid-state imaging device, imaging device, electronic equipment, a/d converter and a/d conversion method
US20090322922A1 (en) * 2008-06-30 2009-12-31 Canon Kabushiki Kaisha Solid-state imaging apparatus
CN101873136A (zh) * 2009-04-24 2010-10-27 索尼公司 积分型ad转换器、固体摄像器件和照相机系统
US20120008028A1 (en) * 2010-07-08 2012-01-12 Kabushiki Kaisha Toshiba Solid state imaging device
US20120229319A1 (en) * 2011-03-09 2012-09-13 Sony Corporation A/d converter, a/d conversion method, and program
US20130006974A1 (en) * 2011-04-18 2013-01-03 International Business Machines Corporation File searching on mobile devices
US20130343506A1 (en) * 2012-06-20 2013-12-26 Sony Corporation Counter, counting method, ad converter, solid-state imaging device, and electronic device

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Publication number Publication date
JP2015154358A (ja) 2015-08-24
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US9350958B2 (en) 2016-05-24
US20150237315A1 (en) 2015-08-20

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