CN101569179A - 固态图像拾取装置和相机系统 - Google Patents

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Abstract

提供了一种可去除引起数据传送误差的噪声而且可以实现低电流消耗驱动和高速计数器操作的固态图像拾取装置和相机系统，其中，计数器(152)被按列区分为计数器组(210)和存储器组(220)；在每列中，各计数器(152)级联连接在各位之间；开关(211)设置在各计数器(152)的位输出部处；各开关(211)的连接端共同连接到列信号传送线(212)；以及开关(211)的输出端与其他各位共用；存储用于水平传送的数字数据的存储器(锁存电路)(155)的输入共用列信号传送线(212)；以及对应于各位的存储器(155)的输出经由开关(154)连接到被布线成与所述列信号传送线(212)正交的数据传送信号线(18－1)、(18－2)、(18－3)、…。

Description

固态图像拾取装置和相机系统
技术领域
本发明涉及由CMOS图像传感器代表的固态图像拾取装置，以及相机系统。
背景技术
近年来，代替CCD，CMOS图像传感器已作为固态图像拾取装置(图像传感器)而引起关注。
这是因为CMOS图像传感器克服了包括以下的问题：制造CCD像素需要专门的制造工艺；其操作需要多个电源电压；以及系统由于需要将以组合形式操作的多个外围IC而变得非常复杂。
可使用与通用CMOS IC的制造工艺类似的制造工艺来制造CMOS图像传感器。同样，CMOS图像传感器可通过单个电源来驱动。此外，使用CMOS工艺的模拟电路和逻辑电路可混合在单个芯片中，从而使外围IC的数目减少。即，CMOS传感器具有多个优势。
CCD的输出电路一般是使用具有浮动扩散层(FD：浮动扩散)的FD放大器的1沟道(ch)输出。
相反，CMOS图像传感器在每个像素中都具有一个FD放大器，且通常使用列并行输出方案，即，从像素阵列中选择一行且同时沿列方向进行读取并输出。
因为使用布置在像素中的FD放大器难以获得充分的驱动功率，所以数据速率必然下降。在此方面，认为并行处理是有利的。
在由CCD和CMOS图像传感器代表的固态图像拾取设备中，由于像素数目的进一步增多，所以还要进一阶跃行小型化。与此同时，需要高速信号读取处理。
作为在CMOS图像传感器中用于实现高速读取的装置，二维排列的像素被配置为共用垂直方向上的信号读取线。此外，为各个列都提供读取电路，且通过同时驱动它们，执行对应于总数列的同时信号处理。
同样，一般在模拟信号处理中，高速处理和低噪声处理互相矛盾。因此，高速模拟信号处理具有可能导致图像质量劣化的问题。
相反，上述用于各个列的读取电路执行相当于模拟数字转换的处理。对应于一条到几条总线的列数据项的处理变为数字信号处理，从而可以实现显著的高速处理和噪声强电路。
已提出列并行输出CMOS图像传感器中各种类型的信号输出电路。最先进类型之一是在每列中都包括模拟数字转换器(下文简称为ADC(模数转换器))且获得像素信号作为数字信号的类型。
在(例如)W.Yang等人(W.Yang等人，“An Integrated 800×600CMOS Image System”，ISSCC Digest of Technical Papers，第304-305页，1999年2月)以及日本未审查专利申请公开第2005-303648号和日本未审查专利申请公开第2005-323331号中披露了具有列并行ADC的CMOS图像传感器。
图1是说明具有列并行ADC的固态图像拾取装置(CMOS图像传感器)的结构实例的框图。
此固态图像拾取装置1包括：像素阵列部2，用作图像拾取单元；行扫描电路3；列扫描电路4；定时控制电路5；ADC组6；数字模拟转换器(下文简称为DAC(数模转换器))7；以及数据输出电路8，包括读出放大器电路(S/A)。
像素阵列部2通过布置单元像素2-1来配置，每个单元像素都包括光电二极管和像素内放大器，它们都以矩阵形式排列。
同样，在固态图像拾取装置1中，用于产生内部时钟的定时控制电路5、用于控制行地址和行扫描的行扫描电路3以及用于控制列地址和列扫描的列扫描电路4经布置作为用于顺次读取来自像素阵列部2的信号的控制电路。
ADC组6包括：ADC 6A，以与各列的像素矩阵相关的方式布置给各列线V0、V1、...。ADC 6A包括：(n+1)个比较器6-1，每个比较器都将斜坡波形(ramp waveform)RAMP(通过将由用作基准电压产生电路的DAC 7产生的基准电压变为阶跃电压获得)与关于每一行线H0、H1、...的来自单元像素111通过列线V0、V1、...而获得的模拟信号进行比较；异步计数/倒计数器(下文称作计数器)6-2，每个计数器都响应于比较器6-1的输出和时钟CK来执行计数(或倒计数)，且每个计数器都包括保持计数值的存储器(锁存器)、保持计数器6-2的计数值的存储器(锁存器)6-3和响应于信号SW而在计数器6-2与存储器6-3的输出之间选择性地进行连接的开关6-4。因此，配置了列并行ADC块6-3。
各计数器6-2的输出经由开关6-4连接到数据传送信号线9。
包括对应于数据传送信号线9的读出电路和减法电路的数据输出电路(数字信号处理电路)8布置在数据传送信号线9上。
在初始时间，具有作为保持电路的功能的每个计数器6-2进入计数(或倒计数)状态，且执行重置计数。当比较器6-1中对应的一个的输出COMPOUTi反转时，计数器6-2终止计数操作，且计数值被保持在存储器6-3中。
此时，计数器6-2的初始值是AD转换等级电平的任意值，例如，0。在此重置计数期，计数器6-2读取单元像素2-1的重置分量ΔV。
此后，计数器6-2进入倒计数状态，且对应于入射光的强度执行数据计数。当对应比较器6-1的输出COMPOUTi反转时，对应于比较期的计数值被保持在存储器中。
保持在存储器中的计数器值通过列扫描电路4扫描且经由数据传送信号线9作为数字信号输入至数据输出电路8。
此处，将描述固态图像拾取装置(CMOS图像传感器)1的操作。
在第一次从任意行Hx的单元像素2-1到列线V0、V1、...的读取变稳定之后，DAC 7将斜坡波形RAMP输入至每个比较器6-1，斜坡波形RAMP是通过将基准电压临时变为阶跃电压获得的。在比较器6-1中执行与任意列线Vx的电压的比较。
与具有斜坡波形RAMP的阶跃电压的输入同时，每个计数器6-2执行第一次的计数。
此处，当RAMP电压与Vx电压变相等时，反转比较器6-1的输出。因此，计数器6-2的计数操作终止，且对应于比较时间的计数值被保持在存储器中。
在此第一次读取时，计数器6-2读取单元像素2-1的重置分量ΔV。在重置分量ΔV中，包括在单元像素2-1之间不同的噪声作为偏移。
然而，重置分量ΔV的变化通常很小。同样，由于重置电平是所有像素共用的，所以一般来说预先已知了任意列线Vx的输出。
因此，在第一次读取重置分量ΔV时，可通过调整斜坡波形(RAMP)电压来缩短比较期。在此情况下，例如，在对应于7位的计数期(128个时钟)中比较ΔV。
在第二次读取时，除了重置分量ΔV之外，还读取对于每一单元像素2-1不同的对应于入射光强度的信号分量，且执行类似于第一次读取中的操作。
即，在第二次从任意行Hx上的单元像素2-1到列线V0、V1、...的读取变稳定之后，DAC 7将斜坡波形RAMP输入至每个比较器6-1，斜坡波形RAMP是通过在将基准电压临时变为阶跃电压获得的。在比较器6-1中执行与任意列线Vx的电压的比较。
与具有斜坡波形RAMP的阶跃波形的输入同时，每个计数器6-2执行第二次计数。
此处，当RAMP电压与Vx电压变相等时，反转比较器6-1的输出。此时，对应于比较时间的计数值被保持在存储器中。
此时，在第一次和第二次计数中获得的计数值被保持在存储器中的不同位置处。
在上述AD转换期结束之后，使用列扫描电路4，第一次和第二次获得且保持在存储器中的n位数字信号经由数据传送信号线9被传送，且在数据输出电路8处被检测。在通过减法电路顺次执行(第二次的信号)-(第一次的信号)之后，将差输出到外部。此后，对各行顺次重复类似操作，且产生二维图像。
在一个水平单元周期(1H)中执行以上操作。
在1H中，任意行Hx上的单元像素2-1到列线V0、V1、...的第一次读取用P相读取PR标示；比较器6-1中的第一次比较用P相比较PC标示；第二次读取用D相读取DR标示；比较器6-1中的比较用D相比较DC标示；以及在D相处理之后的后处理用D相后处理DAP标示。这些各操作是连续执行的。
P相读取PR、P相比较PC、D相读取DR、D相比较DC以及D相后处理DAP的定时的控制是通过定时控制电路5来执行。
发明内容
上述实例是使用计数器、比较器和基准电压(RAMP波形)来执行集成型模拟数字转换处理的电路结构。
首先，计数器6-2均存储AD转换后的数字数据。其被传送到另一个数字数据存储区域，然后连续地，执行下一AD转换。同时，按列顺次地存取移到不同处的数据，且数据被沿水平方向传送且被发送到数字信号处理电路。
也就是说，以流水线(pipeline)方式处理AD转换处理和水平传送处理，从而实现了高速的信号读取处理。
此处的关键问题在于，可用于列读取电路的布局区域受到小型像素的宽度的限制。
因此，每列的读取电路变为在垂直方向上非常长的结构，且由于布局的约束，垂直方向可通过的信号线的数目变得有限。
由于约束，当对电路进行布局时，例如，电路布局变为如图2所示。
图2是说明列读取电路的布局实例的示图。
在图2中，参考数字6-5标示存储器；CDT标示使用定时控制电路5的列内数据传送控制信号；以及LHTC-1、LHTC-2、...标示列方向(水平方向)控制线。
同样，在许多阶段都布置了数据传送信号线9-1、9-2、9-3、...。
用于水平传送的数据存储区域(锁存电路)6-5排列在计数器6-2的各位之间。因此，每位数据在每位内都可以是封闭的。因此，跨过一位的信号线变得并不必须，且垂直方向上的信号线的数目可被抑制到最小，从而实现了有限宽度内的布局。
请注意，对此存在缺点。
首先，因为计数器6-2的各位变得彼此远离了对应于用于水平传送(列方向传送)的每个数据存储区域(存储器)6-5的距离，所以添加了大布线电容和大布线电阻。这就增加了操作电流且导致操作速度劣化。
第二个问题在于：连接计数器的各位的信号线跨过水平传送信号线LHTC，且计数器6-2的驱动噪声被施加到数据传送信号线9-1、9-2、9-3、...上。
同样，尽管每列中的计数器6-2是同时操作的，但是由于数据传送信号线9是在水平方向(列方向)上共用的信号线，所以各列中的计数器噪声被数据传送信号线9接收，这导致数据传送的噪声很严重。
本发明的目的在于提供一种固态图像拾取装置和相机系统，它们可以去除导致数据传送误差的噪声且可以实现低电流消耗驱动和高速计数器操作。
本发明的第一方面的固态图像拾取装置包括：像素部，包括以矩阵形式排列的多个像素，多个像素执行光电转换；以及像素信号读取单元，以多个像素为单位从像素部读取像素信号。像素信号读取电路包括：多个比较器，对应于像素矩阵的列而布置，多个比较器中的每个都将读取信号电位与基准电压进行比较并输出所获得的确定信号；以及多个计数锁存器，其操作由比较器的输出控制，多个计数锁存器中的每个都对比较器中对应的一个的比较时间进行计数且包括保持计数值的锁存器。计数锁存器被按列区分成计数器组和锁存器组。在每列中，各计数器在各位之间级联连接，且第一开关被设置在各计数器的位输出部处。各第一开关的连接端共同连接到列信号传送线，而第一开关的输出端与其他各位共用。用于存储将被沿列方向传送的数字数据的锁存器的输入也共用列信号传送线。对应于各位的锁存器的输出经由第二开关连接到被布线成与列信号传送线正交的数据传送信号线。
优选地，锁存器组按照计数器组而布置在数据传送信号线的布线区域侧上。
优选地，列信号传送线被分成多段且被各列共用。
优选地，固态图像拾取装置包括控制由像素信号读取电路所执行的处理的定时控制单元。定时控制单元使用第一数据传送控制信号来控制第一开关的接通/断开，且使用第二数据传送控制信号来控制数据在锁存器中的传送。用于开关的第一数据传送控制信号和用于锁存器的第二数据传送控制信号以相同定时提供，开关和锁存器连接至一对计数器的输出部。
优选地，计数器组和锁存器组沿列方向被分为多个组。定时控制单元使用第一数据传送控制信号和第二数据传送控制信号来对所划分的组中的每个执行数据传送控制。
优选地，计数器和锁存器彼此相邻排列且在最有效位侧上彼此连接。
本发明的第二方面的相机系统包括：固态图像拾取装置；以及光学系统，在固态图像拾取装置上形成摄影对象的图像。固态图像拾取装置包括：像素部，包括以矩阵形式排列的多个像素，多个像素执行光电转换；以及像素信号读取单元，以多个像素为单位从像素部读取像素信号。像素信号读取电路包括：多个比较器，多个比较器，对应于像素矩阵的列而布置，多个比较器中的每个都将读取信号电位与基准电压进行比较并输出所获得的确定信号；以及多个计数锁存器，其操作由比较器的输出控制，多个计数锁存器中的每个都对比较器中对应的一个的比较时间进行计数且包括保持计数值的锁存器。计数锁存器被按列区分成计数器组和锁存器组。在每列中，各计数器在各位之间级联连接，且第一开关被设置在各计数器的位输出部处。各第一开关的连接端共同连接到列信号传送线，而第一开关的输出端与其他各位共用。用于存储将被沿列方向传送的数字数据的锁存器的输入也共用列信号传送线。对应于各位的锁存器的输出经由第二开关连接到被布线成与列信号传送线正交的数据传送信号线。
根据本发明的固态图像拾取装置和相机系统，可去除导致数据传送误差的噪声，而且可实现低电流消耗驱动和高速计数器操作。
附图说明
图1是说明具有列并行ADC的固态图像拾取装置(CMOS图像传感器)的结构实例的框图。
图2是说明列读取电路的布局实例的示图。
图3是说明具有根据本发明实施例的列并行ADC的固态图像拾取装置(CMOS图像传感器)的结构实例的框图。
图4是说明根据本发明的ADC中的计数器的第一布局实例的示图。
图5是图4的电路中的控制信号的时序图。
图6是说明根据本发明的ADC中的计数器的第二布局实例的示图。
图7是说明根据本发明的ADC中的计数器的第三布局实例的示图。
图8是图7的电路中的控制信号的时序图。
图9包括说明根据本发明的ADC中的计数器的布局的其他实例的示图。
图10是图9的电路中的控制信号的时序图。
图11是说明应用了根据本发明实施例的固态图像拾取装置的相机系统的配置实例的示图。
具体实施方式
接下来将参看附图在下文中描述本发明的实施例。
图3是说明根据本发明实施例的具有列并行ADC(包括数据传送电路)的固态图像拾取装置(CMOS图像传感器)的结构实例的框图。
固态图像拾取装置10包括充当图像拾取单元的像素阵列部11、行扫描电路12、列扫描电路13、定时控制电路14、ADC组15、数字模拟转换器电路(下文简称为DAC(数模转换器))16以及包括读出放大器电路(S/A)的数据输出电路17等等。
像素阵列部11通过布置单元像素111配置，每个单元像素包括以矩阵形式排列的光电二极管和像素内放大器。
同样，在固态图像拾取装置10中，用于产生内部时钟的定时控制电路14、用于控制地址和列扫描的行扫描电路12以及用于控制列地址和列扫描的列扫描电路13经布置作为用于从顺次读取来自像素阵列部11的信号的控制电路。
ADC组15包括：ADC(A/D转换器电路)15A，以与各列的像素矩阵相关的方式布置用于各列线V0、V1、...。ADC 15A包括：(n+1)个比较器(CMP)151，每个比较器都将斜坡波形RAMP(通过将由DAC 16产生的基准电压变为阶跃电压而获得)与从单元像素111通过列线V0、V1、...的每个行线H0、H1、...获得的模拟信号进行比较；以及计数锁存器(下文称作计数器CNT)152，每个计数锁存器都响应于比较器151和时钟CK的输出来执行计数(或倒计数)且具有保持计数值的功能。因此，配置了列并行ADC块153。
稍后将详细描述ADC 15A中的计数器152、存储器等的布局结构和功能。
各计数器152的输出经由开关154连接到数据传送信号线18。
包括对应于数据传送信号线18的读出电路和减法电路的数据输出电路(数字信号处理电路)17布置在数据传送信号线18上。
在初始时间，具有作为保持电路的功能的每个计数器152进入(例如)计数(或倒计数)状态，且执行重置计数。当对应的一个比较器151的输出COMPOUTi反转时，计数器155终止计数操作，且计数值被保持在存储器155中。
此时，计数器152的初始值是AD转换等级电平的任意值，例如0。在此重置计数阶段，计数器152读取单元像素111的重置分量ΔV。
此后，计数器152-2进入倒计数(或计数)状态，且根据入射光的强度执行数据计数。当对应比较器151的输出COMPOUTi反转时，保持对应于比较期的计数值。
所保持的计数器值通过列扫描电路13被扫描，且经由数据传送信号线18作为数字信号被输入到数据输出电路17。
例如，当将开始脉冲STR和主时钟MCK提供给列扫描电路13时，列扫描电路13启动，并与对应于主时钟MCK(参考MCK)的驱动时钟CLK同步地驱动对应的选择线SEL，并将计数器152的锁存数据读取到数据传送信号线18。
在具有此类结构的固态图像拾取装置10中，在一个水平单位周(1H)中执行以下处理。
即，在1H中，从任意行Hx上的单元像素111到列线V0、V1、...的第一次读取用P相读取PR标示；比较器151中的第一次比较用P相比较PC标示；第二次读取用D相读取DR标示；比较器151中的比较用D相比较DC标示；以及在D相处理之后的后处理用D相后处理DAP标示。这些各操作是连续执行的。
P相读取PR、P相比较PC、D相读取DR、D相比较DC以及D相后处理DAP的定时的控制是通过定时控制电路14来执行的。
接着，将描述ADC(AD转换器电路)15A中计数器152的具体结构和功能。
根据本实施例的ADC 15A通过使用比较器151和异步计数器152而配置为集成型的AD转换器电路。
图4是说明根据本发明的ADC中的第一布局实例的图。
图5是图4的电路中的控制信号的时序图。
如图4所示，计数器152被按列区分为计数器组210和存储器组220。
在每列中，各计数器级联连接在各位之间。
开关211设置在各计数器152的位输出部处，且各开关211的连接端共同连接到列信号传送线212。
换句话说，开关111的输出端与其他各位共用。
通过使用定时控制电路14，响应于列内第一数据传送控制信号CDT1A、CDT2A、CDT3A、...来控制开关211以使其接通/断开。
另外，如图3所示，存储用于水平传送的数字数据的存储器(锁存电路)155的输入共用列信号传送线212。
对应于各位的存储器155的输出经由开关154连接到被布线成与列信号传送线212正交的数据传送信号线18-1、18-2、18-3、...。
通过使用定时控制电路14，响应于列内第二数据传送控制信号CDT1B、CDT2B、CDT3B、...来执行来自各存储器155的数据的传送控制。
注意，开关211对应于第一开关，而开关154对应于第二开关。
可如下执行通过使用此电路将数据从计数器152传送到存储器(锁存电路)155的方法。
首先，在计数器152的输出部处的第一开关211、以及列内第一数据传送控制信号CDT1A、CDT2A、CDT3A、...和第二数据传送控制信号CDT1B、CDT2B、CDT3B、...(锁存控制脉冲)被配置为受控于各位。在输出侧(计数器)和输入侧(存储器、锁存器)处的各位形成一对，且大体上同时脉冲控制一对控制信号，如图5所示，然后传送数据。
此时，其他控制信号对未被驱动，从而防止输出冲突。
在其他各位上顺次且分别地执行，从而将数据从计数器152传送到存储器(锁存电路)155。
由于传送信号在列信号传送线212上被共用，所以在布局方面，沿垂直方向布线的信号线的数目限于共用信号传送线的数目。即使在水平方向上具有极窄宽度的布局区域中，如同在图像拾取设备中的列读取电路中，即使在完全独立的区域中布置计数器和锁存电路时仍可以进行布线，且另外，可获得所要的驱动结果。
因此，可抑制各计数器位之间的布线长度，这是常规实例中所论述的问题。提高了计数器的低功率消耗驱动和高速操作容限。
另外，由于存储器(锁存电路)被布置在隔离区域中，所以可显著减少计数器152的驱动对数据传送信号线18的串音噪声。
同样，由于区域被划分，所以计数器部和存储器部(锁存器电路部)可从阱中分离出来，且另外，电源和接地GND可彼此分离。可减少从电源和接地GND偷偷进入的计数器驱动噪声。
作为具体实例，本文已描述了将数据从计数器152传送到存储器(锁存器)155的方法。然而，数据的传送并不限于从计数器152到存储器(锁存器)155，且包括在每列中将数据从数字存储区域传送到数字存储区域的方法，与从存储器(锁存器)到存储器(锁存器)相同。同样，在噪声和布局效率方面，此作为用于物理分离功能电路的手段是有效的。
图6是说明根据本实施例的ADC中的计数器的第二布局实例的示图。
在图4中的电路中，对于将传送的位的数目需要将数据从计数器传送到存储器(锁存器)的操作时间。
因此，如图6所示，可通过在用于列信号传送线(共用的线)的布局区域的容许范围内提供多个(在图6的实例中是两个)列信号传送线来减少传送时间。
图7是说明根据本实施例的ADC中的第三布局实例的示图。
图8是图7的电路中的控制信号的定时表。
同样，此传送周期在整个读取电路系统中引起问题，因为在传送期间不能执行任何水平传送操作。
当水平传送时间是图像拾取设备中关于读取速度的速率确定条件时，列内数据传送变成图像拾取设备中限制读取速度的因素。
为了解决此问题，例如，可采用如图7所示的结构。
在此实例中，在图中，计数器组210被划分为左计数器组210L和右计数器组210R。同样，存储器组220也被划分为左存储器组220L和右存储器组220R。
执行列内数据传送的控制信号被分离为用于列电路的左和右区块的组，且如图8所示，在左和右块中以不同定时执行列内数据传送控制信号。
当假定数据传送开始的列是左侧上的列时，首先执行左侧列内数据传送。随后，在左侧上的数据传送开始之前，完成右侧列内数据传送。为此，传送控制信号被控制为在左侧和右侧上具有延迟。
首先，在左侧上，使用用于左列的数据传送控制信号CDT1AL、CDT2AL、CDT3AL、...以及CDT1BL、CDT2BL、CDT3BL、...来执行列内数据传送。
随后，首先，在左侧上，使用用于右列的数据传送控制信号CDT1AR、CDT2AR、CDT3AR、...以及CDT1BR、CDT2BR、CDT3BR、...来执行列内数据传送。
以此方式，可在无需使列内数据传送期作为图像拾取设备中读取速度的速率确定条件的情况下执行驱动。
图9(A)和图9(B)包括说明根据本实施例的ADC中计数器的布局的其他实例的示图。
图10是图9的电路中的控制信号的时序图。
作为另一种不同的方法，如图9(A)和图9(B)所示的技术(执行数据传送，同时在用于具有高驱动频率且充当电流消耗的主要成分的LSB侧上的几个位的单独区域中设置存储器，而对MSB侧，交替放置计数器152和存储器155)对于上述问题是有效的。
如图9(A)和图9(B)所示，对于布置LSB侧的存储器的位置(例如在计数器的终止位置和计数器的中间位置)可构想多个图案。
如图10所示，减少垂直传送控制以处理在LSB侧上的几个位，此外，可以相同定时来执行其他存储器传送控制(使用列内数据传送控制信号CDTC的传送控制)，从而减少传送中所涉及的时间。
同样，如上文已描述，实现了低电流消耗且提高了高速操作容限。注意，在此情况下，存在计数器152和数据传送信号线(存储器155的输出部)彼此交叉的部分。这可导致计数器噪声从而影响水平传送。
此处，将描述固态图像拾取装置(CMOS图像传感器)10的操作。
在从任意行Hx上的单元像素111到列线V0、V1、...的第一次读取变稳定之后，DAC 16将斜坡波形RAMP输入到每个比较器151，斜坡波形RAMP是通过将基准电压临时变为阶跃电压而获得的。在比较器151中执行与任意列线Vx的电压的比较。
与具有斜坡波形RAMP的阶跃波形的输入同时，每个计数器152都执行第一次计数。
此处，当RAMP电压与Vx电压变得相等时，反转比较器151的输出。因此，计数器152的计数操作终止，且对应于比较时间的计数值被保持。
在此第一次读取时，计数器152读取单元像素111的重置分量ΔV。在重置分量ΔV中，包括在单元像素111之间不同的噪声作为偏移。
然而，重置分量ΔV的变化通常很小。同样，由于重置电平对所有像素是共用的，所以一般来说预先已知任意列线Vx的输出。
因此，在第一次读取重置分量ΔV时，可通过调整斜坡波形(RAMP)电压来缩短比较期。在此情况下，例如，以对应于7位的计数期(128个时钟时脉)来比较ΔV。
在第二次读取时，除了重置分量ΔV之外，还读取对于每个单元像素111不同的对应于入射光强度的信号分量，且执行类似于第一次读取的操作。
即，在从任意行Hx上的单元像素111到列线V0、V1、...的第二次读取变稳定之后，DAC 16将斜坡波形RAMP输入到每个比较器151，斜坡波形RAMP通过将基准电压临时变为阶跃电压而获得。在比较器151中执行与任意列线Vx的电压的比较。
与具有斜坡波形RAMP的阶跃波形的输入同时，每个计数器152都执行第二次计数。
此处，当RAMP电压与Vx电压变相等时，反转比较器151的输出。同时，对应于比较时间的计数值被保持。
此时，在第一次和第二次计数中获得的计数值保持在不同位置处。
在上述AD转换期结束之后，使用列扫描电路4，第一次和第二次获得且被保持的n位数字信号经由数据传送信号线18传送且在数据输出电路17处被检测。在通过减法电路顺次执行(第二次信号)-(第一次信号)之后，将差输出到外部。此后，对各行顺次重复类似操作，且产生二维图像。
在一个水平单元周期(1H)中执行上述操作。
在1H中，任意行Hx上的单元像素111到列线V0、V1、...的第一次读取用P相读取PR标示；比较器151中的第一次比较用P相比较PC标示；第二次读取用D相读取DR标示；比较器151中的比较用D相比较DC标示；以及在D相处理之后的后处理用D相后处理DAP标示。这些各操作是连续执行的。
如上文已描述，根据本实施例，计数器152被按列区分为计数器组210和存储器组220。在每列中，各计数器152级联连接在各位之间。开关211设置在各计数器152的位输出部处。各开关211的连接端共同连接到列信号传送线212，而开关211的输出端与其他各位共用。通过使用定时控制电路14，响应于列内数据传送控制信号CDT1A、CDT2A、CDT3A、...来控制开关211以使其接通/断开。另外，存储用于水平传送的数字数据的存储器(锁存电路)155的输入共用列信号传送线212。对应于各位的存储器155的输出经由开关154连接到被布线成与列信号传送线212正交的数据传送信号线18-1、18-2、18-3、...。通过使用定时控制电路14，响应于列内数据传送控制信号CDT1B、CDT2B、CDT3B、...来执行来自各存储器155的数据的传送控制。因此，可实现以下有利效果。
在使用列读取电路来执行A/D转换且所获得的数字数据需要被移动到与相同列中的A/D不同的另一个存储区域的图像拾取设备中，数字存储区域可被布线成与其他区域分离，尽管由于列的间距很窄而存在布局约束，但可以使在这些区域中的一个区域中产生的噪声与在其他区域中产生的噪声分离。因此，可预期低噪声驱动和稳定操作。
同样，当A/D电路单元使用高速驱动电路(例如，计数器)时，通过减少驱动导线的布线长度，可执行低功率消耗驱动。另外，预期提高了高速操作容限。
具有这些有利效果的固态图像拾取装置可应用作为数码相机或摄像机中的图像拾取装置。
图11是说明应用了根据本发明实施例的固态图像拾取装置的相机系统的配置的实例的示图。
如图11所示，相机系统300包括：可应用根据本实施例的固态图像拾取装置10的图像拾取装置310；光学系统，将入射光导向图像拾取装置310的像素区域(形成摄影对象的图像)；透镜320，根据在图像拾取面的入射光(图像光)来形成图像；驱动电路(DRV)330，驱动图像拾取装置310；以及信号处理电路(PRC)340，处理图像拾取装置310的输出信号。
驱动电路330包括产生各种定时信号的定时生成器(在附图中未示出)，各种定时信号包括驱动图像拾取装置310中的电路的启动脉冲和时钟脉冲。驱动电路330使用预定定时信号来驱动图像拾取装置310。
同样，信号处理电路340将例如CDS(相关双取样)的信号处理应用于图像拾取装置310的输出信号。
在信号处理电路340中处理的图像信号被记录在记录介质(诸如，存储器)上。通过使用打印机等来生成记录在记录介质上的图像信息的硬拷贝。同样，在监视器(包括液晶显示器或类似物)上显示在信号处理电路340中处理的图像信号作为移动图像。
如上文已描述，在例如数字静态相机的图像拾取设备中，通过安装上述图像拾取装置10作为图像拾取装置310，得到了高度精确的相机。

Claims (7)

1.一种固态图像拾取装置，包括：
像素部，包括以矩阵形式排列的多个像素，所述多个像素执行光电转换；以及
像素信号读取单元，以多个像素为单位读取来自所述像素部的像素信号，
其中，所述像素信号读取电路包括：
多个比较器，对应于所述像素矩阵的列而布置，所述多个比较器中的每个都将读取信号电位与基准电压进行比较，且输出所获得的确定信号，以及
多个计数锁存器，其操作由所述比较器的输出控制，所述多个计数锁存器中的每个都对所述比较器中对应的一个的比较时间进行计数且包括保持计数值的锁存器，并且
其中，所述计数锁存器
被按列区分为计数器组和锁存器组，
在每列中，各计数器级联连接在各位之间，且第一开关设置在所述各计数器的位输出部处，
所述各第一开关的连接端共同连接到列信号传送线，且所述第一开关的输出端与其他各位共用，
用于存储将被沿列方向传送的数字数据的所述锁存器的输入也共用所述列信号传送线，以及
对应于各位的所述锁存器的输出经由第二开关连接到被布线成与所述列信号传送线正交的数据传送信号线。
2.根据权利要求1所述的固态图像拾取装置，其中，所述锁存器组按照所述计数器组布置在所述数据传送信号线的布线区域侧上。
3.根据权利要求1所述的固态图像拾取装置，其中，所述列信号传送线被分为多段且被所述列共用。
4.根据权利要求1所述的固态图像拾取装置，还包括：控制由所述像素信号读取电路执行的处理的定时控制单元，
其中，所述定时控制单元
使用第一数据传送控制信号来控制所述第一开关的接通/断开，且使用第二数据传送控制信号来控制数据在所述锁存器中的传送，以及
用于开关的第一数据传送控制信号和用于锁存器的第二数据传送控制信号以相同定时提供，所述开关和所述锁存器连接到一对计数器的输出部。
5.根据权利要求4所述的固态图像拾取装置，其中，所述计数器组和所述锁存器组在所述列方向上被划分为多个组，并且
其中，所述定时控制单元
使用所述第一数据传送控制信号和所述第二数据传送控制信号来对所划分的组中的每个执行数据传送控制。
6.根据权利要求1所述的固态图像拾取装置，其中，所述计数器和所述锁存器彼此相邻布置且在最有效位侧上彼此连接。
7.一种相机系统，包括：
固态图像拾取装置；以及
光学系统，在所述固态图像拾取装置上形成摄影对象的图像，
其中，所述固态图像拾取装置包括：
像素部，包括以矩阵形式排列的多个像素，所述多个像素执行光电转换；以及
像素信号读取单元，以多个像素为单位读取来自所述像素部的像素信号，
其中，所述像素信号读取电路包括：
多个比较器，对应于所述像素矩阵的列而布置，所述多个比较器中的每个都将读取信号电位与基准电压进行比较，且输出所获得的确定信号，以及
多个计数锁存器，其操作由所述比较器的输出控制，所述多个计数锁存器中的每个都对所述比较器中对应的一个的比较时间进行计数且包括保持计数值的锁存器，并且
其中，所述计数锁存器
被按列区分为计数器组和锁存器组，
在每列中，各计数器级联连接在各位之间，且第一开关设置在所述各计数器的位输出部处，
所述各第一开关的连接端共同连接到列信号传送线，且所述第一开关的输出端与其他各位共用，
用于存储将被沿列方向传送的数字数据的所述锁存器的输入也共用所述列信号传送线，以及
对应于各位的所述锁存器的输出经由第二开关连接到被布线成与所述列信号传送线正交的数据传送信号线。
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