JP2009089050A - 固体撮像素子およびカメラシステム - Google Patents
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Abstract
【課題】データ転送エラー要因となるノイズを除去でき、しかも低消費電流駆動、カウンタの高速動作を実現可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】カウンタ１５２は各列でカウンタグループ２１０と、メモリグループ２２０とに区分けされ、各列において、各カウンタ１５２は各ビット間でカスケード接続され、各カウンタ１５２のビット出力部にスイッチ２１１が設けられ、各スイッチ２１１の接続先が列信号転送線２１２に共通に接続されてスイッチ２１１の出力先が他の各ビットと共有されており、水平転送用のデジタルデータを記憶するメモリ（ラッチ回路）１５５の入力とも列信号転送線２１２が共有され、各ビット対応のメモリ１５５の出力はスイッチ１５４を介して、列信号転送線２１２と直交するように配線されたデータ転送信号線１８−１，１８−２，１８−３・・・に接続されている。
【選択図】図４
【解決手段】カウンタ１５２は各列でカウンタグループ２１０と、メモリグループ２２０とに区分けされ、各列において、各カウンタ１５２は各ビット間でカスケード接続され、各カウンタ１５２のビット出力部にスイッチ２１１が設けられ、各スイッチ２１１の接続先が列信号転送線２１２に共通に接続されてスイッチ２１１の出力先が他の各ビットと共有されており、水平転送用のデジタルデータを記憶するメモリ（ラッチ回路）１５５の入力とも列信号転送線２１２が共有され、各ビット対応のメモリ１５５の出力はスイッチ１５４を介して、列信号転送線２１２と直交するように配線されたデータ転送信号線１８−１，１８−２，１８−３・・・に接続されている。
【選択図】図４
Description
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
そして、ＣＣＤやＣＭＯＳイメージセンサを代表とする固体撮像装置では、さらなる多画素化に伴う微細化が進み、それに並行して高速な信号読み出し処理が求められている。
ＣＭＯＳイメージセンサでは高速読み出しを実現する手段として、２次元状に配置された画素を垂直方向に信号読み出し線を共有し、かつ、その列ごとに読み出し回路を設け、それらを同時に駆動することで、列の総数に値する同時信号処理を行っている。
また一般的にアナログ信号処理においては高速処理と低ノイズ処理とは相反する関係にあるため、高速なアナログ信号処理は、画質劣化につながる問題がある。
それに対し、前記各列の読み出し回路で、アナログーデジタル変換まで行い、列データを１〜数本のバスにまとめた処理は、デジタル信号処理となることで、非常に高速な処理かつ、ノイズに強い回路を実現できる。
ＣＭＯＳイメージセンサでは高速読み出しを実現する手段として、２次元状に配置された画素を垂直方向に信号読み出し線を共有し、かつ、その列ごとに読み出し回路を設け、それらを同時に駆動することで、列の総数に値する同時信号処理を行っている。
また一般的にアナログ信号処理においては高速処理と低ノイズ処理とは相反する関係にあるため、高速なアナログ信号処理は、画質劣化につながる問題がある。
それに対し、前記各列の読み出し回路で、アナログーデジタル変換まで行い、列データを１〜数本のバスにまとめた処理は、デジタル信号処理となることで、非常に高速な処理かつ、ノイズに強い回路を実現できる。
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１，２に開示されている。
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子１は、撮像部としての画素アレイ部２、行走査回路３、列走査回路４、タイミング制御回路５、ＡＤＣ群６、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）７、およびセンスアンプ回路（Ｓ／Ａ）を含むデータ出力回路８を有する。
画素アレイ部２は、フォトダイオードと画素内アンプとを含む単位画素２−１がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。
ＡＤＣ群６は、参照電圧発生回路としてのＤＡＣ７により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器６−１と、比較器６−１の出力およびクロックＣＫを受けてアップカウント（またはダウンカウント）を行いカウント値を保持するメモリ（ラッチ）を含む非同期アップ／ダウンカウンタ（以下、カウンタという）６−２と、カウンタ６−２のカウント値を保持するメモリ（ラッチ）６−３と、カウンタ６−２の出力とメモリ６−３とを信号ＳＷにより選択的に接続するスイッチ６−４からなるＡＤＣ６Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック６−３が構成される。
各カウンタ６−２の出力は、スイッチ６−４を介してデータ転送信号線９に接続されている。
データ転送信号線９には、データ転送信号線９に対応したセンス回路、減算回路を含むデータ出力回路（デジタル信号処理回路）８が配置される。
各カウンタ６−２の出力は、スイッチ６−４を介してデータ転送信号線９に接続されている。
データ転送信号線９には、データ転送信号線９に対応したセンス回路、減算回路を含むデータ出力回路（デジタル信号処理回路）８が配置される。
保持回路としての機能を有するカウンタ６−２は、初期時にはアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応する比較器６−１の出力ＣＯＭＰＯＵＴｉが反転すると、アップカウント動作を停止し、カウント値がメモリ６−３に保持される。
このとき、カウンタ６−２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素２−１のリセット成分ΔVを読み出している。
カウンタ６−２は、その後、ダウンカウント状態となり、入射光量に対応したデータカウントを行い、対応する比較器６−１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値がメモリに保持される。
メモリに保持されたカウンタ値は、列走査回路４により走査され、デジタル信号として、データ転送信号線９を経てデータ出力回路８に入力される。
このとき、カウンタ６−２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素２−１のリセット成分ΔVを読み出している。
カウンタ６−２は、その後、ダウンカウント状態となり、入射光量に対応したデータカウントを行い、対応する比較器６−１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値がメモリに保持される。
メモリに保持されたカウンタ値は、列走査回路４により走査され、デジタル信号として、データ転送信号線９を経てデータ出力回路８に入力される。
ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１の動作を説明する。
任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＰＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ６−２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、これによりカウンタ６−２のカウント動作が停止し、比較期間に応じたカウント値がメモリに保持される。
この１回目の読み出し時は、単位画素２−１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２−１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ６−２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、これによりカウンタ６−２のカウント動作が停止し、比較期間に応じたカウント値がメモリに保持される。
この１回目の読み出し時は、単位画素２−１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２−１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。
２回目の読み出しは、リセット成分ΔVに加え単位画素２−１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素２−１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ６−２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、同時にメモリ内に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリの異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリに保持された１回目と２回目のそれぞれｎビットのデジタル信号がデータ転送信号線９を経て、データ出力回路８で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
すなわち、任意の行Hxの単位画素２−１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ６−２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、同時にメモリ内に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリの異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリに保持された１回目と２回目のそれぞれｎビットのデジタル信号がデータ転送信号線９を経て、データ出力回路８で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
以上の動作は、１水平単位期間（１Ｈ）内で行われる。
そして、１Ｈ内において、任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器６−１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器６−１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
そして、１Ｈ内において、任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器６−１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器６−１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路５において行われる。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−３０３６４８号公報
特開２００５−３２３３３１号公報
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
上述した例は、カウンタと比較器および、ＲＡＭＰ波となる参照電圧を用いて、積分型のアナログ−デジタル変換処理を行う回路構成である。
初めはカウンタ６−２がＡ／Ｄ変換後のデジタルデータを記憶することになるが、それを別のデジタルデータ記憶領域に移し、続けてすぐ次のＡ／Ｄ変換を行い、かつ、同時に、その別の場所に移したデータを、各列順次アクセスして水平方向にデータ転送しデジタル信号処理回路にデータ送信している。
いわば、Ａ／Ｄ変換処理と、水平転送処理をパイプライン処理していることになり、高速な信号読み出し処理を実現している。
初めはカウンタ６−２がＡ／Ｄ変換後のデジタルデータを記憶することになるが、それを別のデジタルデータ記憶領域に移し、続けてすぐ次のＡ／Ｄ変換を行い、かつ、同時に、その別の場所に移したデータを、各列順次アクセスして水平方向にデータ転送しデジタル信号処理回路にデータ送信している。
いわば、Ａ／Ｄ変換処理と、水平転送処理をパイプライン処理していることになり、高速な信号読み出し処理を実現している。
ここで問題となるのが、まず列読み出し回路に使用可能なレイアウト領域は、微細な画素の幅に制限されることである。
それより、その各列の読み出し回路は必然的に非常に縦長な構成になり、また、その垂直方向に通せる信号線の数もレイアウトの制限より、限られたものとなる。
その制限を受けて、この回路をレイアウトした場合、図２に示すようになる。
それより、その各列の読み出し回路は必然的に非常に縦長な構成になり、また、その垂直方向に通せる信号線の数もレイアウトの制限より、限られたものとなる。
その制限を受けて、この回路をレイアウトした場合、図２に示すようになる。
図２は、列読み出し回路のレイアウト例を示す図である。
図２において、６−５がメモリを示し、ＣＤＴはタイミング制御回路５によるカラム内データ転送制御信号を示し、ＬＨＴＣ−１，ＬＨＴＣ−２，・・・は列方向（水平方向）制御線をそれぞれ示している。
また、データ転送信号線９−１，９−２，９−３・・・が、多段に配線されている。
図２において、６−５がメモリを示し、ＣＤＴはタイミング制御回路５によるカラム内データ転送制御信号を示し、ＬＨＴＣ−１，ＬＨＴＣ−２，・・・は列方向（水平方向）制御線をそれぞれ示している。
また、データ転送信号線９−１，９−２，９−３・・・が、多段に配線されている。
カウンタ６−２の各ビットの間に、水平転送用のデータ記憶領域（ラッチ回路）６−５を配置している。これにより、各ビットのデータは、各ビット内で閉じることが可能で、ビットをまたいだ信号線が不要となり、垂直方向の信号線を最小限に抑えることができ、制限された幅内でのレイアウトを実現している。
ただし、これによるデメリットも存在する。
まず１つ目として、カウンタ６−２の各ビット間の距離が水平転送（列方向転送）用データ記憶領域（メモリ）６−５の分だけ離れてしまうことで、配線容量および配線抵抗が、多く付加され、動作電流の増大とともに、動作スピードの劣化要因となる。
２つ目の問題として、そのカウンタの各ビットをつなぐ信号線ＬＢＳと、水平転送用信号線ＬＨＴＣがクロスすることになり、カウンタ６−２の駆動ノイズがデータ転送信号線９−１，９−２，９−３・・・にのる。
また、カウンタ６−２は各列同時に動くのに対し、データ転送信号線９は水平方向（列方向）に共有した信号線のため、各列のカウンタノイズ全てを受けることになり、データ転送にとって深刻なノイズとなる。
まず１つ目として、カウンタ６−２の各ビット間の距離が水平転送（列方向転送）用データ記憶領域（メモリ）６−５の分だけ離れてしまうことで、配線容量および配線抵抗が、多く付加され、動作電流の増大とともに、動作スピードの劣化要因となる。
２つ目の問題として、そのカウンタの各ビットをつなぐ信号線ＬＢＳと、水平転送用信号線ＬＨＴＣがクロスすることになり、カウンタ６−２の駆動ノイズがデータ転送信号線９−１，９−２，９−３・・・にのる。
また、カウンタ６−２は各列同時に動くのに対し、データ転送信号線９は水平方向（列方向）に共有した信号線のため、各列のカウンタノイズ全てを受けることになり、データ転送にとって深刻なノイズとなる。
本発明は、データ転送エラー要因となるノイズを除去でき、しかも低消費電流駆動、カウンタの高速動作を実現可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウント、カウント値を保持するラッチを備えた複数のカウンタラッチと、を含み、上記カウンタラッチは、各列でカウンタグループと、ラッチグループとに区分けされ、各列において、各カウンタは各ビット間でカスケード接続され、各カウンタのビット出力部に第１スイッチが設けられ、各第１スイッチの接続先が列信号転送線に共通に接続されて第１スイッチの出力先が他の各ビットと共有されており、列方向に転送するデジタルデータを記憶するラッチの入力とも上記列信号転送線が共有され、各ビット対応のラッチの出力は第２スイッチを介して、上記列信号転送線と直交するように配線されたデータ転送信号線に接続される。
好適には、上記ラッチグループは、上記カウンタグループにより上記データ転送信号線の配線領域側に配置されている。
好適には、上記列信号転送線が、列で複数に分割されて共有されている。
好適には、上記画素信号読み出し回路の処理を制御するタイミング制御部を有し、上記タイミング制御部は、上記第１スイッチのオンオフは第１データ転送制御信号により制御し、ラッチのデータ転送制御は第２データ転送制御信号により制御し、対をなすカウンタの出力部に接続されたスイッチの第１データ転送制御信号とラッチの第２のデータ転送制御信号は同じタイミングで供給する。
好適には、上記カウンタグループと、ラッチグループとが列方向において複数のグループに分割され、上記タイミング制御部は、上記分割グループごとに上記第１データ転送制御信号および第２データ転送制御信号によりデータ転送制御を行う。
好適には、上位ビット側においては、上記カウンタとラッチとが隣接して配置され接続されている。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウント、カウント値を保持するラッチを備えた複数のカウンタラッチと、を含み、上記カウンタラッチは、各列でカウンタグループと、ラッチグループとに区分けされ、各列において、各カウンタは各ビット間でカスケード接続され、各カウンタのビット出力部に第１スイッチが設けられ、各第１スイッチの接続先が列信号転送線に共通に接続されて第１スイッチの出力先が他の各ビットと共有されており、列方向に転送するデジタルデータを記憶するラッチの入力とも上記列信号転送線が共有され、各ビット対応のラッチの出力は第２スイッチを介して、上記列信号転送線と直交するように配線されたデータ転送信号線に接続される。
本発明によれば、データ転送エラー要因となるノイズを除去でき、しかも低消費電流駆動、カウンタの高速動作を実現することができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
図３は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、参照電圧発生回路としてのデジタル−アナログ変換回路（以下、DAC (Digital - Analog converter)と略す）１６、およびセンスアンプ回路（Ｓ／Ａ）等を含むデータ出力回路１７を有する。
画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。
ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器（ＣＭＰ）１５１と、比較器１５１の出力およびクロックＣＫを受けてアップカウント（またはダウンカウント）を行いカウント値を保持する機能を有するカウンタラッチ（以下、カウンタという、ＣＮＴ）１５２とからなるＡＤＣ（Ａ／Ｄ変換回路）１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５３が構成される。
ＡＤＣ１５Ａのカウンタ１５２およびメモリ等のレイアウト構成および機能については後で詳述する。
各カウンタ１５２の出力は、スイッチ１５４を介してデータ転送信号線１８に接続されている。
データ転送信号線１８には、データ転送信号線１８に対応したセンス回路、減算回路を含むデータ出力回路１７（デジタル信号処理回路）が配置される。
ＡＤＣ１５Ａのカウンタ１５２およびメモリ等のレイアウト構成および機能については後で詳述する。
各カウンタ１５２の出力は、スイッチ１５４を介してデータ転送信号線１８に接続されている。
データ転送信号線１８には、データ転送信号線１８に対応したセンス回路、減算回路を含むデータ出力回路１７（デジタル信号処理回路）が配置される。
保持回路としての機能を有するカウンタ１５２は、初期時にはたとえばアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、アップカウント動作を停止し、カウント値がメモリ１５５に保持される。
このとき、カウンタ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタ１５２は、その後、ダウンカウント（またはアップカウント）状態となり、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値が保持される。
保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送信号線１８を経てデータ出力回路１７に入力される。
このとき、カウンタ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタ１５２は、その後、ダウンカウント（またはアップカウント）状態となり、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値が保持される。
保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送信号線１８を経てデータ出力回路１７に入力される。
列走査回路１３は、たとえばスタートパルスＳＴＲおよびマスタクロックＭＣＫが供給されることで活性化され、マスタクロックＭＣＫに応じた（ＭＣＫを基準とする）駆動クロックＣＬＫに同期して対応する選択線ＳＥＬを駆動して、カウンタ１５２のラッチデータをデータ転送信号線１８に読み出させる。
このような構成を有する固体撮像素子１０においては、１水平単位期間（１Ｈ）内で以下の処理が行われる。
すなわち、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
すなわち、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１４において行われる。
次に、ＡＤＣ（Ａ／Ｄ変換回路）１５Ａにおけるカウンタ１５２の具体的な構成および機能について説明する。
本実施形態に係るＡＤＣ１５Ａは、比較器１５１および非同期カウンタ１５２を用いた積分型Ａ／Ｄ変換回路として構成されている。
図４は、本実施形態に係るＡＤＣのカウンタの第１のレイアウト例を示す図である。
図５は、図４の回路の制御信号のタイミングチャートである。
図５は、図４の回路の制御信号のタイミングチャートである。
このカウンタ１５２は、図４に示すように、各列でカウンタグループ２１０と、メモリグループ２２０とに区分けされている。
各列において、各カウンタ１５２は各ビット間でカスケード接続されている。
そして、各カウンタ１５２のビット出力部にスイッチ２１１が設けられ、各スイッチ２１１の接続先が列信号転送線２１２に共通に接続されている。
換言すれば、スイッチ２１１の出力先が他の各ビットと共有されている。
スイッチ２１１は、タイミング制御回路１４によるカラム内の第１データ転送制御信号ＣＤＴ１Ａ，ＣＤＴ２Ａ，ＣＤＴ３Ａ、・・・によりオンオフが制御される。
あわせて、水平転送用のデジタルデータを記憶するメモリ（ラッチ回路）１５５の入力とも図３に示すように、列信号転送線２１２が共有されている。
各ビット対応のメモリ１５５の出力はスイッチ１５４を介して、列信号転送線２１２と直交するように配線されたデータ転送信号線１８−１，１８−２，１８−３・・・に接続されている。
各メモリ１５５のデータ転送制御は、タイミング制御回路１４によるカラム内の第２データ転送制御信号ＣＤＴ１Ｂ，ＣＤＴ２Ｂ，ＣＤＴ３Ｂ、・・・により行われる。
各列において、各カウンタ１５２は各ビット間でカスケード接続されている。
そして、各カウンタ１５２のビット出力部にスイッチ２１１が設けられ、各スイッチ２１１の接続先が列信号転送線２１２に共通に接続されている。
換言すれば、スイッチ２１１の出力先が他の各ビットと共有されている。
スイッチ２１１は、タイミング制御回路１４によるカラム内の第１データ転送制御信号ＣＤＴ１Ａ，ＣＤＴ２Ａ，ＣＤＴ３Ａ、・・・によりオンオフが制御される。
あわせて、水平転送用のデジタルデータを記憶するメモリ（ラッチ回路）１５５の入力とも図３に示すように、列信号転送線２１２が共有されている。
各ビット対応のメモリ１５５の出力はスイッチ１５４を介して、列信号転送線２１２と直交するように配線されたデータ転送信号線１８−１，１８−２，１８−３・・・に接続されている。
各メモリ１５５のデータ転送制御は、タイミング制御回路１４によるカラム内の第２データ転送制御信号ＣＤＴ１Ｂ，ＣＤＴ２Ｂ，ＣＤＴ３Ｂ、・・・により行われる。
なお、スイッチ２１１が第１スイッチに相当し、スイッチ１５４が第２スイッチに相当する。
この回路でカウンタ１５２からメモリ（ラッチ回路）１５５へデータを移す方法は次のように行うことが可能である。
まず、カウンタ１５２の出力部の第１スイッチ２１１とラッチ制御パルスであるカラム内第１データ転送制御信号ＣＤＴ１Ａ，ＣＤＴ２Ａ，ＣＤＴ３Ａ、・・・、第２データ転送制御信号ＣＤＴ１Ｂ，ＣＤＴ２Ｂ，ＣＤＴ３Ｂ、・・・を、各ビット個別で制御できるようにし、出力側（カウンタ）と入力側（メモリ、ラッチ）各ビットでペアを組み、ペア同士の制御信号を、図５に示すようにほぼ同時にパルス制御しデータを転送する。
その際、他のペアの制御信号は駆動しないようにし、出力衝突を避ける。
これをその他の各ビットそれぞれ別々に、順次行うことでカウンタ１５２からをメモリ（ラッチ回路）１５５にデータを転送する。
まず、カウンタ１５２の出力部の第１スイッチ２１１とラッチ制御パルスであるカラム内第１データ転送制御信号ＣＤＴ１Ａ，ＣＤＴ２Ａ，ＣＤＴ３Ａ、・・・、第２データ転送制御信号ＣＤＴ１Ｂ，ＣＤＴ２Ｂ，ＣＤＴ３Ｂ、・・・を、各ビット個別で制御できるようにし、出力側（カウンタ）と入力側（メモリ、ラッチ）各ビットでペアを組み、ペア同士の制御信号を、図５に示すようにほぼ同時にパルス制御しデータを転送する。
その際、他のペアの制御信号は駆動しないようにし、出力衝突を避ける。
これをその他の各ビットそれぞれ別々に、順次行うことでカウンタ１５２からをメモリ（ラッチ回路）１５５にデータを転送する。
列信号転送線２１２で転送信号を共有することで、レイアウト状、垂直方向に配線される信号線は共有信号転送線の数だけに抑えられ、撮像装置のカラム読み出し回路のような、水平方向に極端に狭いレイアウト領域において、カウンタとラッチ回路を完全に分離した領域にレイアウトしても配線可能で、かつ、所望の駆動結果を得ることが可能となる。
これにより、従来例で挙げた問題である、カウンタ各ビット間の配線長を抑えられ、低消費電力駆動、および、カウンタの高速動作マージンが向上する。
あわせて、メモリ（ラッチ回路）が孤立された領域に配置されるため、データ転送信号線１８へのカウンタ１５２の駆動によるクロストークノイズを激減できる。
また、領域をわけることによって、カウンタ部とメモリ部（ラッチ回路部）で、ウェル（Ｗｅｌｌ）から分離できることになり、あわせて電源・グランドＧＮＤを分離することができ、カウンタ駆動ノイズの電源・グランドＧＮＤからの回りこみも減らせることになる。
これにより、従来例で挙げた問題である、カウンタ各ビット間の配線長を抑えられ、低消費電力駆動、および、カウンタの高速動作マージンが向上する。
あわせて、メモリ（ラッチ回路）が孤立された領域に配置されるため、データ転送信号線１８へのカウンタ１５２の駆動によるクロストークノイズを激減できる。
また、領域をわけることによって、カウンタ部とメモリ部（ラッチ回路部）で、ウェル（Ｗｅｌｌ）から分離できることになり、あわせて電源・グランドＧＮＤを分離することができ、カウンタ駆動ノイズの電源・グランドＧＮＤからの回りこみも減らせることになる。
ここでの具体例として、カウンタ１５２からメモリ（ラッチ）１５５へデータを転送するという方法として説明したが、カウンタ１５２からメモリ（ラッチ）１５５へと特に限定するものではなく、メモリ（ラッチ）からメモリ（ラッチ）など、各カラム内のデジタル記憶領域からデジタル記憶領域へデータを転送する方法を含み、またそれは機能回路を物理的に分離できる手段として、ノイズやレイアウト効率として有効である。
図６は、本実施形態に係るＡＤＣのカウンタの第２のレイアウト例を示す図である。
図４の回路においては、カウンタからメモリ（ラッチ）へデータを転送する作業時間が、転送ビット数分必要になる。
そこで、図６に示すように、共有ラインである列信号転送線レイアウト領域が許容できる範囲で複数（図６の例では２）設けることにより、転送時間をその分短縮できる。
そこで、図６に示すように、共有ラインである列信号転送線レイアウト領域が許容できる範囲で複数（図６の例では２）設けることにより、転送時間をその分短縮できる。
図７は、本実施形態に係るＡＤＣのカウンタの第３のレイアウト例を示す図である。
図８は、図７の回路の制御信号のタイミングチャートである。
図８は、図７の回路の制御信号のタイミングチャートである。
また、この転送時間が読み出し回路システム全体として、問題になるのは、この期間の間は、水平転送動作を行えないということである。
水平転送時間が、撮像装置としての読み出しスピードの律速条件になっている場合、このカラム内データ転送が、撮像装置としての読み出しスピードを制限する要因となる。
これを解決するには図７に示すような構成を採用することができる。
水平転送時間が、撮像装置としての読み出しスピードの律速条件になっている場合、このカラム内データ転送が、撮像装置としての読み出しスピードを制限する要因となる。
これを解決するには図７に示すような構成を採用することができる。
この例では、カウンタグループ２１０を図中において左カウンタグループ２１０Ｌと右カウンタグループ２１０Ｒに分割する。同様に、メモリグループ２２０も左メモリグループ２２０Ｌと右メモリグループ２２０Ｒに分割する。
そして、カラム内データ転送を行う制御信号を、カラム回路左右のブロックに分離し、図８に示すように、カラム内データ転送制御信号をその左右で別のタイミングに行う。
データ転送が開始される側のカラムを仮に左側のカラムとすると、左側のカラム内データ転送を先に行い、続いて、右側のデータ転送にさしかかる前までに、右側のカラム内データ転送を終わらせるように、転送制御信号を左右で遅延を持った制御をする。
左カラム用のデータ転送制御信号ＣＤＴ１ＡＬ，ＣＤＴ２ＡＬ，ＣＤＴ３ＡＬ，・・・、ＣＤＴ１ＢＬ、ＣＤＴ２ＢＬ、ＣＤＴ３ＢＬ、・・・により左側のカラム内データ転送を先に行う。
続いて、右カラム用のデータ転送制御信号ＣＤＴ１ＡＲ，ＣＤＴ２ＡＲ，ＣＤＴ３ＡＲ，・・・、ＣＤＴ１ＢＲ、ＣＤＴ２ＢＲ、ＣＤＴ３ＢＲ、・・・により左側のカラム内データ転送を先に行う。
そして、カラム内データ転送を行う制御信号を、カラム回路左右のブロックに分離し、図８に示すように、カラム内データ転送制御信号をその左右で別のタイミングに行う。
データ転送が開始される側のカラムを仮に左側のカラムとすると、左側のカラム内データ転送を先に行い、続いて、右側のデータ転送にさしかかる前までに、右側のカラム内データ転送を終わらせるように、転送制御信号を左右で遅延を持った制御をする。
左カラム用のデータ転送制御信号ＣＤＴ１ＡＬ，ＣＤＴ２ＡＬ，ＣＤＴ３ＡＬ，・・・、ＣＤＴ１ＢＬ、ＣＤＴ２ＢＬ、ＣＤＴ３ＢＬ、・・・により左側のカラム内データ転送を先に行う。
続いて、右カラム用のデータ転送制御信号ＣＤＴ１ＡＲ，ＣＤＴ２ＡＲ，ＣＤＴ３ＡＲ，・・・、ＣＤＴ１ＢＲ、ＣＤＴ２ＢＲ、ＣＤＴ３ＢＲ、・・・により左側のカラム内データ転送を先に行う。
こうすることで、カラム内データ転送期間が撮像装置としての読み出しスピードの律速条件に全くならないように駆動させることが可能となる。
図９（Ａ），（Ｂ）は、本実施形態に係るＡＤＣのカウンタのレイアウトのさらに他の例を示す図である。
図１０は、図９の回路の制御信号のタイミングチャートである。
図１０は、図９の回路の制御信号のタイミングチャートである。
さらに他の方法として、図９（Ａ），（Ｂ）に示すように、駆動周波数が高く消費電流の主成分となるＬＳＢ側数ビットのみ、メモリを別領域に設けてデータ転送を行うようにし、ＭＳＢ側はカウンタ１５２とメモリ１５５を交互に置くという手法も前記問題に対して有効である。
これは図９（Ａ）や図９（Ｂ）に示すように、ＬＳＢ側のメモリの配置場所は、カウンタの終端位置や、カウンタの中間位置など、複数のパターンが考えられる。
図１０に示すとおり、垂直転送制御はＬＳＢの数ビットに削減され、かつ、その他のメモリ転送制御（カラム内データ転送制御信号ＣＤＴＣによる転送制御）は、同じタイミングで実行可能のため、転送にかかる時間が削減される。
また先に述べたように、低消費電流化、高速動作マージンの向上が実現する。ただしこの場合、カウンタ１５２とメモリ１５５の出力部であるデータ転送信号線が交錯する部分が存在することになり、カウンタのノイズが水平転送に影響するおそれがある。
これは図９（Ａ）や図９（Ｂ）に示すように、ＬＳＢ側のメモリの配置場所は、カウンタの終端位置や、カウンタの中間位置など、複数のパターンが考えられる。
図１０に示すとおり、垂直転送制御はＬＳＢの数ビットに削減され、かつ、その他のメモリ転送制御（カラム内データ転送制御信号ＣＤＴＣによる転送制御）は、同じタイミングで実行可能のため、転送にかかる時間が削減される。
また先に述べたように、低消費電流化、高速動作マージンの向上が実現する。ただしこの場合、カウンタ１５２とメモリ１５５の出力部であるデータ転送信号線が交錯する部分が存在することになり、カウンタのノイズが水平転送に影響するおそれがある。
ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を説明する。
任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ１６により比較器１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＰＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、これによりカウンタ１５２のカウント動作が停止し、比較期間に応じたカウント値が保持される。
この１回目の読み出し時は、単位画素１１１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素１１１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、これによりカウンタ１５２のカウント動作が停止し、比較期間に応じたカウント値が保持される。
この１回目の読み出し時は、単位画素１１１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素１１１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。
２回目の読み出しは、リセット成分ΔVに加え単位画素１１１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素１１１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ１６により比較器１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、同時に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、保持された１回目と２回目のそれぞれｎビットのデジタル信号がデータ転送信号線１８を経て、データ出力回路１７で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
すなわち、任意の行Hxの単位画素１１１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ１６により比較器１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器１５１の出力は反転し、同時に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、保持された１回目と２回目のそれぞれｎビットのデジタル信号がデータ転送信号線１８を経て、データ出力回路１７で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
以上の動作は、１水平単位期間（１Ｈ）内で行われる。
そして、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
そして、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
以上説明したように、本実施形態によれば、カウンタ１５２は各列でカウンタグループ２１０と、メモリグループ２２０とに区分けされ、各列において、各カウンタ１５２は各ビット間でカスケード接続され、各カウンタ１５２のビット出力部にスイッチ２１１が設けられ、各スイッチ２１１の接続先が列信号転送線２１２に共通に接続されてスイッチ２１１の出力先が他の各ビットと共有されており、スイッチ２１１は、タイミング制御回路１４によるカラム内データ転送制御信号ＣＤＴ１Ａ，ＣＤＴ２Ａ，ＣＤＴ３Ａ、・・・によりオンオフが制御され、あわせて、水平転送用のデジタルデータを記憶するメモリ（ラッチ回路）１５５の入力とも列信号転送線２１２が共有され、各ビット対応のメモリ１５５の出力はスイッチ１５４を介して、列信号転送線２１２と直交するように配線されたデータ転送信号線１８−１，１８−２，１８−３・・・に接続され、各メモリ１５５のデータ転送制御は、タイミング制御回路１４によるカラム内データ転送制御信号ＣＤＴ１Ｂ，ＣＤＴ２Ｂ，ＣＤＴ３Ｂ、・・・により行われることから、以下の効果を得ることができる。
カラム読み出し回路でＡ／Ｄ変換を行い、かつ、そのデジタルデータを、同カラム内のＡ／Ｄとは別の記憶領域にデータ移動させる必要がある撮像装置において、カラムの狭ピッチなレイアウト制約を受けながらも、デジタル記憶領域を別の領域に孤立して配置することを可能とし、その互いが発生するノイズを分離でき、低ノイズ駆動、安定動作が期待できる。
また、そのＡ／Ｄ回路部がカウンタなどの高速駆動する回路を使用していた場合、駆動線の配線長が短くなることで、低消費電力駆動となり、あわせて、高速動作マージンが向上することが期待される。
また、そのＡ／Ｄ回路部がカウンタなどの高速駆動する回路を使用していた場合、駆動線の配線長が短くなることで、低消費電力駆動となり、あわせて、高速動作マージンが向上することが期待される。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１１に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス３１０と、この撮像デバイス２１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１として、先述した撮像素子１０を搭載することで、高精度なカメラが実現できる。
１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１４・・・タイミング制御回路、１４２・・・１０ビットカウンタ、１４３・・・レジスタ、１４４・・・波形生成回路、１５・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタラッチ、１５３・・・列並列ＡＣブロック、１６・・・ＤＡＣ、１７・・・データ出力回路、１８・・・データ転送信号線、２１０，２１０Ｌ，２１０Ｒ・・・カウンタグループ、２２０，２２０Ｌ，２２０Ｒ・・メモリグループ、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
Claims (7)
- 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウント、カウント値を保持するラッチを備えた複数のカウンタラッチと、を含み、
上記カウンタラッチは、
各列でカウンタグループと、ラッチグループとに区分けされ、
各列において、各カウンタは各ビット間でカスケード接続され、各カウンタのビット出力部に第１スイッチが設けられ、
各第１スイッチの接続先が列信号転送線に共通に接続されて第１スイッチの出力先が他の各ビットと共有されており、
列方向に転送するデジタルデータを記憶するラッチの入力とも上記列信号転送線が共有され、
各ビット対応のラッチの出力は第２スイッチを介して、上記列信号転送線と直交するように配線されたデータ転送信号線に接続される
固体撮像素子。 - 上記ラッチグループは、上記カウンタグループにより上記データ転送信号線の配線領域側に配置されている
請求項１記載の固体撮像素子。 - 上記列信号転送線が、列で複数に分割されて共有されている
請求項１記載の固体撮像素子。 - 上記画素信号読み出し回路の処理を制御するタイミング制御部を有し、
上記タイミング制御部は、
上記第１スイッチのオンオフは第１データ転送制御信号により制御し、ラッチのデータ転送制御は第２データ転送制御信号により制御し、
対をなすカウンタの出力部に接続されたスイッチの第１データ転送制御信号とラッチの第２のデータ転送制御信号は同じタイミングで供給する
請求項１記載の固体撮像素子。 - 上記カウンタグループと、ラッチグループとが列方向において複数のグループに分割され、
上記タイミング制御部は、
上記分割グループごとに上記第１データ転送制御信号および第２データ転送制御信号によりデータ転送制御を行う
請求項４記載の固体撮像素子。 - 上位ビット側においては、上記カウンタとラッチとが隣接して配置され接続されている
請求項１記載の固体撮像素子。 - 固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントし、カウント値を保持するラッチを備えた複数のカウンタラッチと、を含み、
上記カウンタラッチは、
各列でカウンタグループと、ラッチグループとに区分けされ、
各列において、各カウンタは各ビット間でカスケード接続され、各カウンタのビット出力部に第１スイッチが設けられ、
各第１スイッチの接続先が列信号転送線に共通に接続されて第１スイッチの出力先が他の各ビットと共有されており、
列方向に転送するデジタルデータを記憶するラッチの入力とも上記列信号転送線が共有され、
各ビット対応のラッチの出力は第２スイッチを介して、上記列信号転送線と直交するように配線されたデータ転送信号線に接続される
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