JP2009296466A - 固体撮像装置 - Google Patents

Abstract

【課題】行に沿った方向の画素ピッチの縮小化を容易にすることができる固体撮像装置を提供することを課題とする。
【解決手段】カウンタから出力されるｎビットのデジタル値を保持するｎ個の第１の蓄積部（１０１）と、前記ｎ個の第１の蓄積部から転送されたｎビットのデジタル値を保持するｎ個の第２の蓄積部（１０２）と、画素により生成された画素信号に基づく前記カウンタのｎビットのデジタル値を前記ｎ個の第１の蓄積部に書き込むＡ／Ｄ変換器（１０７）とを有し、前記画素の各列について、ｍ（１≦ｍ≦ｎ）ビット目の第１の蓄積部と、ｍ（１≦ｍ≦ｎ）ビット目の第２の蓄積部とが隣接して配置されて対をなし、前記対が前記画素の列に沿った方向にｎ個配列されている固体撮像装置が提供される。
【選択図】図２

Description

本発明は、固体撮像装置に関するものである。

近年、デジタルスチルカメラ、デジタルビデオカメラ等の画像入力機器において、撮影画像の高画質化のため固体撮像装置の多画素化が進んでいる。また、固体撮像装置にＡ／Ｄ変換器を搭載し、デジタル出力を実現するものが現れている。

固体撮像装置に搭載するＡ／Ｄ変換方式の一例としては、カラムＡ／Ｄ変換方式がある。先行技術文献としては、下記の特許文献１がある。

カラムＡ／Ｄ変換方式は、各画素列にＡ／Ｄ変換器をもち、それらを並列動作させるため、固体撮像装置の読み出しを高速化できる。一方、画素の微細化に伴って、各列毎に配置するＡ／Ｄ変換器に対するレイアウト上の制限が厳しくなる。一般的にカラムＡ／Ｄ変換器の構成としては、共通のカウンタとランプ信号発生回路を持ち、各行にはセンサ信号とランプ信号の比較回路と、比較回路が比較判定したときにカウンタからのデータを記憶する蓄積部を持つ。高画質化のため、Ａ／Ｄ変換のビット数が増加しても、ビット数が増加する場合と同じ時間で処理を行うとすると、カウンタの動作を２のべき乗に比例して速くする必要が生じる。

また、カラムＡ／Ｄ変換器を搭載したセンサでは、動作を高速化するために、ある行のセンサ出力をＡ／Ｄ変換する間に、１行前のＡ／Ｄ変換データを出力するため、１行前の行の変換データを保持する蓄積部を必要とする。

特開平５−４８４６０号公報

上記特許文献１の図１を図８に示す。図８に開示される構成では、複数の蓄積部を行に沿った方向に配置しているため、画素間の幅が増加してしまうという課題がある。

本発明の目的は、行に沿った方向の画素ピッチの縮小化を容易にすることができる固体撮像装置を提供することである。

本発明の固体撮像装置は、２次元アレイ状に配置され、光電変換に基づく画素信号を生成する複数の画素と、前記画素の複数の列に共通に設けられ、ｎビットのデジタル値をカウントして出力するカウンタと、前記画素の列毎にｎ個設けられ、各々が前記カウンタから出力されるｎビットのうちの１ビットのデジタル値を保持する複数の第１の蓄積部と、前記複数の第１の蓄積部に対応して設けられ、前記第１の蓄積部から転送されたデジタル値を保持する複数の第２の蓄積部と、前記第１の蓄積部と前記第２の蓄積部とを接続する蓄積部間配線と、前記画素により生成された画素信号に基づく前記カウンタのｎビットのデジタル値を前記ｎ個の第１の蓄積部に書き込むＡ／Ｄ変換器とを有し、前記画素の各列について、前記ｎビットのデジタル値を保持するｎ個の第１の蓄積部のうちのｍ（１≦ｍ≦ｎ）ビット目の第１の蓄積部と、前記ｎビットのデジタル値を保持するｎ個の第２の蓄積部のうちのｍ（１≦ｍ≦ｎ）ビット目の第２の蓄積部とが隣接して配置されて対をなし、前記対が前記画素の列に沿った方向にｎ個配列されていることを特徴とする。

固体撮像装置の行に沿った方向の画素ピッチの縮小が容易となる。

以下本発明の実施形態を、図面を参照しながら解説する。
（第１の実施形態）
図２は、本発明の第１の実施形態による固体撮像装置の構成例を示す図である。２次元アレイ状に画素１０６が配置される。画素１０６は、例えばフォトダイオードを含み、光電変換に基づいて画素信号を生成する。各画素は、フォトダイオードで発生した電荷に基づいて電圧信号を出力する増幅部を備えていても良い。垂直走査回路１１３は、行単位で画素１０６を選択し、選択した画素１０６で発生するアナログ信号を列方向のＡ／Ｄ（アナログ／デジタル）変換器１０７に読み出す。Ａ／Ｄ変換器１０７は、画素１０６の各列に設けられ、アナログ信号をデジタル信号に変換する。カウンタ１１１は、画素１０６の各列に共通に１個設けられ、デジタル信号値をカウントする。ｎ個の第１の蓄積部１０１は、画素１０６の各列に設けられ、カウンタ１１１から出力されたｎビットのデジタル値を保持する。第１の蓄積部１０１のデータは、蓄積部間配線１０４を通してｎ個の第２の蓄積部１０２に送られ保持される。図２では、ｎが１である場合を模式的に示している。水平走査回路１１４は、第２の蓄積部１０２に蓄積されたデータを不図示のデジタル出力部に出力する。

より具体的には、例えばＡ／Ｄ変換器１０７は、画素１０６の出力信号と、カウンタ１１１の出力値をＤ／Ａ（デジタル／アナログ）変換器１１５でＤ／Ａ変換した信号と、を比較する比較器を備える。比較器の出力が反転したことをトリガにして、カウンタ１１１の出力値を第１の蓄積部１０１に蓄積する。その結果、アナログ信号である画素１０６に基づく画素信号をデジタル信号に変換し、第１の蓄積部１０１に蓄積させることができる。その後、第１の蓄積部１０１及び第２の蓄積部１０２間のスイッチ制御により、第１の蓄積部１０１に蓄積された値を第２の蓄積部１０２に転送して蓄積する。これにより、画素１０６の出力信号をアナログ信号からデジタル信号に変換して第１の蓄積部１０１に蓄積している間に、１行前のデジタル信号を第２の蓄積部１０２からデジタル出力部に出力することができる。

図２では、第１の蓄積部１０１及び第２の蓄積部１０２を簡略化しており、各列に１ビット分の第１の蓄積部と第２の蓄積部とを備える例を示したが、実際には図１のようにＡ／Ｄ変換のビット数分の第１の蓄積部１０１と第２の蓄積部１０２を有する。図１は、図２の領域Ａのより詳細な構成例を示す図である。画素１０６の各列共通のカウンタ１１１があり、カウンタ１１１からのデジタルデータは、データ線１０３を通って、ビット毎に蓄積部を持つ、第１の蓄積部１０１に保持される。データ線１０３は、カウンタ１１１及び第１の蓄積部１０１の間に接続される。なお、図１では簡単のためにデータ線１０３を６ビットで表現してあるが、実際には何ビットでも良い。

第１の蓄積部１０１に保持されたデジタルデータは、蓄積部間配線１０４を通り、第２の蓄積部１０２に保持される。

第２の蓄積部１０２に保持されたデジタルデータは、出力線１０５を通ってデジタル出力部１１２へ出力される。出力線１０５は、第２の蓄積部１０２及びデジタル出力部１１２間に接続される。蓄積部の配置方法として、１ビットに対応する第１の蓄積部１０１と第２の蓄積部１０２を列に沿った方向に近接配置して対とした蓄積部群を、列に沿った方向にｎ個配列する。また、第１の蓄積部１０１及び第２の蓄積部１０２の幅は、画素ピッチの幅以内にレイアウトすることで、行に沿った方向の画素ピッチの縮小化を容易にすることができる。

本実施形態によれば、蓄積部群が列に沿った方向に配列されているので、行に沿った方向の画素ピッチを縮小することができる。

また、特許文献１では図８に示すように、カウンタからのデータ線が分岐したデータ線どうしが交差していたために、データ線同士の交差部で寄生容量が生じるために高速動作に不利であった。本実施形態では、蓄積部群が列に沿った方向に配列されているので、データ線どうしが交差することなく対応する第１の蓄積部に接続することが可能となり、動作の高速化が実現できる。

蓄積部の動作は以下である。第１の蓄積部１０１は、カウンタ１１１から転送されたデジタルデータを保持する。第１の蓄積部１０１に保持されたデジタルデータは、蓄積部間配線１０４を通って第２の蓄積部１０２に保持される。第２の蓄積部１０２に保持したデジタルデータは、出力線１０５を通ってデジタル出力部１１２へ出力される。第２の蓄積部１０２がデジタル出力部１１２にデジタルデータを出力している間、第１の蓄積部１０１は、カウンタ１１１からの新たなデジタルデータを保持する。このように、第１の蓄積部にデジタルデータを保持する動作と、第２の蓄積部からデジタルデータを出力する動作とを並行して行うことで、動作を高速化することが可能となる。

（第２の実施形態）
図３は、本発明の第２の実施形態による図２の領域Ａの別の構成例を示す図である。図１、図２と同じ部品については、同一の符号で示してある。１ビットに対応する、第１の蓄積部１０１と第２の蓄積部１０２を行に沿った方向に近接配置して対とした蓄積部群を、列に沿った方向にｎ個配列したものである。

蓄積部間配線１０４は、行に沿った方向に隣接する第１の蓄積部１０１及び第２の蓄積部１０２間に接続される。データ線１０３は、第１の蓄積部１０１に接続される。出力線１０５は、第２の蓄積部１０２に接続される。本実施例においても、各画素列に対応して設けられた各蓄積部群を画素ピッチの幅以内にレイアウトすることで、行に沿った方向の画素ピッチの縮小化を容易にすることができる。

本実施形態によれば、蓄積部群が列に沿った方向に配列されているので、行に沿った方向の画素ピッチを縮小することが容易になる。特許文献１では図８に示すように、カウンタからのデータ線が分岐したデータ線どうしが交差していたために、データ線同士の交差部で寄生容量が生じるために高速動作に不利であった。本実施形態では、蓄積部群が列に沿った方向に配列されているので、データ線どうしが交差することなく対応する第１の蓄積部に接続することが可能となり、動作の高速化が実現できる。

（第３の実施形態）
図４は、本発明の第３の実施形態による図２の領域Ａの別の構成例を示す図である。図１、図２と同じ部品については、同一の符号で示してある。

１ビットに対応する、第１の蓄積部１０１と第２の蓄積部１０２を列に沿った方向に、第１の蓄積部１０１−第２の蓄積部１０２の順で近接配置して対とした蓄積部群１と、第２の蓄積部１０２−第１の蓄積部１０１の順で近接配置した蓄積部群２がある。この蓄積部群１と、蓄積部群２を列に沿った方向に、蓄積部群１−蓄積部群２の順で繰り返し近接配置して並べる。もしくは、蓄積部群２−蓄積部群１の順で繰り返し近接配置して並べる。また、第１の蓄積部１０１及び第２の蓄積部１０２の幅は、画素ピッチの幅以内にレイアウトすることで、行に沿った方向の画素ピッチの縮小化を容易にすることができる。

本実施形態によれば、蓄積部群が列に沿った方向に配列されているので、行に沿った方向の画素ピッチを縮小することが容易になる。特許文献１では図８に示すように、カウンタからのデータ線が分岐したデータ線どうしが交差していたために、データ線同士の交差部で寄生容量が生じるために高速動作に不利であった。本実施形態では、蓄積部群が列に沿った方向に配列されているので、データ線どうしが交差することなく対応する第１の蓄積部に接続することが可能となり、動作の高速化が実現できる。

（第４の実施形態）
図５は、本発明の第４の実施形態による図２の領域Ａの別の構成例を示す図である。図１、図２と同じ要素については、同一の符号で示してある。

本実施形態は、１ビットに対応する、第１の蓄積部１０１と第２の蓄積部１０２を行に沿った方向に近接配置して対とした蓄積部群を、列に沿った方向にｎ個配列したものである。データ線１０３と出力線１０５の配列を、列に沿った方向に１０３−１０５−１０５−１０３の順で接続する。

蓄積部間配線１０４は、行に沿った方向に隣接する第１の蓄積部１０１及び第２の蓄積部１０２間に接続される。データ線１０３は、第１の蓄積部１０１に接続される。出力線１０５は、第２の蓄積部１０２に接続される。

本実施形態によれば、蓄積部群が列に沿った方向に配列されているので、行に沿った方向の画素ピッチを縮小することが容易になる。特許文献１では図８に示すように、カウンタからのデータ線が分岐したデータ線どうしが交差していたために、データ線同士の交差部で寄生容量が生じるために高速動作に不利であった。本実施形態では、蓄積部群が列に沿った方向に配列されているので、データ線どうしが交差することなく対応する第１の蓄積部に接続することが可能となり、動作の高速化が実現できる。

第１〜第４の実施形態に係る固体撮像装置において、第１および第２の蓄積部は、特許文献１に開示されるように、容量素子を用いても良いし、ラッチ回路を用いた構成でも良い。図６に、蓄積部としてラッチ回路を用いる構成例を示す。

図６は、第１の蓄積部と第２の蓄積部との対である蓄積部群が列に沿った方向に近接して配置される構成である。ここで、信号ＳＨ１がハイレベルになるとカウンタからのデータ線１０３に出力された値が第１の蓄積部に保持される。また、信号ＳＨ１とＳＨ２とがハイレベルになると第１の蓄積部に保持されたデータが第２の蓄積部に転送される。

図７は、さらに別の構成例を示す図で、図６の構成に対して第１の蓄積部と第２の蓄積部との間にスイッチが追加されている。

第１〜第４の実施形態の固体撮像装置において、複数の画素１０６は、２次元アレイ状に配置され、光電変換に基づく画素信号を生成する。カウンタ１１１は、前記画素１０６の複数の列に共通に設けられ、ｎビットのデジタル値をカウントして出力する。第１の蓄積部１０１は、前記画素１０６の列毎にｎ個設けられ、各々が前記カウンタ１１１から出力されるｎビットのうちの１ビットのデジタル値を保持する。第２の蓄積部１０２は、第１の蓄積部１０１に対応して設けられ、第１の蓄積部１０１から転送されたデジタル値を保持する。蓄積部間配線１０４は、前記第１の蓄積部１０１と前記第２の蓄積部１０２を接続する。Ａ／Ｄ変換器１０７は、前記画素１０６により生成された画素信号を行単位で入力する。そして、Ａ／Ｄ変換器１０７は、前記画素１０６の列毎に、前記画素信号に基づく前記カウンタ１１１のｎビットのデジタル値を前記ｎ個の第１の蓄積部１０１に書き込む。

ｍ（１≦ｍ≦ｎ）ビット目の第１の蓄積部１０１は、前記ｎビットのデジタル値を保持するｎ個の第１の蓄積部１０１のうちのｍ（１≦ｍ≦ｎ）ビット目の第１の蓄積部１０１である。ｍ（１≦ｍ≦ｎ）ビット目の第２の蓄積部１０２は、前記ｎビットのデジタル値を保持するｎ個の第２の蓄積部１０２のうちのｍ（１≦ｍ≦ｎ）ビット目の第２の蓄積部１０２である。前記画素１０６の各列について、ｍ（１≦ｍ≦ｎ）ビット目の第１の蓄積部１０１と、ｍ（１≦ｍ≦ｎ）ビット目の第２の蓄積部１０２とが隣接して配置されて対をなす。前記対は前記画素１０６の列に沿った方向にｎ個配列されている。

図１及び図４では、前記対をなす第１の蓄積部１０１及び第２の蓄積部１０２は、前記画素１０６の列に沿った方向に隣接して配置されている。

図４では、前記対のうち、ｋ番目の対とそれに隣接するｋ＋１番目の対は、各対をなす前記第１の蓄積部１０１と前記第２の蓄積部１０２の列に沿った方向の配置順が互いに逆である。

また、図３及び図５では、前記対をなす第１の蓄積部１０１及び第２の蓄積部１０２は、前記画素１０６の行に沿った方向に隣接して配置されている。

データ線１０３は、前記カウンタ１１１及び前記第１の蓄積部１０１を接続する。出力線１０５は、前記第２の蓄積部１０２に接続され、前記第２の蓄積部１０２に保持されたデジタル値を出力する。

図５では、前記対のうち、ｋ番目の対とそれに隣接するｋ＋１番目の対は、各対をなす前記第１の蓄積部１０１に接続される前記データ線１０３と前記第２の蓄積部１０２に接続される前記出力線１０５の列に沿った方向の配置順が互いに逆である。

前記第２の蓄積部１０２からデジタル出力部１１２へデジタル値を転送している間に、前記第１の蓄積部１０１は前記カウンタ１１１から出力されたｎビットのデジタル値を保持する。前記第２の蓄積部１０２がデジタル出力部１１２にデジタル値を転送完了後、前記第１の蓄積部１０１に保持されているデジタル値は前記第２の蓄積部１０２に転送され保持される。

上記の第１の蓄積部１０１及び第２の蓄積部１０２をレイアウトすることにより、カウンタ１１１と複数の第１の蓄積部１０１とを接続する配線同士が互いに交差しないようにすることができる。また、前記ｎが３以上の値であることが好ましい。

以上で説明した第１から第４の実施形態によれば、蓄積部群が列に沿った方向に配列されているので、行に沿った方向の画素ピッチを縮小することが容易になる。特に、カウンタのｎビットの出力のｎが３以上である場合に効果的である。特許文献１では図８に示すように、カウンタからのデータ線が分岐したデータ線どうしが交差していたために、データ線同士の交差部で寄生容量が生じるために高速動作に不利であった。これに対し、第１から第４の実施形態では、蓄積部群が列に沿った方向に配列されているので、データ線どうしが交差することなく対応する第１の蓄積部に接続することが可能となり、動作の高速化が実現できる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態の構成例を示す図である。 固体撮像装置の構成例を示す図である。 本発明の第２の実施形態の構成例を示す図である。 本発明の第３の実施形態の構成例を示す図である。 本発明の第４の実施形態の構成例を示す図である。 本発明に係る蓄積部の構成例を示す図である。 本発明に係る蓄積部の構成例を示す図である。 特許文献１の図１を引用した図である。

符号の説明

１０１、１０２ 蓄積部
１０３ データ線
１０４ 蓄積部間配線
１０５ 出力線
１０６ 画素
１０７ Ａ／Ｄ変換器
１１１ カウンタ
１１２ デジタル出力部
１１３ 垂直走査回路
１１４ 水平走査回路
１１５ Ｄ／Ａ変換器

Claims (8)

1. ２次元アレイ状に配置され、光電変換に基づく画素信号を生成する複数の画素と、
   前記画素の複数の列に共通に設けられ、ｎビットのデジタル値をカウントして出力するカウンタと、
   前記画素の列毎にｎ個設けられ、各々が前記カウンタから出力されるｎビットのうちの１ビットのデジタル値を保持する複数の第１の蓄積部と、
   前記複数の第１の蓄積部に対応して設けられ、前記第１の蓄積部から転送されたデジタル値を保持する複数の第２の蓄積部と、
   前記第１の蓄積部と前記第２の蓄積部とを接続する蓄積部間配線と、
   前記画素により生成された画素信号に基づく前記カウンタのｎビットのデジタル値を前記ｎ個の第１の蓄積部に書き込むＡ／Ｄ変換器とを有し、
   前記画素の各列について、前記ｎビットのデジタル値を保持するｎ個の第１の蓄積部のうちのｍ（１≦ｍ≦ｎ）ビット目の第１の蓄積部と、前記ｎビットのデジタル値を保持するｎ個の第２の蓄積部のうちのｍ（１≦ｍ≦ｎ）ビット目の第２の蓄積部とが隣接して配置されて対をなし、前記対が前記画素の列に沿った方向にｎ個配列されていることを特徴とする固体撮像装置。
2. 前記対をなす第１の蓄積部及び第２の蓄積部は、前記画素の列に沿った方向に隣接して配置されていることを特徴とする請求項１記載の固体撮像装置。
3. 前記対をなす第１の蓄積部及び第２の蓄積部は、前記画素の行に沿った方向に隣接して配置されていることを特徴とする請求項１記載の固体撮像装置。
4. 前記対のうち、ｋ番目の対とそれに隣接するｋ＋１番目の対は、各対をなす前記第１の蓄積部と前記第２の蓄積部の列に沿った方向の配置順が互いに逆であることを特徴とする請求項２記載の固体撮像装置。
5. さらに、前記カウンタ及び前記第１の蓄積部を接続するデータ線と、
   前記第２の蓄積部に接続され、前記第２の蓄積部に保持されたデジタル値を出力する出力線とを有し、
   前記対のうち、ｋ番目の対とそれに隣接するｋ＋１番目の対は、各対をなす前記第１の蓄積部に接続される前記データ線と前記第２の蓄積部に接続される前記出力線の列に沿った方向の配置順が互いに逆であることを特徴とする請求項３記載の固体撮像装置。
6. 前記第２の蓄積部からデジタル出力部へデジタル値を転送している間に、前記第１の蓄積部が前記カウンタから出力されたｎビットのデジタル値を保持し、前記第２の蓄積部がデジタル出力部にデジタル値を転送完了後、前記第１の蓄積部に保持されているデジタル値を前記第２の蓄積部に転送し保持することを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
7. 前記カウンタと前記複数の第１の蓄積部とを接続する配線同士が互いに交差しないことを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
8. 前記ｎが３以上の値であることを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。

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