JP2000349638A - Ａｄ変換回路および固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＮ比の劣化を抑制し、精度の高いＡＤ変換
を可能とするＡＤ変換回路を提供すること。 【解決手段】 基準信号ＶREFに基いて、アナログ信号V
SIG1〜VSIGmを検出パルスGATE1〜GATEmに変換するコン
パレータ30-1〜30-mと、検出パルスGATE1〜GATEmが入力
されるタイミングに基いて、アナログ信号ＶSIG1〜ＶSI
Gmをデジタル信号DL1[1:n]〜DLｍ[1:n]に変換し、ラッ
チするラッチ31-1〜31-mと、デジタル信号DL1[1:n]〜DL
ｍ[1:n]が順次出力されるデジタル出力線33-1〜33-nと
を具備する。そして、デジタル信号DL1[1:n]〜DLｍ[1:
n]の論理に応じたデジタル出力線33-1〜33-nの電位振幅
SENSE[1:n]を、コンパレータ30-1〜30-m、およびラッチ
31-1〜31-mの少なくとも一方の動作電圧より小さくした
ことを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＡＤ変換回路に
係わり、特にイメージセンサなど、画像信号を出力する
固体撮像装置に好適に使用されるＡＤ変換回路に関す
る。

【０００２】

【従来の技術】図２０は、従来のＡＤ変換回路の構成を
示すブロック図である。

【０００３】図２０に示すように、ＡＤ変換回路２００
には、ｍ本のアナログ信号ＶSIG1〜ＶSIGmが入力され
る。アナログ信号ＶSIG1〜ＶSIGmはそれぞれ、ｍ個のコ
ンパレータ（ＣＭＰ）２０１-1〜２０１-mに入力され
る。コンパレータ２０１-1〜２０１-mは各々、入力され
たアナログ信号ＶSIG1〜ＶSIGmを基準信号ＶREFと比較
する。基準信号ＶREFは、時間の経過とともに電圧が上
昇していくランプ波である。コンパレータ２０１-1〜２
０１-mは、アナログ信号ＶSIG1〜ＶSIGmの電圧が基準信
号ＶREFの電圧とクロスしたときに、“Ｈ”レベルとな
る検出パルスGATE1〜GATEmを出力する。

【０００４】検出パルスGATE1〜GATEmはそれぞれ、ｍ個
のラッチ(ＬＡＴ)２０２-1〜２０２-mに入力される。ま
た、ラッチ２０２-1〜２０２-mにはそれぞれ、ｎビット
のカウント出力CNTR[1:n]が入力される。ラッチ２０２-
1〜２０２-mは各々、検出パルスGATE1〜GATEmが“Ｈ”
レベルとなったときのカウント値により、アナログ信号
ＶSIG1〜ＶSIGmを、ｎビットのデジタル信号DL1[1:n]〜
DLm[1:n]に変換し、ラッチする。

【０００５】デジタル信号DL1[1:n]〜DLm[1:n]はそれぞ
れ、ｍ個のスイッチ（ＳＷ）２０３-1〜２０３-mに入力
される。スイッチ２０３-1〜２０３-mは各々、信号ＨＳ
１〜ＨＳｍに応答して、デジタル信号DL1[1:n]〜DLm[1:
n]を順次、ｎビットのデジタル出力線２０４-1〜２０４
-nに出力する。デジタル出力線２０４-1〜２０４-nの電
位振幅はそれぞれ、デジタル信号DL1[1:n]〜DLm[1:n]が
順次出力される毎に、その論理に応じて変化し、ｎビッ
トのデジタル出力OUT[1:n]として出力される。

【０００６】

【発明が解決しようとする課題】上記ＡＤ変換回路で
は、デジタル信号DL1[1:n]〜DLm[1:n]が順次出力される
毎に、デジタル出力線２０４-1〜２０４-nの電位振幅が
それぞれ、デジタル信号DL1[1:n]〜DLm[1:n]の論理に応
じてランダムに変化する。そして、変化する毎に雑音を
発生する。

【０００７】このようなデジタル出力線２０４-1〜２０
４-nが、コンパレータ２０１-1〜２０１-mの近くに配置
されると、上記雑音がコンパレータ２０１-1〜２０１-m
に飛び込む可能性が高まる。コンパレータ２０１-1〜２
０１-mはそれぞれ、アナログ信号ＶSIG1〜ＶSIGmを、基
準信号ＶREFと比較するアナログ系の回路である。この
ようなコンパレータ２０１-1〜２０１-mに、上記雑音が
飛び込むと、そのＳＮ比が劣化し、精度の高いＡＤ変換
が難しくなる。

【０００８】また、固体撮像装置においては、ラッチ２
０２-1〜２０２-mから、一水平ラインに対応したデジタ
ル信号DL1[1:n]〜DLm[1:n]が順次出力されている間（水
平期間）、コンパレータ２０１-1〜２０１-mがそれぞ
れ、他の水平ラインに対応したアナログ信号（画像信
号）VSIG1〜ＶSIGmを基準信号ＶREFと比較していること
がある。このような場合、上記雑音の飛び込みの影響
は、特に大きい。

【０００９】この発明は上記の事情に鑑み為されたもの
で、その目的は、ＳＮ比の劣化を抑制し、精度の高いＡ
Ｄ変換を可能とするＡＤ変換回路、およびそのＡＤ変換
回路を具備し、精度の高い画像変換を可能とする固体撮
像装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係るＡＤ変換回路は、基準信号に基い
て、アナログ信号をその検出信号に変換するコンパレー
タと、前記検出信号に基いて、前記アナログ信号をデジ
タル信号に変換し、前記デジタル信号をラッチするラッ
チと、前記デジタル信号が出力されるデジタル出力線と
を具備し、前記デジタル信号の論理に応じた前記デジタ
ル出力線の電位振幅を、前記コンパレータ、および前記
ラッチの少なくとも一方の動作電圧より小さくしたこと
を特徴としている。

【００１１】このようなＡＤ変換回路によれば、デジタ
ル信号の論理に応じたデジタル出力線の電位振幅を、コ
ンパレータ、およびラッチの少なくとも一方の動作電圧
より小さくする。このため、デジタル出力線の電位振幅
に起因した雑音が低下し、コンパレータに飛び込む雑音
量が減る。よって、コンパレータのＳＮ比が向上し、精
度の高いＡＤ変換が可能になる。

【００１２】また、前記ラッチは複数のキャパシタを含
み、前記ラッチは、前記複数のキャパシタそれぞれの放
電状態に基き、前記アナログ信号をデジタル信号に変換
し、ラッチすることを特徴としている。

【００１３】このようなラッチを有したＡＤ変換回路に
よれば、キャパシタが放電するか否かで、アナログ信号
をデジタル信号に変換するとともにラッチする。このた
め、たとえばトランジスタをオンさせ、電源電流が流れ
るか否かで、アナログ信号をデジタル信号に変換し、ラ
ッチする場合に比べ、電源電流を流さずに済む分、雑音
の発生を抑制できる。よって、ラッチの動作に起因した
雑音が減り、コンパレータに飛び込む雑音量を、さらに
減らすことができる。よって、コンパレータのＳＮ比が
向上し、さらに精度の高いＡＤ変換が可能になる。

【００１４】さらに前記ラッチに、前記複数のキャパシ
タを充電する充電器と、前記検出信号に応答して所定の
キャパシタを放電する放電器とを設けた場合、前記充電
器はアナログ信号入力期間以外に前記複数のキャパシタ
を充電し、前記アナログ信号入力期間中は動作しないよ
うにする。このようにすると、アナログ信号入力期間中
に、ラッチの動作に起因した雑音を、さらに減らすこと
ができ、さらに精度の高いＡＤ変換が可能になる。

【００１５】また、前記デジタル出力線に所定の電圧を
供給する電源をさらに具備し、前記電源の電圧は、前記
コンパレータ、および前記ラッチの少なくとも一方の動
作電圧よりも低いことを特徴としている。

【００１６】このようなＡＤ変換回路によれば、デジタ
ル信号の論理に応じたデジタル出力線の電位振幅を、コ
ンパレータ、およびラッチの少なくとも一方の動作電圧
より低くする構成の具体的一例を実現できる。

【００１７】さらに前記電源を前記デジタル出力線に接
続する接続スイッチを設け、この接続スイッチを、前記
デジタル信号が前記デジタル出力線に出力されていると
き、前記電源を前記デジタル出力線に接続せず、前記デ
ジタル信号が前記デジタル出力線に出力されていない期
間内に、前記電源を前記デジタル出力線に接続するよう
にする。このようにすると、電源からデジタル出力線に
対して、静的電流が流れることを抑制でき、消費電力を
低く抑えることが可能になる。

【００１８】また、基準信号に基いて、アナログ信号を
その検出信号に変換するコンパレータと、前記検出信号
に基いて、前記アナログ信号をデジタル信号に変換し、
前記デジタル信号をラッチするラッチと、前記デジタル
信号が出力されるデジタル出力線と、前記アナログ信号
のレベルが、デジタル信号変換期間中、前記基準信号の
レベルより常に低い場合、このアナログ信号を第１の固
定レベルのデジタル信号に変換させる第１のレベル固定
回路、および前記アナログ信号のレベルが、前記デジタ
ル信号変換期間中、前記基準信号のレベルより常に高い
場合、このアナログ信号を第２の固定レベルのデジタル
信号に変換させる第２のレベル固定回路の少なくともい
ずれかとを具備することを特徴としている。

【００１９】このような第１、第２のレベル固定回路の
少なくともいずれかを有したＡＤ変換回路によれば、ア
ナログ信号のレベルを基準信号によって検出できない場
合でも、デジタル信号に変換できる。このため、異常な
デジタル信号が出力されてしまうような事情を解消でき
る。

【００２０】

【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。また、以下の説明は、この発明
に係るＡＤ変換回路を固体撮像装置に適用した例により
行うが、この発明に係るＡＤ変換回路は固体撮像装置以
外の装置にも適用可能である。

【００２１】［第１の実施形態］図１は、この発明の第
１の実施形態に係るＡＤ変換回路を具備した固体撮像装
置の一構成例を示すブロック図である。

【００２２】図１に示すように、半導体チップ１上には
画素領域２が設けられている。画素領域２には、光を信
号電荷に変換する光電変換素子を含む画素セル３がアレ
イ状に配置されており、撮像部として機能する。垂直シ
フトレジスタ４は、信号ＬＳ１〜ＬＳｋを出力し、画素
セル３を水平１ライン毎に順次選択する選択部として機
能する。選択された水平１ライン分の画素セル３からは
それぞれ、入射された光の量に応じたアナログ信号ＶSI
G1〜ＶSIGmが、垂直信号線５-1〜５-mを介して出力され
る。

【００２３】図２は、画素セル３の一回路例を示す回路
図である。図２には、水平２ライン、および垂直２ライ
ン、合計４つの画素セル３が示されている。

【００２４】図２に示すように、一回路例に係る画素セ
ル３は、フォトダイオード２０、アドレストランジスタ
２１、リセットトランジスタ２２、リードトランジスタ
２３、およびドライバトランジスタ２４により構成され
る。フォトダイオード２０は光電変換素子であり、入射
された光を光電変換し、信号電荷として蓄積する。アド
レストランジスタ２１は、信号ＬＳ（ＬＳ１、ＬＳ２）
に応答し、画素セル３を垂直信号線５（５-1、５-2）に
電気的に接続する。リセットトランジスタ２２は、信号
ＲＳ（ＲＳ１、ＲＳ２）に応答して検出ノード２５を電
源２６に接続し、検出ノード２５をリセットする。リー
ドトランジスタ２３は、検出ノード２５がリセットされ
た後、信号ＲＤ（ＲＤ１、ＲＤ２）に応答して、フォト
ダイオード２０に蓄積された信号電荷を検出ノード２５
に読み出させる。検出ノード２５の電圧は、読み出され
た信号電荷の量に応じて変化する。この電圧の変化は、
ソースフォロワのドライバトランジスタ２４を介して、
垂直信号線５（５-1、５-2）にアナログ信号ＶSIG（ＶS
IG1、ＶSIG2）として出力される。なお、信号ＲＳ、Ｒ
Ｄはそれぞれ、たとえば垂直シフトレジスタ４から出力
される。

【００２５】垂直信号線５-1〜５-mを介して出力された
アナログ信号ＶSIG1〜ＶSIGmはそれぞれ、ＡＤ変換回路
６に入力される。

【００２６】図３は、ＡＤ変換回路６の一構成例を示す
ブロック図である。

【００２７】図３に示すように、一構成例に係るＡＤ変
換回路６は、コンパレータ（ＣＭＰ）３０-1〜３０-m、
ラッチ（ＬＡＴ）３１-1〜３１-m、スイッチ（ＳＷ）３
２-1〜３２-m、および増幅器（ＡＭＰ）３６-1〜３６-n
などにより構成される。コンパレータ３０-1〜３０-mは
それぞれ、基準信号ＶREFに基いて、アナログ信号ＶSIG
1〜ＶSIGmを検出パルスGATE1〜GATEmに変換する。基準
信号ＶREFは基準信号発生器（ＶＲＥＦ）７から出力さ
れる。基準信号ＶREFの一例は、時間の経過とともに電
圧が上昇していくランプ波である。

【００２８】図４は、コンパレータ３０の一回路例を示
す回路図である。図４には垂直２ライン分のコンパレー
タ３０-1、３０-2が示されている。なお、コンパレータ
３０-1〜３０-mはそれぞれ同様の回路であるので、以下
の説明はコンパレータ３０-1に着目して行う。

【００２９】図４に示すように、入力端子４０-1にはア
ナログ信号ＶSIG1が入力される。入力端子４０-1は、ス
イッチ４１-1を介してキャパシタ４２-1の一方電極、お
よびキャパシタ４３-1の一方電極それぞれに接続されて
いる。スイッチ４１-1は信号Ｓ１に応答してオン／オフ
する。

【００３０】入力端子４４-1には基準信号ＶREFが供給
される。入力端子４４-1は、スイッチ４５-1を介して、
キャパシタ４３-1の他方電極に接続されている。スイッ
チ４５-1は信号Ｓ２に応答してオン／オフする。

【００３１】キャパシタ４２-1の他方電極は、インバー
タ４６-1の入力に接続されるとともに、スイッチ４７-1
を介してインバータ４６-1の出力に接続されている。ス
イッチ４７-1は信号Ｓ３に応答してオン／オフする。イ
ンバータ４６-1は、キャパシタ４２-1の他方電極の電位
ＶCMP1がインバータ４６-1のしきい値電圧を超えると、
その出力を“Ｈ”レベルから“Ｌ”レベルとする。イン
バータ４６-1の出力はインバータ４８-1の入力に接続さ
れている。インバータ４８-1は、インバータ４６-1の出
力が“Ｌ”レベルとなると、“Ｈ”レベルの出力CMPOUT
1を出力する。このようにインバータ４６-1、スイッチ
４７-1、およびインバータ４８-1から成る回路は、電位
ＶCMP1の電位が、インバータ４６-1〜４６-mのしきい値
電圧を超えたことを検出する。即ち、比較回路CMPCKT-1
として機能する。

【００３２】インバータ４８-1の出力は、エッジ検出回
路（ＥＤＧＥ）４９-1の入力に接続されている。エッジ
検出回路４９-1は、出力CMPOUT1が“Ｈ”レベルとなっ
た後、所定の時間だけ、“Ｈ”レベルとなる検出パルス
GATE1を出力する。

【００３３】コンパレータ３０-1〜３０-mから出力され
た検出パルスGATE1〜GATEmはそれぞれ、ラッチ３１-1〜
３１-mに入力される。

【００３４】ラッチ３１-1〜３１-mにはそれぞれ、検出
パルスGATE1〜GATEmとともに、ｎビットのカウンタ出力
CNTR[1:n]が入力される。ラッチ３１-1〜３１-mは、検
出パルスGATE1〜GATEmが入力されたときの出力CNTR[1:
n]のカウント値に基いて、ｎビットのデジタル信号DL1
[1:n]〜DLm[1:n]に変換するとともにラッチする。カウ
ンタ出力CNTR[1:n]はカウンタ８から出力される。カウ
ンタ８の一例は１０進カウンタである。

【００３５】図５は、ラッチ３１の一回路例を示す回路
図である。図５には垂直２ライン分のラッチ３１-1、３
１-2が示されている。なお、ラッチ３１-1〜３１-mはそ
れぞれ同様の回路であるので、以下の説明はラッチ３１
-1に着目して行う。

【００３６】図５に示すように、ｎ個のフリップフロッ
プ５０-1[1:n]それぞれのイネーブル端子Ｅには検出パ
ルスGATE1が入力される。また、フリップフロップ５０-
1[1:n]それぞれの入力端子Ｄには、カウンタ出力CNTR0
〜CNTRnが入力される。フリップフロップ５０-1[1:n]は
それぞれ、検出パルスGATE1が“Ｈ”レベルとなったと
きに、出力CNTR1〜CNTRnのカウント値をラッチする。そ
して、ラッチしたカウント値をＡＤ変換値AD1[1:n]とし
て、出力端子Ｑから出力する。

【００３７】ＡＤ変換値AD1[1:n]はそれぞれ、ｎ個のフ
リップフロップ５１-1[1:n]の入力端子Ｄに入力され
る。

【００３８】フリップフロップ５１-1[1:n]それぞれの
イネーブル端子Ｅには信号ＨＰが入力される。フリップ
フロップ５１-1[1:n]はそれぞれ、信号ＨＰが“Ｈ”レ
ベルとなったときに、ＡＤ変換値AD1[1:n]をラッチす
る。そして、ラッチしたＡＤ変換値AD1[1:n]をデジタル
信号DL1[1:n]として、出力端子Ｑから出力する。

【００３９】デジタル信号DL1[1:n]〜DLm[1:n]はそれぞ
れ、スイッチ３２-1〜３２-mに入力される。

【００４０】図６は、スイッチ３２の一構成例を示す構
成図である。図６には垂直２ライン分のスイッチ３２-
1、３２-2が示されている。なお、スイッチ３２-1〜３
２-mはそれぞれ同様の回路であるので、以下の説明はス
イッチ３２-1に着目して行う。

【００４１】図６に示すように、ｎ個のスイッチ回路６
０-1[1:n]にはそれぞれ、デジタル信号DL1[1:n]が入力
される。スイッチ３２-1が信号ＨＳ１に応答すること
で、デジタル信号DL1[1:n]は、図示しないデジタル出力
線、および増幅器を介してｎビットの出力OUT[1:n]とな
って出力される。信号ＨＳ１〜ＨＳｍは、水平シフトレ
ジスタ９から出力される。

【００４２】第１の実施形態に係るＡＤ変換回路６で
は、デジタル出力線３３-1〜３３-nそれぞれに、抵抗回
路３４を介して所定の電圧が供給される。デジタル信号
DL1[1:n]〜DLm[1:n]の論理は、デジタル出力線３３-1〜
３３-nがスイッチ３２-1〜３２-mを介して所定の電圧か
ら低下するか否かによって、デジタル出力線３３-1〜３
３-nに伝えられる。所定の電圧は、電源３５から発生さ
れる。電源３５が発生する所定の電圧は、少なくともＡ
Ｄ変換回路６の動作電圧、たとえばコンパレータ３０-1
〜３０-m、ラッチ３１-1〜３１-mのいずれかの動作電圧
よりも低い。これにより、デジタル信号DL1[1:n]〜DLm
[1:n]の論理に応じたデジタル出力線３３-1〜３３-nの
電位振幅は、従来に比べて小さくすることができる。以
下、デジタル出力線３３-1〜３３-nの電位振幅を、便宜
上、SENSE[1:n]と称す。

【００４３】デジタル出力線３３-1〜３３-nはそれぞ
れ、増幅器３６-1〜３６-nに接続されている。増幅器３
６-1〜３６-nはそれぞれ、電位振幅SENSE[1:n]を増幅
し、ｎビットの出力OUT[1:n]として出力する。

【００４４】図７は、スイッチ回路、および増幅器の一
回路例を示す回路図である。図７には１ビット分の増幅
器３６-1、およびその増幅器３６-1に接続されている垂
直２ライン分のスイッチ回路６０-1[1]、６０-2[1]が示
されている。なお、スイッチ回路６０-1[1:n]〜６０-m
[1:n]はそれぞれ同様な回路であるので、以下の説明は
スイッチ回路６０-1[1]に着目して行う。また、増幅器
３６-1〜３６-nもそれぞれ同様な回路である。

【００４５】図７に示すように、スイッチ回路６０-1
[1]は、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯ
Ｓ）７０-1[1]、７１-1[1]を含む。ＮＭＯＳ７０-1[1]
のゲートには信号ＨＳ１が印加され、その電流通路の一
端はデジタル出力線３３-1に接続されている。ＮＭＯＳ
７１-1[1]のゲートにはデジタル信号DL1[1]が印加さ
れ、その電流通路の一端はＮＭＯＳ７０-1[1]の電流通
路の他端に接続され、その他端は接地されている。スイ
ッチ回路６０-1[1]は、信号ＨＳ１およびデジタル信号D
L1[1]がともに“Ｈ”レベルのときにオンし、デジタル
出力線３３-1の電圧を低下させる。

【００４６】増幅器３６-1は差動増幅器７２-1を含む。
差動増幅器７２-1は、電源３５の電圧と、デジタル出力
線３３-1の電圧との差を差動増幅する。そして、スイッ
チ回路６０-1[1]がオンし、デジタル出力線３３-1の電
圧が所定の電圧から、たとえば接地レベルまで低下した
とき、その出力レベルを反転させる。差動増幅器７２-1
の出力は、出力OUT[1]である。

【００４７】増幅器３６-1〜３６-nから出力された出力
OUT[1:n]は、出力バッファ１０、および出力パッド１１
-1〜１１-nを介して半導体チップ１の外部に出力され
る。

【００４８】次に、その動作を説明する。

【００４９】図８は、第１の実施形態に係るＡＤ変換回
路を具備した固体撮像装置の一動作例を示す動作波形図
である。なお、図８には、特に垂直信号線５-1に着目し
た動作波形を示す。また、デジタル信号は、便宜上、５
ビットとする。

【００５０】図８に示すように、まず、信号ＬＳ１を
“Ｈ”レベルとし、信号ＬＳ１が入力されるアドレスト
ランジスタ２１を“オン”させる（図２参照）。これと
ともに、信号Ｓ２を“Ｌ”レベルとし、スイッチ４５-1
を“オフ”させる（図４参照）。

【００５１】［第１の水平ブランキング期間］信号ＲＳ
１を“Ｈ”レベルとし、信号ＲＳ１が入力されるリセッ
トトランジスタ２２を“オン”させ、垂直信号線５-1の
電位を電源２６によりリセットする（図２参照）。これ
とともに、信号Ｓ１を“Ｈ”レベルとし、スイッチ４１
-1を“オン”させる。この後、信号Ｓ３をパルス状に
“Ｈ”レベルとし、スイッチ４７-1を一時的に“オン”
させ、キャパシタ４２-1の他方電極の電位ＶCMP1を、イ
ンバータ４６-1のしきい値電圧とほぼ同等のレベルとす
る（図４参照）。

【００５２】次いで、信号ＲＤ１を“Ｈ”レベルとし、
リードトランジスタ２３を“オン”させる。これによ
り、ホトダイオード２０に蓄積されていた信号電荷が、
ソースフォロワのドライバトランジスタ２４を介して垂
直信号線５-1に読み出される（図２参照）。これによ
り、垂直信号線５-1の電位は、蓄積されていた信号電荷
に応じた電位ΔＶsig1、低下する。これとともに、電位
ＶCMP1もまた、電位ΔＶsig1に応じた分低下する。電位
VCMP1が低下することで、インバータ４６-1の出力は
“Ｈ”レベルとなり、インバータ４８-1の出力、即ち出
力CMPOUT1は“Ｌ”レベルとなる。

【００５３】次いで、信号Ｓ２を“Ｈ”レベルとし、ス
イッチ４５-1を“オン”させる。この後、信号Ｓ１を
“Ｌ”レベルとし、スイッチ４１-1を“オフ”させる。
さらに信号ＬＳ１を“Ｌ”レベルとし、アドレストラン
ジスタ２１を“オフ”させ、垂直信号線５-1を画素セル
３から分離する。

【００５４】［第１の水平期間］図８に示すように、基
準信号ＶREFを直線状に上昇させる。これにより、電位
ＶCMP1は、キャパシタ４３-1、４２-1を介して、基準信
号ＶREFにカップリングし、上昇し出す。これともに、
カウント出力CNTR[1:5]の出力を開始する。

【００５５】電位ＶCMP1が、インバータ４６-1のしきい
値電圧を超えると、インバータ４６-1の出力は“Ｌ”レ
ベルとなり、出力CMPOUT1は“Ｈ”レベルとなる。出力C
MPOUT1が“Ｈ”レベルとなると、エッジ検出回路４９-1
は、所定の時間だけ“Ｈ”レベルとなる検出パルスGATE
1を出力する。

【００５６】検出パルスGATE1は、ラッチ３１-1のフリ
ップフロップ５０-1[1:5]それぞれのイネーブル端子Ｅ
に入力される（図５参照）。フリップフロップ５０-1
[1:5]は、検出パルスGATE1が“Ｈ”レベルとなったとき
のカウンタ出力CNTR[1:5]のカウント値をラッチする。
この一動作例では、時刻ｔ１に示すように“CNTR[1]＝
Ｌ、CNTR[2]＝Ｈ、CNTR[3]＝Ｈ、CNTR[4]＝Ｌ、CNTR[5]
＝Ｈ”である。

【００５７】よって、フリップフロップ５０-1[1:5]の
出力、即ちＡＤ変換値AD1[1:5]は、“AD1[1]＝Ｌ、AD1
[2]＝Ｈ、AD1[3]＝Ｈ、AD1[4]＝Ｌ、AD1[5]＝Ｈ”とな
る。

【００５８】このようにして、アナログ信号ＶSIG1は、
[L,H,H,L,H]の５ビットのＡＤ変換値（デジタル信号）
に変換され、フリップフロップ５０-1[1:5]にラッチさ
れる。

【００５９】［第２の水平ブランキング期間］図８に示
すように、信号ＨＰをパルス状に“Ｈ”レベルとする。

【００６０】信号ＨＰは、フリップフロップ５１-1[1:
5]のイネーブル端子Ｅに入力される（図５参照）。フリ
ップフロップ５１-1[1:5]は、信号ＨＰが“Ｈ”レベル
となったときのＡＤ変換値AD1[1:5]をラッチする。よっ
て、フリップフロップ５１-1[1:5]の出力、即ちデジタ
ル信号DL1[1:5]は、時刻ｔ２に示すように、“DL1[1]＝
Ｌ、DL1[2]＝Ｈ、DL1[3]＝Ｈ、DL1[4]＝Ｌ、DL1[5]＝
Ｈ”となる。

【００６１】このようにして、[L,H,H,L,H]の５ビット
のデジタル信号は、フリップフロップ５０-1[1:5]から
フリップフロップ５１-1[1:5]に転送される。そして、
フリップフロップ５１-1[1:5]にラッチされる。

【００６２】また、第２の水平ブランキング期間中、コ
ンパレータ３０-1には、第１の水平ブランキング期間と
同様な動作によって、信号ＬＳ２が入力される画素セル
３からのアナログ信号ＶSIG1が入力される。

【００６３】［第２の水平期間］図８に示すように、信
号ＨＳ１を“Ｈ”レベルとし、フリップフロップ５１-1
[1:5]にラッチされたデジタル信号DL1[1:5]を、デジタ
ル出力線３３-1〜３３-5に出力する。このとき、デジタ
ル出力線３３-1〜３３-5の電圧は、電源３５により所定
の電圧とされている（図３、または図７参照）。デジタ
ル信号DL1[1:5]は、スイッチ３２-1が“オン”すること
で、デジタル出力線３３-1〜３３-5に伝えられる。

【００６４】図８には、デジタル出力線３３-1の電位振
幅SENSE[1]、および増幅器３６-1からの出力OUT[1]の電
位振幅をそれぞれ示す。図８に示すように、デジタル出
力線３３-1の電位振幅SENSE[1]は、特に検出パルスGATE
1、ＡＤ変換値AD1[1:5]、デジタル信号DL1[1:5]、およ
び出力OUT[1]の電位振幅よりも小さくなっている。この
後、信号ＨＳ２〜ＨＳｍを順次“Ｈ”レベルとし、同様
にデジタル信号DL2[1:5]〜DLm[1:5]を順次デジタル出力
線３３-1〜３３-5に出力する。

【００６５】また、第２の水平期間中、フリップフロッ
プ５０-1[1:5]には、第１の水平ブランキング期間と同
様な動作によって、信号ＬＳ２が入力される画素セル３
からのアナログ信号ＶSIG1が５ビットのデジタル信号に
変換されて、ラッチされる。

【００６６】このような第１の実施形態に係るＡＤ変換
回路を具備した固体撮像装置によれば、デジタル信号DL
1[1:n]〜DLm[1:n]の論理に応じたデジタル出力線３３-1
〜３３-nの電位振幅SENSE[1:n]を、固体撮像装置の動作
電圧、たとえばコンパレータ３０-1〜３０-m、ラッチ３
１-1〜３１-mの少なくとも一方の動作電圧よりも小さく
する。これにより、電位振幅SENSE[1:n]を、従来に比べ
て小さくでき、電位振幅SENSE[1:n]に起因した雑音量を
低下させることができる。

【００６７】このように電位振幅SENSE[1:n]に起因した
雑音量を低下させることで、アナログ信号ＶSIG1〜ＶSI
Gmを、基準信号ＶREFと比較するようなアナログ系の回
路、たとえばコンパレータ３０-1〜３０-mに飛び込む雑
音量を低下させることができる。よって、コンパレータ
３０-1〜３０-mのＳＮ比の劣化が抑制され、ＡＤ変換の
精度を向上させることができる。

【００６８】また、第１の実施形態では、電位振幅SENS
E[1:n]を小さくする一構成例として、デジタル出力線３
３-1〜３３-nそれぞれに供給される所定の電圧を、固体
撮像装置の動作電圧、たとえばコンパレータ３０-1〜３
０-m、ラッチ３１-1〜３１-mの動作電圧よりも小さくし
た。

【００６９】しかし、上記一構成例に限られるものでは
なく、たとえばラッチ３１-1〜３１-mが出力する“Ｈ”
レベル、たとえばフリップフロップ５１-1[1:n]〜５１-
m[1:n]が出力する“Ｈ”レベルの電位を制限するように
しても良い。

【００７０】フリップフロップ５１-1[1:n]〜５１-m[1:
n]が出力する“Ｈ”レベルの電位を制限するためには、
たとえばフリップフロップ５１-1[1:n]〜５１-m[1:n]の
動作電圧を小さくする、あるいはフリップフロップ５１
-1[1:n]〜５１-m[1:n]の出力に、“Ｈ”レベルの電位を
制限するような電位制限回路を接続すれば良い。

【００７１】あるいはスイッチ３２-1〜３２-mを、信号
ＨＳ１〜ＨＳｍに応答して活性／非活性化するインバー
タ、たとえばクロックトインバータ等で構成し、このク
ロックトインバータが出力する“Ｈ”レベルの電位を制
限するようにしても良い。

【００７２】これらのような構成においては、デジタル
信号DL1[1:n]〜DLm[1:n]の電位振幅を、従来に比べて小
さくでき、デジタル出力線３３-1〜３３-nの電位振幅SE
NSE[1:n]を小さくできる。よって、上記一構成例と同
様、電位振幅SENSE[1:n]に起因した雑音量を低下させる
ことができる。

【００７３】なお、スイッチ３２-1〜３２-mをクロック
トインバータ等で構成し、デジタル出力線３３-1〜３３
-nを直接駆動するようにした場合、デジタル出力線３３
-1〜３３-nに所定の電圧を供給する電源３５は、特に必
要ない。

【００７４】また、スイッチ３２-1〜３２-mは必ずしも
必要ではない。たとえばフリップフロップ５１-1[1:n]
〜５１-m[1:n]に、信号ＨＳ１〜ＨＳｍに応答してデジ
タル信号DL1[1:n]〜DLm[1:n]を出力する機能を持たせた
場合には、スイッチ３２-1〜３２-mを省略することが可
能である。

【００７５】［第２の実施形態］第２の実施形態は、雑
音の発生を抑制するＡＤ変換回路に関する。

【００７６】図９は、この発明の第２の実施形態に係る
ＡＤ変換回路の一回路例を示す回路図である。図９には
１ビット分の増幅器３６-1、およびその増幅器３６-1に
接続されている垂直２ライン分のスイッチ回路６０-1
[1]、６０-2[1]、フリップフロップ５０-1[1]、５１-1
[1]、５０-2[1]、５１-2[1]が示されている。なお、増
幅器３６-1、スイッチ回路６０-1[1]、６０-2[1]はそれ
ぞれ図７に示したものと同様である。また、フリップフ
ロップ５０-1[1:n]〜５０-m[1:n]、５１-1[1:n]〜５１-
m[1:n]はそれぞれ同様の回路であるので、以下の説明
は、フリップフロップ５０-1[1]、５１-1[1]に着目して
行う。

【００７７】図９に示すように、フリップフロップ５０
-1[1]は、信号ＨＰ３をゲートに受けるＮＭＯＳ９０-1
[1]、検出パルスGATE1をゲートに受けるＮＭＯＳ９１-1
[1]、およびカウンタ出力CNTR[1]をゲートに受けるＮＭ
ＯＳ９２-1[1]を含む。これらＮＭＯＳ９０-1[1]、９１
-1[1]、および９２-1[1]は電源９３と接地端子ＧＮＤと
の間に直列に接続されている。電源９３が発生する電圧
は動作電圧であり、電源３５が発生する電圧よりも大き
い。ＮＭＯＳ９０-1[1]と９１-1[1]との接続ノードＮ１
-1[1]は、フリップフロップ５０-1[1]の出力端子であ
り、ＡＤ変換値AD1[1]が得られる。ノードＮ１-1[1]と
接地端子ＧＮＤとの間にはキャパシタ９４-1[1]が接続
されている。

【００７８】フリップフロップ５１-1[1]は、信号ＨＰ
１をゲートに受けるＮＭＯＳ９５-1[1]、信号ＨＰ２を
ゲートに受けるＮＭＯＳ９６-1[1]、およびＡＤ変換値A
D1[1]をゲートに受けるＮＭＯＳ９７-1[1]を含む。これ
らＮＭＯＳ９５-1[1]、９６-1[1]、および９７-1[1]は
電源９３と接地端子ＧＮＤとの間に直列に接続されてい
る。ＮＭＯＳ９５-1[1]と９６-1[1]との接続ノードＮ２
-1[1]は、フリップフロップ５１-1[1]の出力端子であ
り、デジタル信号DL1[1]が得られる。ノードＮ２-1[1]
と接地端子ＧＮＤとの間にはキャパシタ９８-1[1]が接
続されている。

【００７９】次に、その動作を説明する。

【００８０】図１０は、第２の実施形態に係るＡＤ変換
回路を具備した固体撮像装置の一動作例を示す動作波形
図である。なお、図１０には、特に垂直信号線５-1に着
目した動作波形を示す。

【００８１】［第１の水平ブランキング期間］信号ＨＰ
１をパルス状に“Ｈ”レベルとし、ＮＭＯＳ９５-1[1]
を一時的に“オン”させ、キャパシタ９８-1[1]を充電
する。

【００８２】次いで、信号ＨＰ２をパルス状に“Ｈ”レ
ベルとし、ＮＭＯＳ９６-1[1]を一時的に“オン”させ
る。このとき、ＮＭＯＳ９７-1[1]は、ＡＤ変換値AD1
[1]が“Ｈ”レベルなら“オン”、“Ｌ”レベルなら
“オフ”している。ＮＭＯＳ９７-1[1]が“オン”して
いれば、キャパシタ９８-1[1]に蓄積された電荷が、Ｎ
ＭＯＳ９６-1[1]、９７-1[1]を介して放電し、ノードＮ
２-1[1]の電位が低下する。これにより、フリップフロ
ップ５１-1[1]は“Ｌ”レベルのデジタル信号DL1[1]を
出力する。反対にＮＭＯＳ９７-1[1]が“オフ”してい
れば、ノードＮ２-1[1]の電位は保たれ、フリップフロ
ップ５１-1[1]は“Ｈ”レベルのデジタル信号DL1[1]を
出力する。

【００８３】次いで、信号ＨＰ３をパルス状に“Ｈ”レ
ベルとし、ＮＭＯＳ９０-1[1]を一時的に“オン”さ
せ、キャパシタ９４-1[1]を充電する。

【００８４】［第１の水平期間］カウンタ出力CNTR[1]
は、図８に示すような波形で出力されており、ＮＭＯＳ
９２-1[1]は“オン”、“オフ”を繰り返す。そして、
検出パルスGATE1が“Ｈ”レベルとなると、ＮＭＯＳ９
１-1[1]が“オン”する。このとき、ＮＭＯＳ９２-1[1]
は“オン”していれば、キャパシタ９４-1[1]に蓄積さ
れた電荷が、ＮＭＯＳ９１-1[1]、９２-1[1]を介して放
電し、ノードＮ１-1[1]の電位が低下する。これによ
り、フリップフロップ５０-1[1]は“Ｌ”レベルのＡＤ
変換値AD1[1]を出力する。反対にＮＭＯＳ９２-1[1]が
“オフ”していれば、ノードＮ１-1[1]の電位は保た
れ、フリップフロップ５０-1[1]は“Ｈ”レベルのＡＤ
変換値AD1[1]を出力する。

【００８５】このような動作を、第２の水平ブランキン
グ期間、第２の水平期間以降、繰り返す。

【００８６】このような第２の実施形態に係るＡＤ変換
回路であると、フリップフロップ５０-1[1:n]〜５０-m
[1:n]は、キャパシタ９４-1[1:n]〜９４-m[1:n]が放電
するか否かでＡＤ変換値AD1[1:n]〜ADm[1:n]に変換し、
ラッチする。そして、出力する。

【００８７】同様にフリップフロップ５１-1[1:n]〜５
１-m[1:n]は、キャパシタ９８-1[1:n]〜９８-m[1:n]
が、放電するか否かでデジタル信号DL1[1:n]〜DLm[1:n]
に変換し、ラッチする。そして、出力する。

【００８８】このような構成であると、たとえばトラン
ジスタをオンさせて出力端子Ｎ１-1[1:n]〜Ｎ１-m[1:n]
や、出力端子Ｎ２-1[1:n]〜Ｎ２-m[1:n]に電源電流を流
してラッチしたり、出力したりする場合に比べ、電源電
流が流れない分、雑音の発生を抑制できる。

【００８９】また、ＮＭＯＳ９０-1[1:n]〜９０-m[1:n]
は、キャパシタ９４-1[1:n]〜９４-m[1:n]を充電する充
電器の機能を持ち、ＮＭＯＳ９１-1[1:n]〜９１-m[1:
n]、およびＮＭＯＳ９２-1[1:n]〜９２-m[1:n]は、キャ
パシタ９４-1[1:n]〜９４-m[1:n]を放電する放電器の機
能を持つ。

【００９０】同様にＮＭＯＳ９５-1[1:n]〜９５-m[1:n]
は、キャパシタ９８-1[1:n]〜９８-m[1:n]を充電する充
電器の機能を持ち、ＮＭＯＳ９６-1[1:n]〜９６-m[1:
n]、およびＮＭＯＳ９７-1[1:n]〜９７-m[1:n]は、キャ
パシタ９８-1[1:n]〜９８-m[1:n]を放電する放電器の機
能を持つ。

【００９１】これらＮＭＯＳ９０-1[1:n]〜９０-m[1:
n]、９５-1[1:n]〜９５-m[1:n]は、水平ブランキング期
間に“Ｈ”レベルとなる信号ＨＰ１、ＨＰ３により充電
動作をする。そして、水平期間中には、充電動作をしな
い。

【００９２】このような構成であると、特に水平期間
中、ラッチ３１-1〜３１-mが発生させる雑音を、低減す
ることができる。

【００９３】また、フリップフロップ５１-1[1:n]〜５
１-m[1:n]は、ＡＤ変換値AD1[1:n]〜ADm[1:n]を、水平
ブランキング期間に“Ｈ”レベルとなる信号ＨＰ２によ
りラッチ動作をする。そして、水平期間中には、ラッチ
動作をしない。

【００９４】このような構成においても、特に水平期間
中、ラッチ３１-1〜３１-mが発生させる雑音を、低減す
ることができる。

【００９５】なお、第２の実施形態は、ＳＮ比の劣化を
抑制する観点から、第１の実施形態と組み合わせて使用
されることが望ましいが、単独で使用されても良い。

【００９６】［第３の実施形態］第３の実施形態は、消
費電力を低減するＡＤ変換回路に関する。

【００９７】図１１は、第３の実施形態に係るＡＤ変換
回路の一回路例を示す回路図である。なお、図１１に示
す一回路例は、図９に示した回路に対応する。よって、
異なる部分についてのみ、以下説明する。

【００９８】第３の実施形態が、第２の実施形態と異な
るところは、抵抗回路３４に相当する箇所に、接続スイ
ッチ１１０を設けたことである。接続スイッチ１１０
は、電源３５をデジタル出力線３３-1〜３３-nそれぞれ
に選択的に接続する機能を持つ。接続スイッチ１１０の
一回路例は、電源３５とデジタル出力線３３-1〜３３-n
それぞれとの間に直列に接続されたＮＭＯＳ１１１-1〜
１１１-nである。ＮＭＯＳ１１１-1〜１１１-nそれぞれ
のゲートには、信号PCHRGが入力される。ＮＭＯＳ１１
１-1〜１１１-nはそれぞれ、信号PCHRGが“Ｈ”レベル
となったときに“オン”し、電源３５をデジタル出力線
３３-1〜３３-nそれぞれに接続し、デジタル出力線３３
-1〜３３-nの電圧を、所定の電圧に予備充電する。反対
に信号PCHRGが“Ｌ”レベルとなったときに“オフ”
し、電源３５をデジタル出力線３３-1〜３３-nそれぞれ
から分離する。

【００９９】なお、図１１は、ＮＭＯＳ１１１-1〜１１
１-nのうち、ＮＭＯＳ１１１-1のみを示している。

【０１００】次に、その動作を説明する。

【０１０１】図１２は、第３の実施形態に係るＡＤ変換
回路を具備した固体撮像装置の一動作例を示す動作波形
図である。なお、図１２に示す一動作例は、図１０に示
した動作に対応する。よって、異なる部分についての
み、以下説明する。

【０１０２】図１２に示すように、信号PCHRGは、信号
ＨＳ１〜ＨＳｍ（ＨＳ１、ＨＳ２のみ図示）のいずれか
一つが“Ｈ”レベルとなっているとき、“Ｌ”レベルと
なり、信号ＨＳ１〜ＨＳｍが全て“Ｌ”レベルとなって
いき、“Ｈ”レベルとなる。これにより、ＮＭＯＳ１１
１-1〜１１１-mは、デジタル信号DL1[1:n]〜DLm[1:n]
が、デジタル出力線３３-1〜３３-nに出力されていると
き、電源３５をデジタル出力線３３-1〜３３-nに接続し
ない。反対に、デジタル信号DL1[1:n]〜DLm[1:n]が、デ
ジタル出力線３３-1〜３３-nに出力されていないとき、
電源３５をデジタル出力線３３-1〜３３-nに接続する。

【０１０３】このような第３の実施形態に係るＡＤ変換
回路によれば、電源３５からデジタル出力線３３-1〜３
３-nに対して流れる静的電流を抑制でき、消費電力を低
減することができる。

【０１０４】また、このようなＡＤ変換回路を固体撮像
装置に用いれば、低消費電力な固体撮像装置を得ること
ができる。

【０１０５】なお、第３の実施形態は、ＳＮ比の劣化を
抑制する観点から、第１の実施形態、または第２の実施
形態と組み合わせて使用されることが望ましい。しか
し、消費電力を低減する観点から、単独で使用されても
良いことはもちろんである。

【０１０６】［第４の実施形態］第４の実施形態は、異
常なＡＤ変換を抑制するＡＤ変換回路に関する。

【０１０７】図１３は、ＡＤ変換回路の他の回路例を示
す回路図である。図１３には垂直１ライン分の、比較回
路CMPCKT'-1、エッジ検出回路４９-1、およびラッチ３
１-1、並びにカウンタ８が示されている。なお、図１３
には、比較回路の他の例として、基準信号ＶREFの電位
が、アナログ信号ＶSIG1〜ＶSIGmの電位を超えたことを
検出するようにした比較回路CMPCKT'-1を示す。また、
ラッチ３１-1は、図５に示した回路と同様のものを示
す。

【０１０８】図１３に示すように、比較回路CMPCKT'-1
は、基準信号ＶREFの電位が、アナログ信号ＶSIG1の電
位を超えたとき、“Ｈ”レベルの出力CMPOUT1を出力す
る。出力CMPOUT1は、エッジ検出回路４９-1に入力され
る。

【０１０９】エッジ検出回路４９-1は、フリップフリッ
プ１３０-1、１３１-1、１３２-1、二入力型のＡＮＤ回
路１３３-1を含む。フリップフリップ１３０-1、１３１
-1、１３２-1はそれぞれ動作クロックＣＫに同期して動
作する。フリップフリップ１３０-1の入力端子Ｄには出
力CMPOUT1が入力される。フリップフリップ１３０-1
は、たとえば動作クロックのダウンエッジに同期して出
力ＦＦ-1を出力端子Ｑから出力する。フリップフリップ
１３１-1の入力端子Ｄには出力ＦＦ１-1が入力される。
フリップフリップ１３１-1は、たとえば動作クロックの
ダウンエッジに同期して出力ＦＦ２-1を出力端子Ｑから
出力する。フリップフリップ１３２-1の入力端子Ｄには
出力ＦＦ２-1が入力される。フリップフリップ１３２-1
は、たとえば動作クロックのダウンエッジに同期して出
力 /ＦＦ３-1を反転出力端子 /Ｑから出力する。ＡＮＤ
回路１３３-1には、出力ＦＦ２-1、 /ＦＦ３-1が入力さ
れる。ＡＮＤ回路１３３-1は、出力ＦＦ２-1が“Ｈ”レ
ベルになった後、１動作クロック分“Ｈ”レベルとなる
検出パルスGATE1を出力する。

【０１１０】カウンタ８は、動作クロックＣＫに同期し
て動作し、信号RESETが“Ｈ”レベルとなると、カウン
タ出力CNTR[1:n]のカウント値をリセットする。そし
て、信号RESETが“Ｌ”レベルとなると、カウンタ出力C
NTR[1:n]を出力し、カウントを開始する。

【０１１１】図１４、図１５は、他の回路例に係るＡＤ
変換回路を具備した固体撮像装置の一動作例を示す動作
波形図である。なお、図１４、図１５には、特に垂直信
号線５-1に着目した動作波形を示す。

【０１１２】まず、図１４中、参照符号１４０に示すよ
うに、基準信号ＶREFは、通常、１水平期間中に、アナ
ログ信号ＶSIG1とクロスする。クロスすると、比較回路
CMPCKT'-1は、“基準信号ＶREFの電位がアナログ信号Ｖ
SIG1の電位を超えた”、と検出して、その出力CMPOUT1
を“Ｈ”レベルとする。出力CMPOUT1が“Ｈ”レベルと
なると、動作クロックＣＫに同期して出力ＦＦ１-1が
“Ｈ”レベルとなる。次いで、１クロック後、検出パル
スGATE1が“Ｈ”レベルとなる。

【０１１３】このように検出パルスGATE1は、通常、カ
ウンタ８がカウントしている期間“Ａ”に出力され、ラ
ッチ３１-1は、検出パルスGATE1が“Ｈ”レベルとなっ
たときのカウント値をラッチし、ＡＤ変換値AD1[1:n]と
して出力する。同図中では、“AD1[1]＝Ｈ、AD1[2]＝
Ｌ、…、AD1[n]＝Ｌ”である。

【０１１４】しかし、基準信号ＶREFが、１水平期間中
に、アナログ信号ＶSIG1とクロスしないケースがある。
たとえばアナログ信号ＶSIG1が、１水平期間中、基準信
号ＶREFよりも常に低かったとき、あるいは基準信号ＶR
EFの電圧レベルよりも常に高かったときである。図１５
に、このような動作例を示す。

【０１１５】図１５の前半に示すように、アナログ信号
ＶSIG1が、基準信号VREFよりも常に低かった場合、比較
回路CMPCKT'-1は、アナログ信号ＶSIG1が変化した時点
から、“基準信号ＶREFの電位がアナログ信号ＶSIG1の
電位を超えた”、と検出してしまう（時刻ｔ１）。この
結果、出力CMPOUT1は、１水平期間中、常に“Ｈ”レベ
ルに固定されてしまう。また、検出パルスGATE1は、信
号RESETが“Ｈ”レベルの間に、“Ｈ”レベルとなり
（時刻ｔ２）、かつカウンタ出力CNTR[1:n]が出力され
る前に“Ｌ”レベルとなってしまう（時刻ｔ３）。

【０１１６】このように上記期間“Ａ”に検出パルスGA
TE1が出力されないので、ラッチ３１-1は、カウント値
をラッチできない。

【０１１７】また、図１５の後半に示すように、アナロ
グ信号ＶSIG1が、基準信号VREFよりも常に高かった場
合、比較回路CMPCKT'-1は、基準信号ＶREFの電位がアナ
ログ信号ＶSIG1の電位を超えたことを検出できない。こ
のため、出力CMPOUT1は、１水平期間中、常に“Ｌ”レ
ベルに固定され、検出パルスGATE1が全く出力されな
い。よって、ラッチ３１-1は、カウント値をラッチでき
ない。

【０１１８】これらのケースが発生するのは、たとえば
固体撮像装置においては、画面の一部に太陽などの大光
量の被写体が撮影された場合であり、大光量の領域の信
号は、基準信号ＶREFの電位レベルを常に超えたアナロ
グ信号となってしまう。

【０１１９】また、夜間など低照度下での撮影の場合に
は、基準信号ＶREFの振幅を低下させ、感度を向上でき
るものの、アナログ信号ＶSIG1に生じる雑音量は変わら
ないため、暗い部分の映像は、雑音の影響により基準信
号ＶREFの電位レベルよりも常に低い画素信号を発生し
てしまう。このような場合には、ラッチ３１-1に検出パ
ルスGATE1が供給されず、ラッチ３１-1は、前のＡＤ変
換値のままとなり、正常なＡＤ変換が行われない。

【０１２０】ＡＤ変換回路においては、通常以外のアナ
ログ信号ＶSIG1〜ＶSIGmが入力されたときでも、異常な
ＡＤ変換を抑制するのが好ましい。また、固体撮像装置
においては、異常な画像が極力、出力されないように配
慮されるのが望ましい。

【０１２１】なお、上記ケースは、図３に示したコンパ
レータ３０-1〜３０-mにおいても同様に発生する。

【０１２２】第４の実施形態は、通常以外のアナログ信
号ＶSIG1〜ＶSIGmが入力されたときでも、異常なＡＤ変
換を抑制し得るＡＤ変換回路、およびそのＡＤ変換回路
を具備し、異常な画像を出力し難い固体撮像装置を提供
しようとするものである。

【０１２３】図１６は、第４の実施形態に係るＡＤ変換
回路の一回路例を示す回路図である。なお、図１６に示
す一回路例は、図１３に示した回路に対応する。図１６
には、図１３と共通する部分に共通の参照符号を付し、
以下、異なる部分についてのみ説明する。

【０１２４】図１６に示すように、第４の実施形態に係
るＡＤ変換回路は、黒レベル（最小レベル）固定回路１
５０-1、および飽和レベル（最大レベル）固定回路１５
１-1を有する。

【０１２５】黒レベル固定回路１５０-1の一回路例は二
入力型のＡＮＤ回路であり、出力CMPOUT1、および信号
ＳMINFIXがそれぞれ入力される。信号ＳMINFIXは、入力
されたアナログ信号ＶSIG1のレベルを、最小レベルに固
定するためのパルス信号である。

【０１２６】また、飽和レベル固定回路１５１-1の一回
路例は二入力型のＯＲ回路であり、黒レベル固定回路１
５０-1の出力AND-1、および信号ＳMAXFIXがそれぞれ入
力される。信号ＳMAXFIXは、入力されたアナログ信号Ｖ
SIG1のレベルを、最大レベルに固定するためのパルス信
号である。飽和レベル固定回路１５１-1の出力OR-1は、
エッジ検出回路４９-1に入力される。

【０１２７】次に、その動作を説明する。

【０１２８】図１７は、第４の実施形態の一回路例に係
るＡＤ変換回路を具備した固体撮像装置の一動作例を示
す動作波形図である。

【０１２９】［アナログ信号ＶSIG1が基準信号ＶREFよ
りも常に低い場合］図１７の前半に示すように、アナロ
グ信号ＶSIG1が基準信号ＶREFよりも常に低い場合、出
力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、
“Ｈ”レベルとなる（時刻ｔ１）。このとき、信号ＳMI
NFIXは“Ｌ”レベルである。よって、出力AND-1は
“Ｌ”レベルである。

【０１３０】次に、信号ＳMINFIXが動作クロックＣＫに
同期して“Ｈ”レベルとなる（時刻ｔ２）。これによ
り、出力AND-1は“Ｈ”レベルとなる。このとき、信号
ＳMAXFIXは“Ｌ”レベルである。よって、出力OR-1は、
出力AND-1が“Ｈ”レベルとなると、“Ｈ”レベルとな
る。

【０１３１】次に、出力OR-1が“Ｈ”レベルとなって１
クロック後、出力ＦＦ１-1が動作クロックＣＫに同期し
て“Ｈ”レベルとなる（時刻ｔ３）。出力ＦＦ１-1が
“Ｈ”レベルとなって１クロック後、検出パルスGATE1
が“Ｈ”レベルとなる（時刻ｔ４）。

【０１３２】このとき、時刻ｔ４、あるいは時刻ｔ４よ
りも前に、信号RESETが“Ｌ”レベルとなるようにして
おくと、検出パルスGATE1を、上記期間“Ａ”に出力す
ることができる。よって、ラッチ３１-1は、たとえば最
初のカウント値を最小レベルとしてラッチすることがで
きる。この一動作例において、最初のカウント値は“AD
1[1]＝Ｈ、AD1[2]＝Ｌ、…、AD1[n]＝Ｌ”である。

【０１３３】［アナログ信号ＶSIG1が基準信号ＶREFよ
りも常に高い場合］図１７の後半に示すように、アナロ
グ信号ＶSIG1が基準信号ＶREFよりも常に高い場合、出
力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、
“Ｌ”レベルとなる（時刻ｔ１１）。

【０１３４】この後、信号RESETが“Ｌ”レベルとな
り、カウンタ８は、動作クロックＣＫに同期してカウン
タ出力CNTR[1:n]を出力し、カウントを開始する（時刻
ｔ１２）。このとき、出力CMPOUT1は“Ｌ”レベル、信
号ＳMINFIXは“Ｈ”レベルである。よって、出力AND-1
は“Ｌ”レベルである。また、信号ＳMAXFIXは“Ｌ”レ
ベルであるので、出力OR-1は“Ｌ”レベルである。

【０１３５】次に、信号RESETが“Ｈ”レベルになる前
に、この一動作例では、基準信号ＶREFの立ち下がりと
同時に、信号ＳMAXFIXを動作クロックＣＫに同期して
“Ｈ”レベルとする（時刻ｔ１３）。これにより、出力
OR-1は“Ｈ”レベルとなる。

【０１３６】次に、出力OR-1が“Ｈ”レベルとなって１
クロック後、出力ＦＦ１-1が動作クロックＣＫに同期し
て“Ｈ”レベルとなる（時刻ｔ１４）。

【０１３７】さらに１クロック後、検出パルスGATE1
が、動作クロックＣＫに同期して、“Ｈ”レベルとなる
（時刻ｔ１５）。

【０１３８】このように検出パルスGATE1を、信号RESET
が“Ｈ”レベルになる前に、“Ｈ”レベルになるように
することで、ラッチ３１-1は、たとえば最終、あるいは
最終より前のカウント値を最大レベルとしてラッチする
ことができる。この一動作例では、上記カウント値は
“AD1[1]＝Ｌ、AD1[2]＝Ｈ、…、AD1[n]＝Ｈ”である。

【０１３９】次に、第４の実施形態に係るＡＤ変換回路
の他の回路例を説明する。

【０１４０】図１８は、第４の実施形態に係るＡＤ変換
回路の他の回路例を示す回路図である。なお、図１８に
示す一回路例は、図１６に示した一回路例に対応する。
よって、図１８には、図１６と共通する部分に共通の参
照符号を付し、以下、異なる部分についてのみ説明す
る。

【０１４１】図１８に示すように、他の回路例が、一回
路例と異なるところは、飽和レベル固定回路１５１-1
を、フリップフロップ１３１-1の出力端子ＱとＡＮＤ回
路１３３-1の一入力端子との間に接続したことである。

【０１４２】次に、その動作を説明する。

【０１４３】図１９は、第４の実施形態の他の回路例に
係るＡＤ変換回路を具備した固体撮像装置の一動作例を
示す動作波形図である。

【０１４４】［アナログ信号ＶSIG1が基準信号ＶREFよ
りも常に低い場合］図１９の前半に示すように、アナロ
グ信号ＶSIG1が基準信号ＶREFよりも常に低い場合、出
力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、
“Ｈ”レベルとなる（時刻ｔ１）。このとき、信号ＳMI
NFIXは“Ｌ”レベルである。よって、出力AND-1は
“Ｌ”レベルである。

【０１４５】次に、信号ＳMINFIXが動作クロックＣＫに
同期して“Ｈ”レベルとなる（時刻ｔ２）。これによ
り、出力AND-1は“Ｈ”レベルとなる。

【０１４６】次に、出力AND-1が“Ｈ”レベルとなって
１クロック後、出力ＦＦ１-1が動作クロックＣＫに同期
して“Ｈ”レベルとなる（時刻ｔ３）。出力ＦＦ１-1が
“Ｈ”レベルとなって１クロック後、出力ＦＦ２-1が
“Ｈ”レベルとなる（時刻ｔ４）。このとき、信号ＳMA
XFIXは“Ｌ”レベルである。よって、出力ＦＦ２-1が
“Ｈ”レベルとなると、検出パルスGATE1は“Ｈ”レベ
ルとなる。

【０１４７】このとき、時刻ｔ４、あるいは時刻ｔ４よ
りも前に、信号RESETが“Ｌ”レベルとなるようにして
おくと、図１６に示した一回路例と同様に、検出パルス
GATE1を、上記期間“Ａ”に出力することができる。よ
って、ラッチ３１-1は、たとえば最初のカウント値を最
小レベルとしてラッチすることができる。この一動作例
において、最初のカウント値は“AD1[1]＝Ｈ、AD1[2]＝
Ｌ、…、AD1[n]＝Ｌ”である。

【０１４８】［アナログ信号ＶSIG1が基準信号ＶREFよ
りも常に高い場合］図１９の後半に示すように、アナロ
グ信号ＶSIG1が基準信号ＶREFよりも常に高い場合、出
力CMPOUT1は、アナログ信号ＶSIG1の変化と同時に、
“Ｌ”レベルとなる（時刻ｔ１１）。

【０１４９】この後、信号RESETが“Ｌ”レベルとな
り、カウンタ８は、動作クロックＣＫに同期してカウン
タ出力CNTR[1:n]を出力し、カウントを開始する（時刻
ｔ１２）。このとき、出力CMPOUT1は“Ｌ”レベル、信
号ＳMINFIXは“Ｈ”レベルである。よって、出力AND-1
は“Ｌ”レベルである。

【０１５０】次に、信号RESETが“Ｈ”レベルになる前
に、この一動作例では、基準信号ＶREFの立ち下がりか
ら１クロック後、信号ＳMAXFIXを動作クロックＣＫに同
期して“Ｈ”レベルとする（時刻ｔ１３）。このとき、
出力ＦＦ２-1は“Ｌ”レベルである。よって、検出パル
スGATE1は、信号ＳMAXFIXが“Ｈ”レベルとなると、
“Ｈ”レベルとなる。

【０１５１】このように検出パルスGATE1を、信号RESET
が“Ｈ”レベルになる前に、“Ｈ”レベルになるように
することで、ラッチ３１-1は、たとえば最終、あるいは
最終より前のカウント値を最大レベルとしてラッチする
ことができる。この一動作例では、上記カウント値は
“AD1[1]＝Ｌ、AD1[2]＝Ｈ、…、AD1[n]＝Ｈ”である。

【０１５２】このような第４の実施形態に係るＡＤ変換
回路によれば、アナログ信号ＶSIG1〜ＶSIGmのいずれか
一つでも基準信号VREFとクロスしなかった場合、このク
ロスしないアナログ信号のレベルを、たとえば最小レベ
ル、あるいは最大レベルとして検出する。この結果、検
出パルスGATE1〜GATEmを、カウンタ８がカウントしてい
る期間“Ａ”に出力することができ、ラッチ３１-1〜３
１-mは、カウント値をラッチできる。よって、異常なＡ
Ｄ変換が行われる事情を解消できる。

【０１５３】また、このようなＡＤ変換回路を具備した
固体撮像装置では、通常以外の光が入射された場合や、
あるいは電源オン後、動作が安定するまでの数画面にお
いて、アナログ信号のレベルを、たとえば最小レベル、
あるいは最大レベルとして出力できる。よって、異常な
ＡＤ変換を抑制でき、異常な画像を出力されなくするこ
とができる。

【０１５４】なお、第４の実施形態では、黒レベル固定
回路１５０-1、および飽和レベル固定回路１５１-1の双
方を一緒に設けたが、どちらか一方の回路のみが設けら
れるようにしても良い。

【０１５５】以上この発明を、第１〜第４の実施形態に
より説明したが、この発明は第１〜第４の実施形態に限
られるものではなく、その趣旨を逸脱しない範囲で様々
に変形することができる。

【０１５６】たとえば第１〜第４の実施形態では、ｍ個
のコンパレータ３０、およびｍ個ラッチ３１を、画素領
域２とｍ個のスイッチ３２との間に設けた。しかし、コ
ンパレータ３０、およびラッチ３１はそれぞれ、ｍ個の
スイッチと出力バッファ１０との間に設けるようにして
も良い。このようにした場合には、コンパレータ３０、
およびラッチ３１の数を垂直信号線の数、即ちｍ未満に
でき、コンパレータ３０、およびラッチ３１の回路規模
を縮小できる利点がある。

【０１５７】また、画素領域２として、ＮＭＯＳを利用
したものを例示したが、もちろんＣＣＤを利用した画素
領域２に変更されても良い。

【０１５８】また、基準信号ＶREFは、電圧が直線状に
上昇するランプ波としたが、基準信号ＶREFは、アナロ
グ信号ＶSIGの電圧レベルを検出できるものあれば良
く、たとえば電圧が曲線状に上昇するパラボラ波とする
ことも可能である。

【０１５９】また、第１、第２、第３、第４の実施形態
はそれぞれ、単独で実施されても良いし、必要に応じ
て、様々な組み合わせで実施することができる。

【０１６０】

【発明の効果】以上説明したように、この発明によれ
ば、ＳＮ比の劣化を抑制し、精度の高いＡＤ変換を可能
とするＡＤ変換回路、およびそのＡＤ変換回路を具備
し、精度の高い画像変換を可能とする固体撮像装置を提
供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施形態に係るＡＤ変
換回路を具備した固体撮像装置の一構成例を示すブロッ
ク図。

【図２】図２は画素セルの一回路例を示す回路図。

【図３】図３はＡＤ変換回路の一構成例を示すブロック
図。

【図４】図４はコンパレータの一回路例を示す回路図。

【図５】図５はラッチの一回路例を示す回路図。

【図６】図６はスイッチの一構成例を示す構成図。

【図７】図７はスイッチおよび増幅器の一回路例を示す
回路図。

【図８】図８は第１の実施形態に係るＡＤ変換回路を具
備した固体撮像装置の一動作例を示す動作波形図。

【図９】図９は第２の実施形態に係るＡＤ変換回路の一
回路例を示す回路図。

【図１０】図１０は第２の実施形態に係るＡＤ変換回路
を具備した固体撮像装置の一動作例を示す動作波形図。

【図１１】図１１は第３の実施形態に係るＡＤ変換回路
の一回路例を示す回路図。

【図１２】図１２は第３の実施形態に係るＡＤ変換回路
を具備した固体撮像装置の一動作例を示す動作波形図。

【図１３】図１３はＡＤ変換回路の他の回路例を示す回
路図。

【図１４】図１４は他の回路例に係るＡＤ変換回路を具
備した固体撮像装置の一動作例を示す動作波形図。

【図１５】図１５は他の回路例に係るＡＤ変換回路を具
備した固体撮像装置の一動作例を示す動作波形図。

【図１６】図１６は第４の実施形態に係るＡＤ変換回路
の一回路例を示す回路図。

【図１７】図１７は第４の実施形態の一回路例に係るＡ
Ｄ変換回路を具備した固体撮像装置の一動作例を示す動
作波形図。

【図１８】図１８は第４の実施形態に係るＡＤ変換回路
の他の回路例を示す回路図。

【図１９】図１９は第４の実施形態の他の回路例に係る
ＡＤ変換回路の一動作例を示す動作波形図。

【図２０】図２０は従来のＡＤ変換回路の構成を示すブ
ロック図。

【符号の説明】

１…半導体チップ、 ２…画素領域、 ３…画素セル、 ４…垂直シフトレジスタ、 ５-1〜５-m…垂直信号線、 ６…ＡＤ変換回路、 ７…基準信号発生器、 ８…カウンタ、 ９…水平シフトレジスタ、 １０…出力バッファ、 １１…出力パッド、 ２０…フォトダイオード、 ２１…アドレストランジスタ、 ２２…リセットトランジスタ、 ２３…リードトランジスタ、 ２４…ドライバトランジスタ、 ２５…検出ノード、 ２５…電源、 ３０…コンパレータ、 ３１…ラッチ、 ３２…スイッチ、 ３３…デジタル出力線、 ３４…抵抗回路、 ３５…電源、 ３６…増幅器、 ４０、４４…入力端子、 ４１、４５、４７…スイッチ、 ４２、４３…キャパシタ、 ４６、４８…インバータ、 ４９…エッジ検出回路、 ５０、５１…フリップフロップ、 ６０…スイッチ回路、 ７０、７１…ＮＭＯＳ、 ７２…差動増幅器、 ９０、９１、９２、９５、９６、９７…ＮＭＯＳ、 ９３…電源、 ９４、９８…キャパシタ、 １１０…接続スイッチ、 １１１…ＮＭＯＳ、 １３０、１３１、１３２…フリップフロップ、 １３３…ＡＮＤ回路、 １５０…黒レベル固定回路、 １５１…飽和レベル固定回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C072 AA01 BA04 BA11 EA05 FB15 FB27 UA05 UA06 5J022 AA09 BA02 CB01 CB08 CD04 CE05 CE08 CE09 CF01 CF02 CF03 CG01 CG04

Claims (12)

【特許請求の範囲】
1. 【請求項１】 基準信号に基いて、アナログ信号をその
   検出信号に変換するコンパレータと、 前記検出信号に基いて、前記アナログ信号をデジタル信
   号に変換し、前記デジタル信号をラッチするラッチと、 前記デジタル信号が出力されるデジタル出力線とを具備
   し、 前記デジタル信号の論理に応じた前記デジタル出力線の
   電位振幅を、前記コンパレータ、および前記ラッチの少
   なくとも一方の動作電圧より小さくしたことを特徴とす
   るＡＤ変換回路。
2. 【請求項２】 前記ラッチは複数のキャパシタを含み、 前記ラッチは、前記複数のキャパシタそれぞれの放電状
   態に基き、前記アナログ信号をデジタル信号に変換し、
   ラッチすることを特徴とする請求項１に記載のＡＤ変換
   回路。
3. 【請求項３】 前記ラッチは前記複数のキャパシタを充
   電する充電器と、 前記検出信号に応答して所定のキャパシタを放電する放
   電器とを含み、 前記充電器はアナログ信号入力期間以外に前記複数のキ
   ャパシタを充電し、前記アナログ信号入力期間中は動作
   しないことを特徴とする請求項２に記載のＡＤ変換回
   路。
4. 【請求項４】 前記デジタル出力線に所定の電圧を供給
   する電源をさらに具備し、 前記電源の電圧は、前記コンパレータ、および前記ラッ
   チの少なくとも一方の動作電圧よりも低いことを特徴と
   する請求項１乃至請求項３いずれか一項に記載のＡＤ変
   換回路。
5. 【請求項５】 前記電源を前記デジタル出力線に接続す
   る接続スイッチをさらに具備し、 前記接続スイッチは、前記デジタル信号が前記デジタル
   出力線に出力されているとき、前記電源を前記デジタル
   出力線に接続せず、 前記デジタル信号が前記デジタル出力線に出力されてい
   ない期間内に、前記電源を前記デジタル出力線に接続す
   ることを特徴とする請求項４に記載のＡＤ変換回路。
6. 【請求項６】 基準信号に基いて、アナログ信号をその
   検出信号に変換するコンパレータと、 前記検出信号に基いて、前記アナログ信号をデジタル信
   号に変換し、前記デジタル信号をラッチするラッチと、 前記デジタル信号が出力されるデジタル出力線と、 前記アナログ信号のレベルが、デジタル信号変換期間
   中、前記基準信号のレベルより常に低い場合、このアナ
   ログ信号を第１の固定レベルのデジタル信号に変換させ
   る第１のレベル固定回路、および前記アナログ信号のレ
   ベルが、前記デジタル信号変換期間中、前記基準信号の
   レベルより常に高い場合、このアナログ信号を第２の固
   定レベルのデジタル信号に変換させる第２のレベル固定
   回路の少なくともいずれかとを具備することを特徴とす
   るＡＤ変換回路。
7. 【請求項７】 光をアナログ信号に変換する画素セルが
   複数配置され、少なくとも第１〜第ｍのアナログ信号を
   出力する画素領域と、 基準信号に基いて、第１〜第ｍのアナログ信号を第１〜
   第ｍの検出信号に変換するコンパレータと、 前記第１〜第ｍの検出信号に基いて、前記第１〜第ｍの
   アナログ信号を第１〜第ｍのデジタル信号に変換し、前
   記デジタル信号をラッチするラッチと、 前記第１〜第ｍのデジタル信号が順次出力されるデジタ
   ル出力線とを具備し、 前記第１〜第ｍのデジタル信号の論理に応じた前記デジ
   タル出力線の電位振幅を、前記コンパレータ、および前
   記ラッチの少なくとも一方の動作電圧より小さくしたこ
   とを特徴とする固体撮像装置。
8. 【請求項８】 前記ラッチは複数のキャパシタを含み、 前記ラッチは、前記複数のキャパシタそれぞれの放電状
   態に基き、前記アナログ信号をデジタル信号に変換し、
   ラッチすることを特徴とする請求項７に記載の固体撮像
   装置。
9. 【請求項９】 前記ラッチは前記複数のキャパシタを充
   電する充電器と、 前記検出信号に応答して所定のキャパシタを放電する放
   電器とを含み、 前記充電器は水平ブランキング期間に前記複数のキャパ
   シタを充電し、水平期間中は動作しないことを特徴とす
   る請求項８に記載の固体撮像装置。
10. 【請求項１０】 前記デジタル出力線に所定の電圧を供
    給する電源をさらに具備し、 前記電源の電圧は、前記コンパレータ、および前記ラッ
    チの少なくとも一方の動作電圧よりも低いことを特徴と
    する請求項７乃至請求項９いずれか一項に記載の固体撮
    像装置。
11. 【請求項１１】 前記電源を前記デジタル出力線に接続
    する接続スイッチをさらに具備し、 前記接続スイッチは、前記第１〜第ｍのデジタル信号が
    前記デジタル出力線に出力されているとき、前記電源を
    前記デジタル出力線に接続せず、 前記第１〜第ｍのデジタル信号が前記デジタル出力線に
    出力されていない期間内に、前記電源を前記デジタル出
    力線に接続することを特徴とする請求項１０に記載の固
    体撮像装置。
12. 【請求項１２】 光をアナログ信号に変換する画素セル
    が複数配置され、少なくとも第１〜第ｍのアナログ信号
    を出力する画素領域と、 基準信号に基いて、第１〜第ｍのアナログ信号を第１〜
    第ｍの検出信号に変換するコンパレータと、 前記第１〜第ｍの検出信号に基いて、前記第１〜第ｍの
    アナログ信号を第１〜第ｍのデジタル信号に変換し、前
    記デジタル信号をラッチするラッチと、 前記第１〜第ｍのデジタル信号が順次出力されるデジタ
    ル出力線と、 前記第１〜第ｍのアナログ信号のうち、少なくとも一つ
    のアナログ信号のレベルが、デジタル信号変換期間中、
    前記基準信号のレベルより常に低い場合、このアナログ
    信号を第１の固定レベルのデジタル信号に変換させる第
    １のレベル固定回路、および前記第１〜第ｍのアナログ
    信号のうち、少なくとも一つのアナログ信号のレベル
    が、前記デジタル信号変換期間中、前記基準信号のレベ
    ルより常に高い場合、このアナログ信号を第２の固定レ
    ベルのデジタル信号に変換させる第２のレベル固定回路
    の少なくともいずれかとを具備することを特徴とする固
    体撮像装置。