JP4226577B2 - 構造化遅延スキューを用いたバッファリング技術 - Google Patents

Description

本発明はバッファリング技術に関し、より詳細には、構造化スキュー・バッファリング方法に関する。

電荷結合素子（ＣＣＤ）や相補型金属酸化膜半導体（ＣＭＯＳ）撮像素子などの撮像装置は、光撮像の分野で一般に利用されている。

ＣＭＯＳ撮像素子回路は、焦点面ピクセル・アレイを含み、その各セルは、例えば光ゲートや光伝導体、フォトダイオードなど、その下に位置する基板部分に光生成電荷を蓄積する、基板上に設けられる光センサを含む。各ピクセルは、少なくとも基板内に形成された出力電界効果トランジスタと、出力トランジスタのゲートに接続された基板上に形成された電荷格納領域とを含む、読出し回路を有する。電荷格納領域は、浮動拡散領域として構成することができる。各ピクセルは、トランジスタなど、光センサから格納領域に電荷を移送する少なくとも１つの電子デバイスと、やはり通常はトランジスタである、電荷を移送する前に格納領域を所定の電荷レベルにリセットする１つのデバイスとを含むことができる。

ＣＭＯＳ撮像素子では、ピクセルの能動エレメントは、（１）光子から電荷への変換、（２）画像電荷の蓄積、（３）格納領域の既知の状態へのリセット、（４）電荷の増幅を伴う、格納領域への電荷の移送、（５）読み出すピクセルの選択、ならびに（６）ピクセル電荷を表す信号の出力および増幅という、必要な機能を実行する。光電荷は、最初の電荷蓄積領域から格納領域に移動するときに増幅することができる。格納領域の電荷は、通常は、ソース・フォロワ出力トランジスタによってピクセル出力電圧に変換される。

上述したタイプのＣＭＯＳ撮像素子については、例えば、参照によってその全体を本明細書に組み込む、Micron Technology社に譲渡された、米国特許第6,140,630号、米国特許第6,376,868号、米国特許第6,310,366号、米国特許第6,326,652号、米国特許第6,204,524号および米国特許第6,333,205号などで論じられており、一般に既知である。

撮像素子集積回路では、画像データを処理するために使用される構成部品を実装し、相互接続するために、比較的長い信号線が使用される。撮像素子分野も含めて、タイミングの収束、自動配置およびルーティング可能性が必要とされる、長い信号線を用いる分野では、ツリー構造ルーティング方式が広く採用されている。通常は、自動設計ツールでは、ツリー構造ルーティング方式を使用して、できる限り良好な最大動作周波数を実現する。これらの設計ツールでは、タイミングの制約を満たし、信号の保全性を維持するために、設計内に多くのライン・バッファを挿入する。しかし、ツリー構造のルーティング方式は、アスペクト比（すなわち、例えば撮像素子アレイなどのアレイまたはメモリ・ブロックの幅／高さの比）の大きい／小さい設計で実施すると、うまく機能しない。設計に挿入されるライン・バッファの数が多くなりすぎることも多く、その場合には、タイミング制約が満たされなくなり、それにより性能が低下することになる。

通常は、長い線をルーティングするときには、ツリー構造ルーティング方式では、図１に示すように、目標となる信号シンク・ポイント（例えば装置入力１〜１６）の中心にある、第１のステージ２１７内に位置する第１のバッファ分岐１２１に対応する繰返しライン・バッファ（repeat line buffer）を挿入する。図１には、さらに３つのバッファ・ステージ２１８，２１９，２２０と、さらに多くの分岐１２２，１２３，１２４も示してある。第１の分岐１２１の後に続く分岐では、左端または右端と第１の分岐１２１の繰返しライン・バッファ（またはそれ以前に配置されたその他のバッファ）との間の中間点に、複数の繰返しライン・バッファが配置される。このプロセスは、繰返しライン・バッファがシンク・ポイント１〜１６（回路入力）に十分に接近し、負荷容量が駆動するのに十分に小さくなるまで続く。

ツリー構造ルーティング方式は、約１：１のアスペクト比を有する回路全体の最大動作周波数を導く際に効果的な方式である。この実施態様では、全体としての動作周波数は、いくつかの極端に低速の経路によって妨害されることはない。ただし、このルーティング方式は、アスペクト比が大きい／小さいときには効果的ではない。

ツリー構造ルーティング方式では、シンク・ポイントは、最後のステージのライン・バッファ（例えばライン・バッファ１２５，１２６，１２７，１２８，１２９，１３０，１３１，１３２）によって駆動される。ツリー構造ルーティング方式は、全てのシンク・ポイント１〜１６（回路入力）の駆動および切替えがほぼ同時に行われ、それにより切替え点において高い電流ピークが得られるようになっている。このことは、望ましくない場合も多い。さらに、ツリー構造ルーティング方式では、信号方向が、図１に示すルーティング方式の水平方向に双方向であるので、多くの水平信号線が必要となる。この特徴により、ルーティング用金属（routing metal）が劣化し、それにより領域輻輳のリスクが高くなる可能性がある。

したがって、ライン・バッファ数を減少させる、ピーク電流を低下させる伝播遅延を提供するバッファリング技術が必要とされている。

本発明の例示的な実施形態では、複数のライン・バッファが、決定された平均分岐数、および設計制約に基づいてそれらのバッファを実装するのに必要なステージに基づいて配列される。本発明の例示的な実施形態では、ライン・バッファは、平均分岐数およびステージ数の設計制約を満たす任意のバッファ・トポロジ配列で配列することができる。

本発明は、撮像素子のアナログ・デジタル変換ステージにおいて有利に利用することができる。

以下の詳細な説明では、本発明を実施することができる具体的な実施形態を例示を目的として示す、本明細書の一部を構成する添付図面を参照する。当業者が本発明を実施することができるように、これらの実施形態について十分詳細に述べるが、その他の実施形態を利用することもできること、ならびに本発明の趣旨および範囲を逸脱することなく、構造的、論理的および電気的な変更を加えることができることを理解されたい。

本発明は、標準作用回路セル（例えばＲＡＭメモリ・ブロック）で実施され、この標準セルのシンク・ポイント（すなわちセル入力）に接続するのに必要なバッファ・ステージ数を減少させ、ピーク電力消費を低減させる、バッファリング技術に関する。本発明の実施に際しては、バッファ・ステージ数およびバッファ分岐数は、許容されるバッファ・ステージの最大数など、適用分野の設計制約に基づいて計算される。例えば、設計者またはコンピュータ・プログラムは、当該トポロジにおいて実施することができる最大可能ステージ数（Ｓ）を提供することができる。本発明のトポロジは、最大可能ステージ数より少ないステージ数で実施することができる。したがって、最大可能ステージ数（Ｓ）が決定されると、例えば以下の数式（１）を用いて、必要な平均分岐数を計算することができる。
（１）平均分岐数＝１０＾（（ｌｏｇＮ）／Ｓ）
ここで、Ｎはシンク・ポイント数、Ｓは最大可能ステージ数である。当該トポロジで必要とされるステージ数は、例えば以下の数式（２）を用いて計算することができる。
（２）所要ステージ数＝ｃｅｉｌ（ｌｏｇｘ（Ｎ））
ここで、ｘは数式（１）で計算された平均分岐数、Ｎはシンク・ポイント数であり、「ｃｅｉｌ」は得られた結果が切り上げられることを示す。上記数式（１）および（２）は単なる例示的なものであり、平均分岐数および所要ステージ数は、その他の方法を用いて計算することもできる。

ステージ数および平均分岐数が決定されると、所望のトポロジの実施態様を、例えば設計者またはコンピュータ・プログラムのいずれかによって作成することができる。例えば、所要ステージ数が３、平均分岐数が２．６７であり、３つのステージを有するトポロジが望ましいと決定された場合には、実施者（例えば設計者やプログラム）は、図２Ｂ〜図２Ｃに示すトポロジのいずれかを実施することができる。図２Ｂは、２つの第１ステージ分岐３０２，３０３と、例えばバッファ３０４〜３０７など、第１ステージ分岐３０２，３０３のそれぞれに接続された第２ステージ３５１内の４つのバッファとを有する、３ステージ・トポロジ３０１を示している。さらに、第２ステージ・バッファ３０４〜３０７はそれぞれ、直列接続された２つのバッファを有する。例えば、バッファ３０４には、バッファ３０８，３０９が直列接続されている。同様に、図２Ｃのトポロジも２つの第１ステージ分岐３０２，３０３を有する。ただし、第１ステージ３５０の各分岐３０２，３０３に直列接続される第２ステージ３５１のバッファは、バッファ３２４，３２５の２つだけである。これらのバッファ、例えば第２ステージ３５１のバッファ３２４，３２５はそれぞれ、第３ステージ３５２の４つのバッファ、例えばバッファ３２６〜３２９に直列接続される。これらの実施態様はともに、所要ステージ数および平均分岐数の設計制約を満たしている。ツリー構造方式とは異なり、本発明のトポロジは、魚骨形構造を形成する。本明細書に記載の実施形態に特有の１つの利点は、フレキシブルなトポロジを所望の実施態様に合わせて調整することができる点である。平均分岐数を満たしていれば、任意のトポロジを使用することができる。このようにトポロジがフレキシブルであることにより、実施者は、実施態様の必要に応じて、垂直ルーティング領域および伝播遅延分布のバランスをとることが可能になる。信号源からシンク・ポイントまでの伝播遅延は、シンク・ポイントが異なれば変化する。一般に、この提案した方式の伝播遅延は対称的に変化するが、ツリー構造方式では、伝播遅延が一定範囲内に収まるようにバランスをとられるのでピーク電流値が大きくなる。

図２Ａは、ＲＡＭメモリへのランプ・コード入力によってアナログ・デジタル変換回路の一部として使用される、本発明の１実施形態による例示的なトポロジ実施態様を示す図である。図２Ａは、少なくとも１つのライン・バッファをそれぞれ有する２つのステージ２３０、２３１を示している。ステージ１ ２３０は、直列に接続されたブリッジ・ライン・バッファ１０１，１０２，１０３，およびライン・バッファ１０４で構成される。ステージ２ ２３１は、シンク・ポイント１〜１６に接続された複数のライン・バッファ１０５〜１２０で構成される。ステージ２のライン・バッファ１０５〜１２０は、例えばバッファ１０５，１０６，１０７，１０８で１セットを構成するなど、複数の直列接続バッファ・セットとして配列され、その直列接続の入力は、第１ステージの各ライン・バッファの出力に接続される。例えば、直列接続バッファ・セット１０５，１０６，１０７，１０８はバッファ１０４に接続される。直列接続ライン・バッファ１０５〜１２０および直列接続ブリッジ・バッファ１０１，１０２，１０３による伝播遅延の分布は、シンク・ポイントによって決まるセットアップおよびホールドのタイミングを満たしている限り許容可能であることに留意されたい。このトポロジの利点は、信号をシンク・ポイントに駆動するクロックの１周期以内で伝播遅延の分布が生じるときに、最大限に活用される。

クロック周期内でわずかに異なる時点で信号が各シンク・ポイントに入力されるので、同時に切り替わるシンク・ポイントの数は減少する。したがって、ピーク電流が低下し、アナログ信号チェーンに影響を及ぼす可能性があるデジタル切替によって生じる雑音が減少する。撮像素子の実施態様では、この雑音の減少により、画質が向上する。

本発明では、所与の１組の設計制約に対して複数のトポロジを実施することが可能である。例えば、クロック周波数が高く、最小限の余裕タイミング・マージン（room timing margin）しかない場合には、より多くのステージを有するトポロジを採用することができる。このトポロジのブリッジ・ライン・バッファ１０１，１０２，１０３は、信号の流れを１方向に制限する。図２Ａでは、例えばＲＡＭブロック２００に入力されるランプ・コードなどの信号は、ツリー構造方式（図１）とは異なり、左から右に流れなければならない。また、最後のステージのローカル・ライン・バッファ・チェーンが図２Ａの例ではＡＤＣ ＲＡＭブロック２００に入力される隣接するシンク・ポイントを駆動する、例えば図２Ａのライン・バッファ１０５〜１０８がシンク・ポイント１〜４を駆動することから、これらのライン・バッファを当該シンク・ポイントの近くに配置することができるので、この得られたトポロジでは、ライン・バッファを効率的にレイアウトすることも可能になる。ローカル・ライン・バッファ（例えば１０５，１０６，１０７，１０８）を上位ステージ（例えば２３０）に接続するリンクは、ブリッジ・ライン・バッファ１０４，１０１，１０２，１０３であり、長い配線を使用する必要はない。

前述のように、本発明は、画像センサに実装することができる。特に、ピクセル・アレイ（図４参照）内の各ピクセル・データ列は、アナログ・デジタル変換器４６６（図４参照）によって処理され、アナログ・デジタル変換器の数は、ピクセル・アレイ４０５内の列の数に等しくすることができる。

図３は、図２ＡのＡＤＣ ＲＡＭブロック２００のより詳細な実施態様を示す図であり、ランプ発生器２１１、ランプ発生器制御装置２１０、アナログ・デジタル変換器４６６’の複数の比較器２２１，２２１’など、および複数のＡＤＣ ＲＡＭメモリ・ブロック２００，２００’を含む。（ブロック４６６’は、例えば、少なくとも１つの比較器２２１，２２１’などをそれぞれ有し、かつランプ発生器２１１およびランプ発生器制御装置２１０を共有する、複数のアナログ・デジタル変換器を示す）。図３に示す回路は、クロック信号によって駆動される。この例示的な実施形態では、ランプ発生器２１１によって生成されたグローバル・ランプ信号を、比較器２２１，２２１’などにおいてピクセル信号レベルと比較する、ランプ・アナログ・デジタル変換器の設計を使用する。ランプ信号が大きくなるにつれて、例えば１２ビット・ランプ・コードなど、そのランプ信号に対応するデジタル値を示すデジタル・コードも生成される。変換中のピクセル信号のアナログ・レベルを超える点までランプ信号が大きくなると、比較器、例えば２２１などが論理状態を反転させる。この時点で、データ値を表すランプ・コードを、後に読み戻されるように、ＡＤＣ ＲＡＭメモリ・ブロック２００，２００’内のメモリ位置に記憶する。複数の比較器２２１，２２１’などが反転したときには、１クロック・サイクル内にメモリ２００，２００’の複数の位置に対して書込みを行うことができることに留意されたい。図３の実施形態では、本発明のトポロジは、各シンク・ポイント１〜１６ごとに１２ビット・ランプ・コードを受信するＡＤＣ ＲＡＭブロック２００，２００’に入力されるランプ・コード信号に対して実施される。図２Ａに示すシンク・ポイント１〜１６は、ＡＤＣ ＲＡＭブロック２００に入力される。ＡＤＣ ＲＡＭブロック２００，２００’は、比較器２２１，２２１’などが状態を反転させたときにランプ・レベルに対応するデジタル・コード値を記憶するメモリとなる。撮像素子の実施態様では、例えば、ＡＤＣ ＲＡＭブロック２００，２００’が必要とする任意の制御信号に対してトポロジを実施することもできる。

この提案するバッファリング技術は、本明細書に記載のランプ・コード信号と合わせた使用に限定されるわけではない。例えば、このバッファリング技術は、アナログ・デジタル変換器のクロック信号に適用することもできる。通常は、クロック・ツリー合成によってクロック・ラインを自動的に合成して、クロック・ピン（すなわちシンク・ポイント）間の低スキューを実現する。しかし、撮像素子の実施態様では、クロック・ピン間のスキューは重要ではない。クロック・ライン上のスキューはキャプチャ画像にシェーディングを生じるが、シェーディングは、通常は列オフセット校正および補正モジュールによって除去される。このモジュールは、列並列アーキテクチャＣＭＯＳ撮像素子のデジタル・データ経路内に存在し、列増幅器のオフセットを除去する。これが行われないと、垂直固定パターン雑音が目に見えるようになる。したがって、上述の実施形態を使用すれば、コストを増加させることなく、アナログ・デジタル・メモリのクロック・ラインを実施することができる。

図４は、撮像システム内で使用することができる、図２〜図３に示す例示的な実施形態を実施することができる例示的な撮像素子４００を示す図である。撮像素子４００は、ピクセル・アレイ４０５を有する。行ラインは、行アドレス・デコーダ４２０に応答して、行ドライバ４１０によって選択的に活動化される。列ドライバ４６０および列アドレス・デコーダ４７０も、撮像素子４００に含まれる。撮像素子４００は、アドレス・デコーダ４２０，４７０を制御するタイミングおよび制御回路４５０によって動作する。制御回路４５０は、行ドライバ回路４１０および列ドライバ回路４６０も制御する。

列ドライバ４６０と関連付けられたサンプリングおよびホールド回路４６１は、選択されたピクセルについてのピクセル・リセット信号Ｖｒｓｔおよびピクセル画像信号Ｖｓｉｇを読み取る。アナログ・デジタル変換器４６６（ＡＤＣ）は、Ｖｒｓｔ信号とＶｓｉｇ信号の差に対応するデジタル・コードを出力する。アナログ・デジタル変換器４６６は、デジタル化されたピクセル信号を画像プロセッサ４８０に供給し、画像プロセッサ４８０は、デジタル画像を形成して出力する。

図５は、本発明の例示的な実施形態の撮像システム１００を含むように修正した通常のプロセッサ・システムである、システム５００を示す図である。このプロセッサ・システム５００は、撮像素子装置を含むことができるデジタル回路を有する、本発明のバッファリング技術を実施するシステムの例である。このようなシステムとしては、コンピュータ・システム、カメラ・システム、スキャナ、マシン・ビジョン、車両ナビゲーション、テレビ電話、監視システム、オートフォーカス・システム、スター・トラッカ・システム、動作検知システム、画像安定化システム、およびその他の撮像システムなどがあるが、これらに限定されるわけではない。

システム５００、例えばカメラ・システムは、一般に、マイクロプロセッサなど、バス５２０を介して入出力（Ｉ／Ｏ）装置５０６と通信する中央処理装置（ＣＰＵ）５０２を含む。撮像システム１００も、バス５２０を介してＣＰＵ５０２と通信する。このプロセッサ・ベース・システム５００もランダム・アクセス・メモリ（ＲＡＭ）５０４を含み、フラッシュ・メモリなど、やはりバス５２０を介してＣＰＵ５０２と通信する取外し可能メモリ５１４を含むこともできる。撮像システム１００は、単一の集積回路上もしくは当該プロセッサとは異なるチップ上にメモリ記憶装置を備えた、またはメモリ記憶装置を備えない、ＣＰＵやデジタル信号プロセッサ、マイクロプロセッサなどのプロセッサと組み合わせることもできる。

上述のプロセスおよび装置は、使用および作製することができる多くの方法および装置のうちの好ましい方法および代表的な装置を例示したものである。上記の説明および図面は、本発明の目的、特徴および利点を達成する様々な実施形態を例示するものである。ただし、本発明は、上記で説明および図示した実施形態に厳密に制限されるものではない。頭記の特許請求の範囲の趣旨および範囲内に含まれる本発明の任意の修正は、現時点では予測することができないものであっても、本発明の一部とみなされるものである。

ツリー構造ルーティング方式を示す図である。 本発明の例示的な実施形態による例示的なルーティング技術を示す図である。 本発明の例示的な実施形態による例示的なルーティング技術を示す図である。 本発明の例示的な実施形態による例示的なルーティング技術を示す図である。 撮像素子の列信号処理回路の一部分を示すブロック図である。 本発明の１実施形態で使用することができるＣＭＯＳ撮像素子を示すブロック図である。 本発明の１実施形態によって構築される少なくとも１つの撮像装置を組み込んだプロセッサ・システムを示す図である。

Claims (21)

1. バッファリング回路を動作させる方法であって、
   少なくとも１つのバッファを有する上位ステージを通して回路信号を送ること、
   各セットごとに前記上位ステージの１つのバッファに接続され、各ライン・バッファがそれぞれ装置の並列入力に接続された、下位ステージ内の複数セットの直列接続ライン・バッファを通して前記回路信号を送ること、および
   前記回路信号を各装置入力に入力することを含み、前記装置入力がそれぞれ、前記回路信号を異なる時点でそれぞれ受信し、前記回路信号が共通の信号によって前記装置入力に駆動される方法。
2. 前記回路信号が、前記下位ステージのライン・バッファ・セットを駆動することによって装置入力に入力される、請求項１に記載の方法。
3. 前記バッファ回路が撮像素子上に実装される、請求項１に記載の方法。
4. 前記バッファ回路が撮像素子上に実装され、前記回路信号が前記装置入力に入力され、前記装置が、複数のアナログ・デジタル変換器によって変換されたデジタル信号を記憶する複数のメモリ・セルを含む、請求項１に記載の方法。
5. 前記バッファ回路が、ランプ発生器およびＲＡＭメモリに接続された少なくとも１つのアナログ・デジタル変換器に接続された撮像素子アレイを有する撮像素子上に実装され、前記回路信号が、前記バッファ回路を介してＲＡＭの並列入力に印加されるランプ信号である、請求項１に記載の方法。
6. 前記共通の信号がクロック信号である、請求項１に記載の方法。
7. 前記回路信号が、１クロック・サイクル以内に装置入力に到達する、請求項６に記載の方法。
8. バッファ構造であり、
   各セットごとに上位ステージの１つのバッファに接続され、各バッファがそれぞれ装置の並列入力に接続された、下位ステージ内に位置する複数セットの直列接続バッファと、
   前記バッファ構造への入力とを含み、前記入力に印加される信号が異なる時点で前記並列入力に到達するようにする、バッファ構造。
9. 下位ステージ内の前記複数セットのライン・バッファが、前記入力に印加される前記信号をそれぞれの装置入力に駆動する、請求項８に記載のバッファ構造。
10. ｘが平均バッファ分岐数、Ｎが装置入力数であり、ｃｅｉｌが得られた結果を切り上げることを示す記号であるものとして、前記バッファ構造の所要バッファ・ステージ数が、ステージ数＝ｃｅｉｌ（ｌｏｇｘ（Ｎ））という数式を用いて計算される、請求項８に記載のバッファ構造。
11. 前記信号が、様々な数のライン・バッファを通過して各回路入力に到達する、請求項８に記載のバッファリング構造。
12. 前記バッファ回路が撮像素子上に実装される、請求項８に記載のバッファリング構造。
13. 前記信号が制御信号である、請求項８に記載のバッファ構造。
14. バッファ回路を設計する方法であって、
    所定の設計基準に基づいて、平均バッファ分岐数を計算する動作と、
    前記平均分岐数に基づいて、バッファ・ステージ階層の所要バッファ・ステージ数を計算する動作と、
    前記バッファ回路内に実装するステージ数を決定する動作と、
    前記平均バッファ分岐数に基づいて、前記階層の各ステージのバッファ数を決定する動作と、
    前記決定されたステージ数および前記決定された各ステージごとのバッファ数を用いて、各セットごとに前記階層の上位ステージの１つのバッファに接続され、前記セットの各バッファがそれぞれ装置の並列入力に接続された複数セットの直列接続バッファを、前記階層の下位ステージ内で位置決めする動作とを含む方法。
15. 前記装置入力が、下位ステージの前記それぞれのセットの直列接続ライン・バッファによって駆動される、請求項１４に記載の方法。
16. Ｎが回路入力数、Ｓが最大可能バッファ・ステージ数であるものとして、前記平均バッファ分岐数が、１０＾（（ｌｏｇＮ）／Ｓ）という数式を用いて計算される、請求項１４に記載の方法。
17. ｘが平均バッファ分岐数、Ｎが回路入力数であり、ｃｅｉｌが得られた結果を切り上げることを示す記号であるものとして、前記所要バッファ・ステージ数が、所要ステージ数＝ｃｅｉｌ（ｌｏｇｘ（Ｎ））という数式を用いて計算される、請求項１４に記載の方法。
18. 前記バッファ回路が撮像素子上に実装される、請求項１４に記載の方法。
19. 撮像素子上に実装されるバッファ回路を設計する方法であって、
    所定の設計基準に基づいて、平均バッファ分岐数を計算する動作と、
    前記平均分岐数に基づいて、バッファ・ステージ階層の所要バッファ・ステージ数を計算する動作と、
    前記バッファ回路内に実装するステージ数を決定する動作と、
    前記平均バッファ分岐数に基づいて、前記階層の各ステージのバッファ数を決定する動作と、
    前記決定されたステージ数および前記決定された各ステージごとのバッファ数を用いて、各セットごとに前記階層の上位ステージの１つのバッファに接続され、前記セットの各バッファがそれぞれ装置の並列入力に接続された複数セットの直列接続バッファを、前記階層の下位ステージ内で位置決めする動作とを含む方法。
20. Ｎが回路入力数、Ｓが最大可能バッファ・ステージ数であるものとして、前記平均バッファ分岐数が、１０＾（（ｌｏｇＮ）／Ｓ）という数式を用いて計算される、請求項１９に記載の方法。
21. ｘが平均バッファ分岐数、Ｎが回路入力数であり、ｃｅｉｌが得られた結果を切り上げることを示す記号であるものとして、前記所要バッファ・ステージ数が、所要ステージ数＝ｃｅｉｌ（ｌｏｇｘ（Ｎ））という数式を用いて計算される、請求項１９に記載の方法。

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