画像取得に使用される撮像素子として知られるCMOSイメージセンサは、一般的に、図6に示すように構成される。図6は、従来技術の一般的なCMOSイメージセンサを構成する撮像素子100の概略構成を示す図である。
図6に示すように、撮像素子100は、画素アレイ101、サンプリング回路103、アナログ・デジタル(AD)変換回路104、デジタル出力回路105、及び駆動回路106を備える。尚、撮像素子100は、その構成要素を全てワンチップで構成することや、画素アレイ101のみをワンチップで構成し、その他の周辺回路(駆動回路106等)を外付け回路として構成することができる。
画素アレイ101は、横(x軸)及び縦(y軸)の2次元のグリッド状に画素102が並べられ、縦方向に配列される画素102の画素列は1本の信号線L0に接続され、AD変換回路104の前段に設けられるサンプリング回路103に接続される。
画素102は、光を電荷に変換して蓄積するフォトダイオードPDと、電荷を電圧に変換する浮遊容量であるフローティングディフュージョンFDと、FDの電圧を一定値にリセットするリセットトランジスタRTと、フォトダイオードPDに蓄積された電荷をFDに転送する転送ゲートTGと、FDの電圧を出力するアンプAMPと、アンプAMPの出力を信号線L0に接続する選択スイッチSLとから構成される。
サンプリング回路103は、1本の信号線L0に接続される各画素102の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリングしてAD変換回路104に出力するための回路であり、AD変換回路104によりデジタル値に変換された後に、デジタル出力回路105で、当該リセット電圧とシグナル電圧のデジタルドメインで差分の計算を行うデジタルCDS(相関二重サンプリング)を行うために用いられる。選択スイッチSLの前段にアナログドメインでアナログCDSを行う回路を設けることや、このサンプリング回路103の代わりに、アナログドメインでアナログCDSを行う回路を設けることもできるが、本願明細書中、デジタルCDSを行うためのサンプリング回路103を設けた例を主として説明する。
AD変換回路104は、1本の信号線L0に接続された各画素102の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリング回路103によりサンプリングしたアナログ値を入力してデジタル値に変換し、デジタル出力回路105に出力する回路である。
デジタル出力回路105は、各AD変換回路104により変換された各画素のリセット電圧とシグナル電圧のサンプリング後の各デジタル値をデジタルドメインで差分の計算を行うデジタルCDSの処理回路と、デジタルCDSを経て得られるデジタル画素値を外部に出力する回路を有する。
駆動回路106は、画素アレイ101内の画素102、並びに、サンプリング回路103、AD変換回路104、及びデジタル出力回路105の撮像素子100全体を駆動するタイミング信号を生成する回路である。
このように、図6に示す撮像素子100における画素アレイ101は、複数の画素102が1本の信号線L0を介して1個のAD変換回路104に信号を伝送し、それら複数の画素102は時分割で順番に処理される列並列構造を有するものとなっている。即ち、図6に示す例では、1個のAD変換回路104に対する信号線数LはL=1(信号線L0の1本)である。
そして、現代においてよく使用される列並列構造の撮像素子100においても、画素アレイ101の縦の1列(縦方向)に対して1本の信号線L0とAD変換回路104が設けられる。例えば8K解像度(横7680画素×縦4320画素)の画素アレイ101を備える120Hzの動画撮影用のCMOSイメージセンサとして構成される撮像素子100では、7680個のAD変換回路104が設けられ、1画素の信号を読み出すのに使用可能な時間(読み出し期間)は、1[s]÷120[fps]÷4320[pix]=約1.92[μs]である。
図7を参照して、図6に示す撮像素子100において1画素の信号を読み出す動作タイミングを説明する。図7(a)は、図6に示す従来技術の撮像素子100における或るAD変換回路104において1本の信号線L0を介してk番目の画素の信号を読み出すときの部分構成を示す図であり、図7(b)は、そのk番目の画素に注目したタイミングチャートである。
図7(a)に示すように、或るAD変換回路104において1本の信号線L0を介してk番目の画素の信号を読み出す場合を考えると、図7(b)に示すように、当該AD変換回路104における読み出し期間の間、選択スイッチSL(k)がONとなり、アンプAMPの出力は信号線L0に接続される。
当該読み出し期間の最初には、リセットトランジスタRT(k)がONとなり、FDの電圧は定電圧VDDを用いて一定値(リセット電圧)にリセットされる。このFDのリセット電圧はアンプAMPと信号線L0を介してサンプリング回路103まで伝送される。サンプリング回路103は、そのリセット電圧をサンプリング(図7(b)ではサンプリング動作SMPのうち“R”として図示)してAD変換回路104によりデジタル値に変換する。
サンプリング回路103によるリセット電圧のサンプリングが終了すると、次に当該k番目の画素では、転送ゲートTG(k)がONとなり、フォトダイオードPDに蓄積された電荷がFDに転送される。図7(b)に示すように、転送された電荷量とFDが持つキャパシタンスに応じてFDの電圧はシグナル電圧へと変化する。即ち、リセット期間を経たFDの電圧からシグナル期間を経た電圧の変化量が入射光(信号電荷)に応じた変化量となる。
このFDのシグナル電圧は、アンプAMPと信号線L0を介してサンプリング回路103まで伝送される。サンプリング回路103は、そのリセット電圧をサンプリング(図7(b)ではサンプリング動作SMPのうち“S”として図示)してAD変換回路104によりデジタル値に変換する。
一般的には、FDが持つキャパシタンスはリセット動作に影響を受けた上で一定値とみなされる為に、シグナル電圧とリセット電圧の差分が画素に蓄積された電荷量、即ち入射光の量に比例する。それ故に、撮像素子100は映像を取得することが可能となる。また、シグナル電圧とリセット電圧の差分を計算することにより、FDのリセット時に印加される雑音やアンプAMPのオフセットばらつきを除去することができる。前述したように、この差分の計算は、サンプリング回路103を利用するデジタルCDSとする代わりに、アナログ回路によるアナログCDSを設けることもできるが、本願明細書中、それぞれをAD変換回路104によりデジタル値に変換し、デジタルドメインで当該差分の計算を行うデジタルCDSを行うために、サンプリング回路103を設けた例を説明する。
画素アレイ101内の画素102及び信号線L0を含むアナログ回路では、画素の動作に伴い電圧値が一定値に収束するセトリングが十分に行われるように、各動作ステップにおいて待ち時間が発生する。一般的には、信号線L0は画素アレイ101の長さにわたりレイアウトされ、さらに多数の画素が接続されていることから寄生容量が大きく、そのために、図7(b)に示すように、各画素のFDの電圧のセトリングにかかる時間に比較して、信号線L0のセトリングにかかる時間は長く、画素数が多くなるほど、撮影するフレーム周波数が高くなるほど、信号線のセトリングを速めることが課題となっている。
そこで、図6及び図7に示す1個のAD変換回路104に対し1本の信号線L0で生じるセトリングの課題を解決する為に、1個のAD変換回路104あたりの信号線の数を2本へと増加させてそれらを並列に使用する方法が考案されている(例えば、非特許文献1参照)。
図8(a)は、非特許文献1に開示される列並列構造を有する例であり、従来技術における1個のAD変換回路104に対し2本の信号線L0,L1とした第1例の部分構成を示す図であり、図8(b)は、その変形例として1個のAD変換回路104に対し2本の信号線とした第2例の部分構成を示す図である。尚、図8において、図6と同様な構成要素には同一の参照番号を付している。
図8(a)に示す構造では、縦方向に並んだ2つの画素が、2本の信号線L0,L1に互い違いに接続され、2本の信号線L0,L1が1個のAD変換回路104に対しサンプリング回路103経由で接続されるように構成され、この場合のサンプリング回路103は、2個のサンプリングスイッチでアレイ化したサンプリング動作SMPAを行う。この例では信号線数は2本(信号線数L=2)であるが、近年では画素に設けられた金属配線とは逆の面から光を入射する裏面照射構造が一般的に用いられるようになっていることから、金属配線が光を遮ってしまうことが無いように2本を超える信号線を用いて配線を行うことも可能である。
また、図8(b)に示す構造では、横方向の2つの画素列が1個のAD変換回路104に接続されるように、2本の信号線L0,L1が1個のAD変換回路104に対しサンプリング回路103経由で接続され、この場合のサンプリング回路103も、2個のサンプリングスイッチでアレイ化したサンプリング動作SMPAを行う。図8(b)に示す構造では、AD変換回路104に要求される速度が図8(a)に示す構造と比較して2倍になる代わりに、AD変換回路104を設置する面積を2倍とすることができることから、画素間隔の小さな撮像素子では有効な手法である。
図8で例示したように、1個のAD変換回路104あたりの信号線の数を2本へと増加させてそれらを並列に使用することで、AD変換回路104に対する必要なセトリングを相対的に速めることができる。
図9(a)は、図8(a)に示す従来技術における1個のAD変換回路104に対し2本の信号線L0,L1とした第1例において、2本の信号線L0,L1のそれぞれに対し隣接する或る2k+0,2k+1番目の画素の信号を読み出すよう互い違いに接続した部分構成を示す図であり、図9(b)は、その2k+0,2k+1番目の画素に注目したタイミングチャートである。
図9に示す例では、図7と同じ動作タイミングで駆動される2k+0番目の画素と同時に、2k+1番目の画素も並列に駆動されて、これら2画素の各信号がサンプリング回路103経由で同じAD変換回路104にて処理される。即ち、2k+0番目の画素の信号は信号線L0における出力電圧V(0)として、2k+1番目の画素の信号は信号線L1における出力電圧V(1)として、それぞれサンプリング回路103におけるサンプリングスイッチSMP0,SMP1によりシグナル電圧とリセット電圧のサンプリング動作SMPAを行い、1個のAD変換回路104によりこれら2画素の各信号に対するデジタルCDSを行う。
例えば、図9(b)に示すように、信号線L0に接続する選択スイッチSL(2k+0)のON動作と、信号線L1に接続する選択スイッチSL(2k+1)のON動作とを、各画素の信号を読み出すのに必要とされる期間である読み出し期間の1/4ずらして駆動され、サンプリングスイッチSMP0,SMP1が交互にON/OFFされてサンプリング動作SMPAが行われる。或るSMP0がONの時に出力電圧V(0)におけるリセット電圧がサンプリングされサンプリング値R(0)が得られるとAD変換回路104によりAD変換結果のデジタル値DR(0)に変換され、更に、SMP1のON/OFF動作に続く次のSMP0がONの時に出力電圧V(0)におけるシグナル電圧がサンプリングされサンプリング値S(0)が得られるとAD変換回路104によりAD変換結果のデジタル値DS(0)が得られる。その後、デジタル出力回路105(図9では図示略)において、DS(0)とDR(0)の差分の計算でデジタルCDSを行う。出力電圧V(1)に対するサンプリング動作は、出力電圧V(0)に対するサンプリング動作に対し読み出し期間の1/4ずらして行われ、同様にデジタルCDSが行われる。
図9に示す例では、2本の信号線L0,L1を用いて2画素の各信号の読み出しに係る動作を読み出し期間の1/4ずらして駆動し、2画素の各信号を交互にサンプリングしてAD変換回路104に入力することにより、各画素の駆動時間と各信号線の出力電圧におけるセトリング時間を保ちながら、図7に示す例に対し2倍の画素の信号を読み出していくことが可能となる。ここでは、図9を参照して、図8(a)に示す1個のAD変換回路104に対し2本の信号線L0,L1とした第1例の動作例について説明したが、図8(b)に示す第2例の構成としたときでは、信号線のセトリング時間とフレーム周波数を保ちながら、AD変換回路104の数を半分にできる利点がある。
しかしながら、このように1個のAD変換回路104に対し2本の信号線L0,L1を用いる技法は実用上で以下の課題を生じることがある。図9(b)を参照するに、サンプリング回路103におけるサンプリングスイッチ動作SMPAとして、2つの画素の出力電圧V(0),V(1)におけるリセット電圧が連続してサンプリングされた後に、シグナル電圧が連続してサンプリングされている。この時、連続して読み出されるリセット電圧同士、またシグナル電圧同士は、近い電圧値となることが予想されるのに対して、入射光量が大きい(明るい被写体を撮影した)場合には、リセット電圧とシグナル電圧の差が大きくなる。このような場合に、AD変換回路104において、サンプリング回路103経由で、或るサンプリング電圧のAD変換結果が、1つ前のサンプリング電圧のAD変換結果の影響を僅かでも受けるような場合には、2k+0番目の画素のデジタルCDS後の出力値と、2k+1番目の画素のデジタルCDS後の出力値には、本来であればほぼ同一値になるべきところ僅かな差異が発生することがある。この差異は、図10に示すように、空などの明るい一様な被写体を撮影した場合に2画素周期の縞模様となって表れるため、画質の劣化として認識されやすい。図10は、1個のAD変換回路104に対し2本の信号線L0,L1を用いる撮像素子で撮像した画像上で、偶数行と奇数行の画素列で明暗の差が生じて縞模様が発生する例を概略的に示す図である。
このように、サンプリング回路103におけるAD変換回路104へのサンプリングにおいてリセット電圧もしくはシグナル電圧が連続することにより、上記の差異が生じる現象は、並列な信号線の数が偶数の場合に一般的に発生する。この並列な信号線の数が偶数の場合のサンプリング回路103におけるサンプリング動作SMPAについて、図11を参照して説明する。図11(a)は、従来技術における1個のAD変換回路104に対し偶数本の信号線(図示する例では図9に対応する2本の信号線)のそれぞれの出力電圧V(0),V(1)に対するサンプリングの繰り返し周期(360[deg])を示すタイミングチャートであり、図11(b)は、従来技術における1個のAD変換回路104に対し偶数本の信号線(図示する例では図9に対応する2本の信号線)のそれぞれの出力電圧V(0),V(1)に対するリセット電圧のサンプリング動作(リセットサンプリングR)、及びシグナル電圧のサンプリング動作(シグナルサンプリングS)の位相関係をサンプリングの繰り返し周期(360[deg])として表す図である。
図11に示すように、サンプリング回路103におけるサンプリングの繰返し周期を、円周を用いて表し各画素のリセット電圧及びシグナル電圧のサンプリングタイミングを0[deg]から360[deg]の位相を用いて表すこととする。
ここで、信号線の本数をL本と仮定すると、サンプリング回路103におけるサンプリングのタイミングには設計上、以下の3つの条件を満たすことが好ましい。
〈サンプリング条件〉
(1)1周期の間にはL回のリセット電圧のリセットサンプリングRと、L回のシグナル電圧のシグナルサンプリングSの合計2L回のサンプリングを実行する。
(2)AD変換回路104の周期性から、各サンプリングの間隔を一定とする。
(3)各信号線の駆動の対称性から、同一信号線のリセット電圧のリセットサンプリングR(k)とシグナル電圧のシグナルサンプリングS(k)は、180[deg]の間隔とする。
しかし、これら3つの条件を満たしながら、リセット電圧のサンプリングとシグナル電圧のサンプリングを交互に配置することは、Lが偶数の場合には不可能である。或るリセット電圧のサンプリング点R(k)を0番目と考えて、RとSを交互に配置していくと、n番目のサンプリング点の電圧は、mod(k,2)=0の場合にはR、mod(k,2)=1の場合にはSとなる。一方で、Lは偶数を仮定してL=2m(m:自然数)と置くと半周期の間には2m個のサンプリング点が含まれることから、R(k)から180[deg]の位相の点はn=2mとなり、mod(2m,2)=0であることからこの点はRとなってしまい、条件3に反することから矛盾が発生する。
例えば、図11(a)に示すように、1個のAD変換回路104に対する信号線の数が2本の場合、繰返し周期の中で、出力電圧V(0)におけるリセット電圧のサンプリング値R(0)及びシグナル電圧のサンプリング値S(0)と、出力電圧V(1)におけるリセット電圧のサンプリング値R(1)及びシグナル電圧のサンプリング値S(1)について、R(0),R(1),S(0),S(1)を配置したいが、R(0)とS(0)、R(1)とS(1)がそれぞれ180[deg]の位相関係となるようにする(セトリングに使用する時間を最大化)と、R(0)とR(1)、S(0)とS(1)は連続せざるを得ない。
そして、図11(b)から理解されるように、信号線の数L=2m(複数本、且つ偶数本)の場合に一般化すると、繰返し周期(360[deg])の中に、R(0)~R(2m),S(0)~S(2m)の計4m個の点を配置し、サンプリング点の間隔は等間隔90/m[deg]として、各信号線に着目してリセット電圧のサンプリング値Rとシグナル電圧のサンプリング値Sの位相差は180[deg]となるように、サンプリング点を配置していくと、どこかでSの連続やRの連続が生じてしまい、SとRを交互に配置することは不可能となる。
従って、1個のAD変換回路104に対し複数本、且つ偶数本の信号線を用いる撮像素子では、AD変換回路104に対する必要なセトリングを相対的に速めることができるという利点がある一方で、上記の3つのサンプリング条件を満たすことができず、1個のAD変換回路104へのサンプリングにおいてリセット電圧もしくはシグナル電圧が連続するサンプリング動作が含まれることにより、図10に示すようなサンプリング誤差が画像上に現れるという問題が生じる。
従って、本発明の目的は、上述の問題に鑑みて、AD変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を提供することにある。
本発明の撮像素子は、二次元アレイ状に配置された画素を有する画素アレイを備え、前記画素アレイは、縦又は横方向の各画素列からアナログドメインで画素の信号を読み出す複数本の信号線を有し、前記複数本の信号線が、アナログドメインの画素の信号をデジタル値に変換するアナログ・デジタル変換回路あたり、奇数本で構成され、当該複数本、且つ奇数本で構成されている信号線の各々を経て得られる画素の出力電圧におけるリセット電圧及びシグナル電圧をサンプリングするサンプリング回路と、前記アナログ・デジタル変換回路として、前記サンプリング回路を経てサンプリングしたリセット電圧及びシグナル電圧のサンプリング値をデジタル値に変換するアナログ・デジタル変換回路と、前記アナログ・デジタル変換回路の出力値であるリセット電圧及びシグナル電圧のデジタル値からデジタルドメインで相関二重サンプリングを行う回路を有するデジタル出力回路と、前記画素アレイ、前記サンプリング回路、前記アナログ・デジタル変換回路、及び前記デジタル出力回路を駆動する駆動回路と、をチップとして構成された前記画素アレイと同一チップ上に、或いは前記画素アレイを構成するチップに対する外付け回路として備え、前記駆動回路は、任意画素のリセット電圧と、任意画素のシグナル電圧とを複数画素間で交互にサンプリングするように前記サンプリング回路を駆動することを特徴とする。
本発明によれば、AD変換回路に対する必要なセトリングを相対的に速め、且つサンプリング誤差が画像上に現れるのを抑制する撮像素子を構成することができる。
以下、図面を参照して、本発明による各実施形態の撮像素子1について説明する。
〔第1実施形態〕
図1は、本発明による第1実施形態のCMOSイメージセンサを構成する撮像素子1の概略構成を示す図である。
図1に示すように、本発明による第1実施形態の撮像素子1は、画素アレイ11、サンプリング回路13、AD変換回路14、デジタル出力回路15、及び駆動回路16を備える。尚、撮像素子1は、その構成要素を全てワンチップで構成することや、画素アレイ11のみをワンチップで構成し、その他の周辺回路(駆動回路16等)を外付け回路として構成することができる。
画素アレイ11は、横(x軸)及び縦(y軸)の2次元のグリッド状に画素12が並べられ、縦方向に配列される画素12の画素列は3個ずつ互い違いに3本の信号線L0,L1,L2でそれぞれ接続され、AD変換回路14の前段に設けられるサンプリング回路13に接続される。
画素12は、光を電荷に変換して蓄積するフォトダイオードPDと、電荷を電圧に変換する浮遊容量であるフローティングディフュージョンFDと、FDの電圧を一定値にリセットするリセットトランジスタRTと、フォトダイオードPDに蓄積された電荷をFDに転送する転送ゲートTGと、FDの電圧を出力するアンプAMPと、アンプAMPの出力を信号線L0,L1,L2のいずれかに接続する選択スイッチSLとから構成される。
サンプリング回路13は、3本の信号線L0,L1,L2のそれぞれに接続される3個のサンプリングスイッチでアレイ化したサンプリング動作SMPAにより、3本の信号線L0,L1,L2のそれぞれに接続される各画素12の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリングしてAD変換回路14に出力するための回路である。
即ち、サンプリング回路13は、各画素12の出力電圧におけるリセット電圧とシグナル電圧のサンプリング値について、AD変換回路14によりデジタル値に変換された後に、デジタル出力回路15で、当該リセット電圧とシグナル電圧のデジタルドメインで差分の計算を行うデジタルCDSを行うために用いられる。選択スイッチSLの前段にアナログドメインでアナログCDSを行う回路を設けることや、このサンプリング回路103の代わりに、アナログドメインでアナログCDSを行う回路を設けることもできるが、本願明細書中、デジタルCDSを行うためのサンプリング回路13を設けた例を主として説明する。
AD変換回路14は、3本の信号線L0,L1,L2のそれぞれに接続された各画素12の出力電圧におけるリセット電圧とシグナル電圧とをそれぞれサンプリング回路13によりサンプリングしたアナログ値を入力してデジタル値に変換し、デジタル出力回路15に出力する回路である。
デジタル出力回路15は、各AD変換回路14により変換された各画素のリセット電圧とシグナル電圧のサンプリング後の各デジタル値をデジタルドメインで差分の計算を行うデジタルCDSの処理回路と、デジタルCDSを経て得られるデジタル画素値を外部に出力する回路である。
駆動回路16は、画素アレイ11内の画素12、並びに、サンプリング回路13、AD変換回路14、及びデジタル出力回路15の撮像素子1全体を駆動するタイミング信号を生成する回路である。
このように、図1に示す撮像素子1における画素アレイ11は、複数の画素12が3本の信号線L0,L1,L2を介して1個のAD変換回路14に信号を伝送し、それら複数の画素12は時分割で順番に処理される列並列構造を有するものとなっている。即ち、図1に示す例では、1個のAD変換回路14に対する信号線数LはL=3(信号線L0,L1,L2の3本)である。
図2(a)は、図1に示す本発明による第1実施形態における1個のAD変換回路14に対し3本の信号線L0,L1,L2とした一実施例において、3本の信号線L0,L1,L2のそれぞれに対し隣接する或る3k+0,3k+1,3k+2番目の画素の信号を読み出すよう互い違いに接続した部分構成を示す図であり、図2(b)は、その3k+0,3k+1,3k+2番目の画素に注目したタイミングチャートである。
図1に示す例では、図7と同じ動作タイミングで駆動される3k+0番目の画素と同時に、3k+1,3k+2番目の画素も並列に駆動されて、これら3画素の各信号がサンプリング回路13経由で同じAD変換回路14にて処理される。即ち、3k+0番目の画素の信号は信号線L0における出力電圧V(0)として、3k+1番目の画素の信号は信号線L1における出力電圧V(1)として、3k+2番目の画素の信号は信号線L2における出力電圧V(2)として、それぞれサンプリング回路13におけるサンプリングスイッチSMP0,SMP1,SMP2によりシグナル電圧とリセット電圧のサンプリング動作SMPAを行い、1個のAD変換回路14によりこれら3画素の各信号に対するデジタルCDSを行う。
例えば、図2(b)に示すように、信号線L0に接続する選択スイッチSL(3k+0)のON動作と、信号線L1に接続する選択スイッチSL(3k+1)のON動作と、信号線L2に接続する選択スイッチSL(3k+2)のON動作とを、それぞれ読み出し期間の1/3ずらして駆動され、サンプリングスイッチSMP0,SMP1,SMP2が順次にON/OFFされてサンプリング動作SMPAが行われる。或るSMP0がONの時に出力電圧V(0)におけるリセット電圧がサンプリングされサンプリング値R(0)が得られるとAD変換回路14によりAD変換結果のデジタル値に変換され、更に、SMP1のON/OFF動作及びSMP2のON/OFF動作に続く次のSMP0がONの時に出力電圧V(0)におけるシグナル電圧がサンプリングされサンプリング値S(0)が得られるとAD変換回路14によりAD変換結果のデジタル値が得られる。その後、デジタル出力回路15(図2では図示略)において、シグナル電圧のサンプリング値S(0)のデジタル値と、リセット電圧のサンプリング値R(0)のデジタル値の差分の計算でデジタルCDSを行う。出力電圧V(1),V(2)に対する各サンプリング動作は、出力電圧V(0)に対するサンプリング動作に対しそれぞれ順に読み出し期間の1/3ずらして行われ、同様にデジタルCDSが行われる。
図2に示す例では、3本の信号線L0,L1,L2を用いて3画素の各信号の読み出しに係る動作を読み出し期間の1/3ずらして、3画素の各信号を順次にサンプリングしてAD変換回路14に入力することにより、各画素の駆動時間と各信号線の出力電圧におけるセトリング時間を保ちながら、図7に示す例に対し3倍の画素の信号を読み出していくことが可能となる。また、図1及び図2に示す第1実施形態では、一実施例として1個のAD変換回路14に対し3本の信号線L0,L1,L2とした例を示しているが、1個のAD変換回路14に対し5本の信号線とするなど、1個のAD変換回路14に対し複数本、且つ奇数本の信号線数とすることができる。
そして、1個のAD変換回路14に対し複数本、且つ奇数本の信号線数とすることで、AD変換回路14の前段のサンプリング回路13において、リセット電圧のサンプリングが連続してしまうことや、シグナル電圧のサンプリングが連続してしまうことを回避する駆動タイミングを構成することができる。
より具体的に、図3を参照して説明する。図3(a)は本発明による第1実施形態の撮像素子におけるリセット電圧のサンプリング動作、及びシグナル電圧のサンプリング動作の位相関係をサンプリングの繰り返し周期として表す図であり、図3(b)は1個のAD変換回路14に対し3本の信号線を用いたときの繰り返し周期を表わす図であり、図3(c)は1個のAD変換回路14に対し5本の信号線を用いたときの繰り返し周期を表わす図である。
即ち、信号線の本数を奇数(L=2m+1)とすると、繰返し周期(360[deg])の中に、R(0)~R(2m+1),S(0)~S(2m+1)の計4m+2個の点を配置し、サンプリング点の間隔は、等間隔90/m[deg]として、各信号線に着目してリセット電圧のサンプリング値Rとシグナル電圧のサンプリング値Sの位相差は180[deg]となるように、サンプリング点を配置していくと、以上のサンプリング条件を満たした上で、SとRを交互に配置することが可能となる。信号線数Lが奇数の場合には、サンプリング条件を満たした上で、SとRを交互に配置することが可能である。例として、図3(b),(c)に、信号線数L=3,L=5の場合のサンプリングの位相関係を示している。尚、図3(b),(c)に示す例では、サンプリングの出力値が括弧書きの順になるように構成されているが、必要に応じてRとSが交互になる関係を保ちつつ入れ替えたサンプリング点とすることも可能である。
従って、第1実施形態の撮像素子1では、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子1は、並列して使用する信号線の本数(L)を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を360/L[deg]ずらすことができる。上述したように、信号線数L=2m+1とすると、半周期の間には2m+1個のサンプリング点が含まれることから、R(k)から180[deg]の位相の点はn=2m+1となり、mod(2m+1,2)=1であることから、このタイミングにS(k)を配置することが可能となる。
これにより、本発明による第1実施形態の撮像素子1によれば、AD変換回路14に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つAD変換回路14に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。
〔第2実施形態〕
上述した第1実施形態の例では、信号線数Lが=3、且つ、1つのFDあたり1つのフォトダイオードPDを持つ画素構造の場合の撮像素子1の構成例を説明したが、信号線数Lが=3、且つ、1つのFDあたり2つのフォトダイオードPDを持つ画素構造(共有構造)を有する撮像素子1とすることもできる。
図4(a)は本発明による第2実施形態の撮像素子1における或るAD変換回路14において3本の信号線L0,L1,L2を介して3画素を6画素相当に画素共有構造とした信号を読み出すときの部分構成を示す図であり、図6(b)はその6画素相当に画素共有構造とした3画素に注目したタイミングチャートである。尚、図4は、図1に示す第1実施形態の撮像素子1に対し画素共有構造とした点を除き同様に構成され、同様な構成要素には同一の参照番号を付して、図2と対比できるように図示している。
図4(a)に示す第2実施形態の撮像素子1は、図2(a)に示す第1実施形態の撮像素子1と比較して、1つのFDあたり2つのフォトダイオードPDを持つ画素共有構造とし、この画素共有構造に転送ゲートTGAと、TGBを設けている点で相違しており、図4(b)に示す駆動タイミングで、その画素共有構造の画素信号を読み出すことができる。図4(b)において、例えば、3k+0番目の画素共有構造のうち転送ゲートTGAのON/OFFによりFDに転送される前後の信号で、転送ゲートTGAに係るフォトダイオードPDの画素の出力電圧V(0)が信号線L0に伝達され、サンプリングスイッチSMP0のON/OFFにより、リセット電圧及びシグナル電圧の各サンプリング値RA(0),SA(0)をAD変換回路14に出力することができる。同様に、3k+0番目の画素のうち転送ゲートTGBのON/OFFによりFDに転送される前後の信号で、転送ゲートTGBに係るフォトダイオードPDの画素の出力電圧V(0)が信号線L0に伝達され、サンプリングスイッチSMP0のON/OFFにより、リセット電圧及びシグナル電圧の各サンプリング値RB(0),SB(0)をAD変換回路14に出力することができる。3k+1,3k+2番目の画素についても同様である。
このように、図4に示す第2実施形態の撮像素子1では、3k+1番目の画素共有構造の2画素の信号は信号線L0における出力電圧V(0)として、同様に、3k+1番目の画素共有構造の2画素の信号は信号線L1における出力電圧V(1)として、3k+2番目の画素共有構造の2画素の信号は信号線L2における出力電圧V(2)として、それぞれサンプリング回路13におけるサンプリングスイッチSMP0,SMP1,SMP2によりシグナル電圧とリセット電圧のサンプリング動作SMPAを行い、1個のAD変換回路14によりこれら各画素信号に対するデジタルCDSを行う。
従って、第2実施形態の撮像素子1は、第1実施形態と同様に、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子1は、並列して使用する信号線の本数(L)を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を360/L[deg]ずらすことができる。上述したように、信号線数L=2m+1とすると、半周期の間には2m+1個のサンプリング点が含まれることから、R(k)から180[deg]の位相の点はn=2m+1となり、mod(2m+1,2)=1であることから、このタイミングにS(k)を配置することが可能となる。
これにより、本発明による第2実施形態の撮像素子1によれば、AD変換回路14に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つAD変換回路14に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。
〔第3実施形態〕
上述した図1乃至図4に示す第1及び第2実施形態の例では、縦方向に並んだ複数の画素が、複数本、且つ奇数本の信号線に互い違いに接続され、この複数本、且つ奇数本の信号線が1個のAD変換回路14に対しサンプリング回路13経由で接続される例を説明したが、横方向の複数の画素列が1個のAD変換回路14に接続されるように、複数本、且つ奇数本の信号線が1個のAD変換回路14に対しサンプリング回路13経由で接続される構成としてもよい。
図5は、本発明による第3実施形態のCMOSイメージセンサを構成する撮像素子1の概略構成を示す図である。尚、図5において、図1に示す第1実施形態の撮像素子1と同様な構成要素には同一の参照番号を付している。
図5に示す第3実施形態の撮像素子1は、横方向の3つの画素列が1個のAD変換回路14に接続されるように、3本の信号線L0,L1,L2が1個のAD変換回路14に対しサンプリング回路13経由で接続され、この場合のサンプリング回路13も、3個のサンプリングスイッチでアレイ化したサンプリング動作SMPAを行う。図5に示す第3実施形態の撮像素子1は、AD変換回路14に要求される速度が図1に示す構造と比較して2倍になる代わりに、AD変換回路14を設置する面積を2倍とすることができることから、画素間隔の小さな撮像素子に有効である。
そして、第3実施形態の撮像素子1は、第1実施形態と同様に、複数の信号線を用いた各画素の信号の読み出しにおいて、リセット電圧又はシグナル電圧のサンプリングが連続してしまう問題を解決するために、本実施形態の撮像素子1は、並列して使用する信号線の本数(L)を奇数とし、リセット電圧又はシグナル電圧のサンプリングのそれぞれの位相を360/L[deg]ずらすことができる。上述したように、信号線数L=2m+1とすると、半周期の間には2m+1個のサンプリング点が含まれることから、R(k)から180[deg]の位相の点はn=2m+1となり、mod(2m+1,2)=1であることから、このタイミングにS(k)を配置することが可能となる。
これにより、本発明による第3実施形態の撮像素子1によれば、AD変換回路14に対し複数本の信号線で画素の信号を読み出す構成とすることで必要なセトリングを相対的に速めることができ、且つAD変換回路14に対し奇数本の信号線で画素の信号を読み出す構成とすることで、常にリセット電圧又はシグナル電圧のサンプリングを交互に配置できセトリングの影響を安定化できるので、サンプリング誤差が画像上に現れるのを抑制することができる。
〔第4実施形態〕
第4実施形態の撮像素子1として、図示を省略するが、第3実施形態の撮像素子1について図4に示したように画素共有構造とした構成とすることもできる。
以上、特定の実施形態の例を挙げて本発明を説明したが、本発明は前述の実施形態の例に限定されるものではなく、その技術思想を逸脱しない範囲で種々変形可能である。従って、本発明に係る撮像素子1は、上述した実施形態の例に限定されるものではなく、特許請求の範囲の記載によってのみ制限される。