JP2011205512A5

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Publication number: JP2011205512A5
Application number: JP2010072309A
Authority: JP
Filing date: 2010-03-26
Publication date: 2013-04-04
Anticipated expiration: 2030-03-26

Description

"128X128 CMOS PHOTODIODE-TYPE ACTIVE PIXEL,SENSOR WITH ON-CHIP TIMING,CONTROL AND SIGNAL CHAINELECTRONICS"SPIE,vol.2415,Charge-Coupled Devices and Solid State Optical Sensors V,paper no.34(1995)

本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。単位画素の構成の一例を示す回路図である。リセットレベル、信号レベルの順で読み出す場合の相関二重サンプリング動作の説明に供するタイミング波形図である。最初に読み出されるリセットレベルをＡＤ変換回路の基準電圧として設定する場合の動作説明に供するタイミング波形図である。２画素共有の場合の回路構成の一例を示す回路図である。２画素共有の場合のレイアウトの一例を示す平面パターン図である。ＡＤ変換回路で用いられる比較器の構成例を示す回路図である。比較器の各部の波形を示すタイミング波形図である。リセットレベルの面内分布と、直前の行のリセットレベルを用いた基準電圧を示す図である。必要なＡＤ変換回路の入力電圧範囲を狭めることが可能となることについての説明に供する図である。複数のレイアウト形状からなる画素が混在する場合のリセットレベルについての説明に供する図である。偶数行と奇数行でレイアウト形状が異なる画素パターンが適用されている場合のリセットレベルと面内分布についての説明に供する図である。直前に読み出しが完了した異なるレイアウト形状の画素からリセットレベルを読み出す場合についての説明に供する図である。直前に読み出しが完了した同一レイアウト形状画素を選択して、そのリセットレベルを基準電圧とする場合についての説明に供する図である。実施例１に係る駆動方法の説明に供するタイミング波形図である。実施例２に係る駆動方法の説明に供するタイミング波形図である。実施例３に係る駆動方法の説明に供するタイミング波形図である。本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。カラムアンプ回路の具体的な回路例を示す回路図である。カラムアンプ回路の動作例を示すタイミング波形図である。光電変換部から転送される光電荷を電荷電圧変換部とは別に保持するメモリ部を有する、他の画素例１に係る単位画素の一例を示す構成図である。有機光電変換膜を用いた、他の画素例２に係る単位画素の一例を示す構成図である。本発明に係る電子機器、例えば撮像装置の構成の一例を示すブロック図である。固定パターンノイズを除去するには、信号レベルを読み出した後リセットレベルを読み出す必要があることについての説明に供する図である。リセットレベルの縦方向の面内分布の一例を示す図である。一定電圧を基準電圧として印加する場合、ＡＤ変換回路の入力電圧範囲を拡大する必要があることについての説明に供する図である。信号振幅が最大−１Ｖである場合の、基準電圧に対するリセットレベル及び最大振幅時の信号レベルを示す図である。温度変化によってリセットレベルが上下に変動した場合、入力電圧範囲を拡大する必要があることについての説明に供する図である。

参照信号生成部１５は、タイミング制御部１８から与えられる制御信号ＣＳ₁による制御の下に、当該タイミング制御部１８から与えられるクロックＣＫに基づいてランプ波の参照信号Ｖ_refを生成する。そして、参照信号生成部１５は、生成した参照信号Ｖ_refをカラム処理部１４ _AのＡＤ変換回路２３_-1〜２３_-mに対して供給する。

比較器３１は、画素アレイ部１２のｍ列目の各単位画素１１から出力される画素信号に応じた列信号線２２_-mの信号電圧Ｖ_outと、参照信号生成部１５から供給されるランプ波の参照信号Ｖ_refとを比較する。そして、比較器３１は、例えば、参照信号Ｖ_refが信号電圧Ｖ_outよりも大なるときに出力Ｖ_coが“Ｈ”レベルになり、参照信号Ｖ_refが信号電圧Ｖ _out以下のときに出力Ｖ_coが“Ｌ”レベルになる。

このようにして、画素アレイ部１２の各単位画素１１から列信号線２２_-1〜２２_-mを経由して画素列毎に供給されるアナログ信号について、ＡＤ変換回路２３（２３_-1〜２３_-m）において先ず比較器３１で比較動作が行われる。そして、アップ／ダウンカウンタ３２において、比較器３１での比較動作の開始から比較動作の終了までカウント動作を行うことで、アナログ信号がデジタル信号に変換されてメモリ装置３４（３４_-1〜３４ _-m）に格納される。

転送トランジスタ４３は、フォトダイオード４１のカソード電極とＦＤ部４２との間に接続されている。転送トランジスタ４３のゲート電極には、高レベル（例えば、Ｖ_ddレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）となる転送信号ＴＲＧが行走査部１３から与えられる。転送トランジスタ４３は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード４１で光電変換され、蓄積された光電荷をＦＤ部４２に転送する。

リセットレベルＶ_rst及び信号レベルＶ_sigには、熱雑音、寄生容量のカップリングによる雑音といった、リセット毎にランダムに発生するノイズ(Random Noise)が、ＦＤ部４２をリセット電位Ｖ_rにリセットした際に加わっている。これらのノイズとしては、ＦＤ部４２をリセットする度に異なるノイズが加わる。

リセットレベルを読み出すために選択される単位画素（第２の単位画素）としては、信号を読み出す対象画素（第１の単位画素）と、物理的に相関の高い画素であることが望ましい。ここで、物理的に相関の高い画素とは、レイアウト形状が同一である画素や、２次元配列上で近傍にある画素を指す。

この２画素共有の回路例の場合は、ＦＤ部４２、リセットトランジスタ４４、増幅トランジスタ４５、及び、選択トランジスタ４６を２画素間で共有することができる。具体的には、i番目の画素行の単位画素１１_iのＦＤ部４２_i、リセットトランジスタ４４_i、増幅トランジスタ４５_i、及び、選択トランジスタ４６_iを、(i+1)番目の画素行の単位画素１１_i+1との間で共有する。(i-2)番目の画素行の単位画素１１_i-2のＦＤ部４２_i-2、リセットトランジスタ４４_i-2、増幅トランジスタ４５_i-2、及び、選択トランジスタ４６_i-2を、(i-1)番目の画素行の単位画素１１_i-1との間で共有する。

２画素共有の回路例の場合のレイアウト（素子配置）の一例を図６に示す。例えば、i番目の画素行の単位画素１１_iと、(i+1)番目の画素行の単位画素１１_i+1との組み合わせでは、転送トランジスタ４３_i，４３ _i+1の各々と、共有するＦＤ部４２_iとの間の距離を等しくするには、２つの画素１１_i，１１_i+1間でレイアウト形状が異なることになる。そして、レイアウト形状が異なる２画素を単位とし、当該単位が繰り返して配列されるレイアウトとなる。従って、２画素共有の回路例の場合は、偶数行と奇数行でレイアウト形状が異なる場合のレイアウトとなる。

図８に、比較器３１の各部の波形、即ち、制御信号ＰＡＺ、参照信号Ｖ_ref、列信号線２２_-mの信号電圧Ｖ_out、及び、比較器３１の比較出力Ｖ_coの各波形を示す。

このため、直前に読み出しが完了した異なるレイアウト形状の画素からリセットレベルを読み出すと、図１３に示すように、リセットレベルと基準電圧との差を低減する効果が低くなる。そこで、直前に読み出しが完了した同一レイアウト形状の画素を選択して、そのリセットレベルを基準電圧とすることで、リセットレベルと基準電圧の相関を高めることが可能となり、図１４に示すように、リセットレベルと基準電圧との差を効果的に低減することができる。

そして、参照信号Ｖ_refと列信号線２２_-1〜２２_-mの信号電圧Ｖ_outとが等しくなったときに比較器３１の出力Ｖ_coは“Ｈ”レベルから“Ｌ”レベルへ反転する。この比較器３１の比較出力Ｖ_coの極性反転を受けて、アップ／ダウンカウンタ３２は、アップカウント動作を停止して比較器３１での1回目の比較期間に応じたカウント値を保持する。この１回目の読み出し動作では、単位画素１１のリセットレベルＶ_{rst_i}を含む、単位画素１１毎の入射光量に応じた信号レベルＶ_{sig_i}が読み出される。

第２転送ゲート部４３は、メモリ部４８に蓄積された電荷を、ゲート電極４３ _Aに転送信号ＴＲＧが印加されることによって転送する。ＦＤ部４２は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート部４３によってメモリ部４８から転送された電荷を電圧に変換する。

有機光電変換膜７１での光電変換によって発生した電荷はＦＤ部４２に蓄積される。ＦＤ部４２の電荷は、増幅トランジスタ４５を含む読み出し回路を介して列信号線２２から電圧として読み出される。ＦＤ部４２は、リセットトランジスタ４４によりドレイン電位Ｖ_rに設定される。そして、リセットトランジスタ４４のドレイン電位Ｖ_rは、ＦＤ部４２の空乏化されたリセットトランジスタ４４側のポテンシャルよりも低い電圧Ｖ_r1から高い電圧Ｖ_r2へ遷移させることが可能となっている。

上記各実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本発明は、単位画素が行列状に２次元配置されてなるＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。