JP2010028624A - アナログデジタル変換器及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法 - Google Patents

アナログデジタル変換器及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法 Download PDF

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Abstract

【課題】消費電力の低減を実現することができるアナログデジタル変換器を提供する。
【解決手段】第１のコンパレータ７で、先のタイミングでＡＤ変換を行なったアナログ信号と後のタイミングでＡＤ変換を行なうアナログ信号の大小関係を比較し、比較結果に基づいてＤＡＣ３によってダウンカウント若しくはアップカウントのランプ波を出力する。また、比較結果に基づいて、カウンタ制御部８によって昇順若しくは降順にカウントを行なう様にカウンタ５を制御する。カウンタ５では、先のタイミングでＡＤ変換を行なったアナログ信号と後のタイミングでＡＤ変換を行なうアナログ信号との差分のみをカウントする。
【選択図】図２

Description

本発明はアナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法に関する。詳しくは、アナログ信号を時間に変換することによって、アナログ値をデジタル値に変換するＡＤＣ及びその変換方法、並びにこうしたＡＤＣを備える撮像装置及びその駆動方法に係るものである。
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ等の固体撮像素子は、近年、広く用いられている。具体的には、例えば、携帯電話等の各種携帯端末機器に搭載される撮像装置や、デジタルスチールカメラあるいはデジタルビデオカメラ等の撮像装置の画像入力装置（撮像デバイス）として広く用いられている（例えば、特許文献１参照。）。
図６はＣＭＯＳ型イメージセンサを説明するための模式図である。ここで示すＣＭＯＳ型イメージセンサは、画素アレイ部２０２と、垂直走査回路２０３と、カラム信号処理部２０４と、水平走査回路２０６と、データ信号処理部２０７と、タイミングジェネレータ２０８を有する。
ここで、画素アレイ部２０２は、光電変換素子を有する多数の画素２０１がマトリクス状に配列されて構成されており、垂直走査回路２０３は、画素アレイ部２０２の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する。
また、カラム信号処理部２０４は、画素アレイ部２０２からの信号を１行ずつ読み出して、列毎に所定の信号処理を行なう。なお、信号処理としては、例えば、ＣＤＳ処理（画素トランジスタの閾値のバラツキに起因する固定パターンノイズを除去する処理）、ＡＧＣ（オートゲインコントロール）処理、アナログデジタル変換処理等がある。
更に、水平走査回路２０６は、カラム信号処理部の信号を１つずつ選択して水平信号線２０５に導く様に構成されており、データ信号処理部２０７は、水平信号線２０５からの信号を意図した出力形態にデータ変換を行なう。なお、タイミングジェネレータ２０８は、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給する。
また、画素アレイ部の各画素２０１は、図７で示す様に、光電変換素子１０１に加えて、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４及び選択トランジスタ１０５の４つのトランジスタを有する回路構成となっている。ここでは、これらトランジスタ１０２〜１０５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。なお、光電変換素子としては、例えばフォトダイオードが考えられる。
ここで、転送トランジスタ１０２は、フォトダイオード１０１のカソード電極とＦＤ（フローティングディフュージョン）部１０６との間で接続され、転送ゲートパルスＴＧが与えられる転送制御線１１１にゲート電極が接続されている。また、リセットトランジスタ１０３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１０６にソース電極が、リセットパルスＲＳが与えられるリセット制御線１１２にゲート電極がそれぞれ接続されている。
更に、増幅トランジスタ１０４は、ＦＤ部１０６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ１０５のドレイン電極にソース電極がそれぞれ接続されている。また、選択トランジスタ１０５は、選択パルスＳＥＬが与えられる選択制御線１１３にゲート電極が接続され、垂直信号線２１６にソース電極がそれぞれ接続されている。なお、垂直信号線は同垂直信号線に定電流を供給する定電流源２１７と接続されると共に、カラム信号処理部とも接続されている。
図８は、増幅トランジスタ１０４及び選択トランジスタ１０５を除く画素部分の断面構造を示す模式図である。
ｐ型基板１３１の表層部にｎ型拡散領域１３２，１３３，１３４が形成されている。また、ｐ型基板１３１の上には、ｎ型拡散領域１３２とｎ型拡散領域１３３との間の上方にゲート電極１３５が、ｎ型拡散領域１３３とｎ型拡散領域１３４との間の上方にゲート電極１３６が、それぞれ図示しないゲート酸化膜（ＳｉＯ２）を介して形成されている。
図７との対応関係において、フォトダイオード１０１は、ｐ型基板１３１とｎ型拡散領域１３２とのｐｎ接合によって形成されている。転送トランジスタ１０２は、ｎ型拡散領域１３２及びｎ型拡散領域１３３とその間のゲート電極１３５とによって形成されている。リセットトランジスタ１０３は、ｎ型拡散領域１３３及びｎ型拡散領域１３４とその間のゲート電極１３６とによって形成されている。
ｎ型拡散領域１３３はＦＤ部１０６となり、増幅トランジスタ１０４のゲート電極と電気的に接続される。リセットトランジスタ１０３のドレイン領域となるｎ型拡散領域１３４には電源電位Ｖｄｄが与えられる。そして、フォトダイオード１０１を除くｐ型基板１３１の上面は、遮光層１３７によって覆われている。
次に、図８の断面図を基にして、図９の波形図を用いて画素２０１の回路動作について説明する。
図８に示す様に、フォトダイオード１０１に光が照射されると、光の強さに応じて電子（−）と正孔（＋）の対が誘起される（光電変換）。また、図９において、時刻Ｔ１で選択トランジスタ１０５のゲート電極に選択パルスＳＥＬが印加され、同時にリセットトランジスタ１０３のゲート電極にリセットパルスＲＳが印加される。その結果、リセットトランジスタ１０３が導通状態になり、時刻Ｔ２でＦＤ部１０６が電源電位Ｖｄｄにリセットされる。
ＦＤ部１０６がリセットされると、このリセット時のＦＤ部１０６の電位がリセットレベルＶｎとして増幅トランジスタ１０４を介して信号線２１６に出力される。このリセットレベルは、画素２０１固有のノイズ成分に対応したものとなる。リセットパルスＲＳは、所定の期間（時刻Ｔ１〜Ｔ３）のみアクティブ（"Ｈ"レベル）状態となる。ＦＤ部１０６は、リセットパルスＲＳがアクティブ状態から非アクティブ（"Ｌ"レベル）状態に遷移した後もリセットされた状態を保っている。このリセット状態にある期間がリセット期間となる。
次に、選択信号ＳＥＬがアクティブ状態のままで、時刻Ｔ４で転送トランジスタ１０２のゲート電極に転送ゲートパルスＴＧが印加される。すると、転送トランジスタ１０２が導通状態となり、フォトダイオード１０１で光電変換され、蓄積された信号電荷がＦＤ部１０６に転送される。その結果、ＦＤ部１０６の電位が信号電荷の電荷量に応じて変化する（時刻Ｔ４〜Ｔ５）。このときのＦＤ部１０６の電位が信号レベルＶｓとして増幅トランジスタ１０４を介して信号線２１６に出力される（信号読み出し期間）。そして、信号レベルＶｓとリセットレベルＶｎとの差分ＲＳＩ１が、ノイズ成分を除去した純粋な画素信号レベルとなる。
通常、明るい物体を撮像した方が、暗い物体を撮像するよりもフォトダイオード１０１に蓄積される電荷が多いので、垂直信号線２１６上におけるレベル差ＲＳＩ１は大きくなる。
ところで、画素アレイ部２０２の各画素２０１からは、信号電荷に応じた電気信号が順に読み出されることとなるが、各画素２０１から読み出されたアナログの電気信号を、ＡＤＣにてデジタル信号に変換して外部に出力する方式が一般に採用されている。なお、ＡＤＣにてデジタル信号に変換して外部に出力する点については、例えば、特許文献２や特許文献３に記載がなされている。
以下、図面を用いて従来のＡＤＣの一例について説明を行なう。なお、図１０は従来のＡＤＣの構成を説明するための模式図であり、図１１は従来のＡＤＣの原理を説明するための模式図である。
図１０で示す従来のＡＤＣ３０１は、カウンタクロック供給線３０２と、デジタルアナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）３０３と、コンパレータ３０４と、カウンタ３０５から構成されている。
ここで、カウンタクロック供給線３０２にはカウンタクロックが供給され、ＤＡＣ３０３はカウンタクロック供給線３０２と接続されている。また、コンパレータ３０４はＤＡＣ３０３と接続されており、カウンタ３０５はコンパレータ３０４及びカウンタクロック供給線３０２と接続されている。
上記したＤＡＣ３０３には、カウンタクロック供給線３０２を介してカウンタクロック（図１１中の"カウンタクロック"参照。）が入力される。そして、カウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少するランプ波（アナログ信号）を出力する様に構成されている（図１１中の"ＤＡＣ出力（ランプ波）"参照。）。
また、上記したコンパレータ３０４では、画素アレイ部２０２（画素２０１）から読み出されたアナログ信号である画素出力（図１１中の"画素出力値"参照。）とランプ波が入力される。そして、画素出力とランプ波の関係が「（ランプ波）＞（画素出力）」の場合にはハイレベル（Ｈレベル）信号を出力し、「（ランプ波）＜（画素出力）」の場合にはローレベル（Ｌレベル）信号を出力する様に構成されている（図１１中の"コンパレータ出力"参照。）。
更に、上記したカウンタ３０５はＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔｅ Ｒａｔｅ）カウンタであり、入力されるカウンタクロックの立ち上がりタイミング及び立ち下がりタイミングの両方でカウントを行なう様に構成されている（図１１中の"カウンタ出力"参照。）。また、上記したカウンタ３０５は、コンパレータ３０４からの出力信号がＬレベルとなったタイミングでカウントが停止する様に構成されている。
上記の様に構成されたＡＤＣでは、コンパレータの出力がＨレベル信号からＬレベル信号に反転したタイミング、即ち、ランプ波が画素出力よりも小さくなったタイミングでカウントを停止する。そして、その時のカウント値を画素出力のデジタル値として出力し、画素出力（電気信号）を時間に変換することでアナログ値（画素出力）をデジタル値（カウント値）に変換しているのである。
以下、図１２を参照して具体的に説明を行なう。ここで、図中符合Ｖ（Ｎ−１）は第（Ｎ−１）行目の画素出力（アナログ値）を示し、図中符合ＶＮは第Ｎ行目の画素出力（アナログ値）を示している。また、図中符合Ｃ（Ｎ−１）は第（Ｎ−１）行目の画素出力のカウント動作を示しており、Ｃ（Ｎ−１）が一定値を示す期間はカウンタの停止期間を示し、Ｃ（Ｎ−１）が変動（傾斜）している期間はカウンタの動作期間を示している。同様に、図中符合ＣＮは第Ｎ行目の画素出力のカウント動作を示しており、ＣＮが一定値を示す期間はカウンタの停止期間を示し、ＣＮが変動（傾斜）している期間はカウンタの動作期間を示している。
なお、図１２では説明の便宜上、Ｖ（Ｎ−１）とＶＮ、Ｃ（Ｎ−１）とＣＮの双方を示しているが、実際にはＶ（Ｎ−１）が出力された後にＶＮが出力され、Ｃ（Ｎ−１）でカウントを行なった後にＣＮでカウントを行なうものである。具体的には、図１２では符合ｔ１と符合ｔ５、符合ｔ３と符合ｔ７とが同位置に示されているが、符号ｔ１，ｔ２，・・・，ｔ８の順に時間が経過しているものである。
上記の様に構成されたＡＤＣでは、先ず、第（Ｎ−１）行目の画素のリセットレベルＶｎをデジタル変換するために、図中符合ｔ１で示すタイミングでランプ波の減少を開始すると共にカウントを開始する。そして、図中符合ｔ２で示す第（Ｎ−１）行目の画素のリセットレベルＶｎとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第（Ｎ−１）行目の画素のリセットレベルＶｎのカウント値（デジタル値）として決定する。
ここで、第（Ｎ−１）行目の画素のリセットレベルＶｎをデジタル変換するために、カウンタを動作させる期間は図１２中符合ＬＰ（Ｎ−１）で示す期間ということとなる。
続いて、第（Ｎ−１）行目の画素の信号レベルＶｓをデジタル変換するために、図中符合ｔ３で示すタイミングでランプ波の減少を開始すると共にカウントを開始する。そして、図中符合ｔ４で示す第（Ｎ−１）行目の画素の信号レベルＶｓとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第（Ｎ−１）行目の画素の信号レベルＶｓのカウント値（デジタル値）として決定する。
ここで、第（Ｎ−１）行目の画素の信号レベルＶｓをデジタル変換するために、カウンタを動作させる期間は図１２中符合ＬＤ（Ｎ−１）で示す期間ということとなる。
同様に、第Ｎ行目の画素のリセットレベルＶｎをデジタル変換するために、図中符合ｔ５で示すタイミングでランプ波の減少を開始すると共にカウントを開始する。そして、図中符合ｔ６で示す第Ｎ行目の画素のリセットレベルＶｎとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第Ｎ行目の画素のリセットレベルＶｎのカウント値（デジタル値）として決定する。
ここで、第Ｎ行目の画素のリセットレベルＶｎをデジタル変換するために、カウンタを動作させる期間は図１２中符合ＬＰＮで示す期間ということとなる。
続いて、第Ｎ行目の画素の信号レベルＶｓをデジタル変換するために、図中符合ｔ７で示すタイミングでランプ波の減少を開始すると共にカウントを開始する。そして、図中符合ｔ８で示す第Ｎ行目の画素の信号レベルＶｓとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第Ｎ行目の画素の信号レベルＶｓのカウント値（デジタル値）として決定する。
ここで、第Ｎ行目の画素の信号レベルＶｓをデジタル変換するために、カウンタを動作させる期間は図１２中符合ＬＤＮで示す期間ということとなる。
以上の様にして、画素出力（電気信号）を時間に変換し、アナログ値（画素出力）をデジタル値（カウント値）に変換しているのである。
ここで、上記ではランプ波の値が一定割合で減少する場合（ダウンカウントのランプ波の場合）を例に挙げて説明を行なっているが、出力値が一定割合で増加するアップカウントのランプ波を用いても良い。以下、アップカウントのランプ波を用いてアナログ値（画素出力）をデジタル値（カウント値）に変換する場合について、図１３を参照して具体的に説明を行なう。
即ち、アップカウントの場合には、先ず、第（Ｎ−１）行目の画素のリセットレベルＶｎをデジタル変換するために、図中符合ｔ１で示すタイミングでランプ波の増加を開始すると共にカウントを開始する。そして、図中符合ｔ２で示す第（Ｎ−１）行目の画素のリセットレベルＶｎとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第（Ｎ−１）行目の画素のリセットレベルＶｎのカウント値（デジタル値）として決定する。
ここで、第（Ｎ−１）行目の画素のリセットレベルＶｎをデジタル変換するために、カウンタを動作させる期間は図１３中符合ＬＰ（Ｎ−１）で示す期間ということとなる。
続いて、第（Ｎ−１）行目の画素の信号レベルＶｓをデジタル変換するために、図中符合ｔ３で示すタイミングでランプ波の増加を開始すると共にカウントを開始する。そして、図中符合ｔ４で示す第（Ｎ−１）行目の画素の信号レベルＶｓとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第（Ｎ−１）行目の画素の信号レベルＶｓのカウント値（デジタル値）として決定する。
ここで、第（Ｎ−１）行目の画素の信号レベルＶｓをデジタル変換するために、カウンタを動作させる期間は図１３中符合ＬＤ（Ｎ−１）で示す期間ということとなる。
同様に、第Ｎ行目の画素のリセットレベルＶｎをデジタル変換するために、図中符合ｔ５で示すタイミングでランプ波の増加を開始すると共にカウントを開始する。そして、図中符合ｔ６で示す第Ｎ行目の画素のリセットレベルＶｎとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第Ｎ行目の画素のリセットレベルＶｎのカウント値（デジタル値）として決定する。
ここで、第Ｎ行目の画素のリセットレベルＶｎをデジタル変換するために、カウンタを動作させる期間は図１３中符合ＬＰＮで示す期間ということとなる。
続いて、第Ｎ行目の画素の信号レベルＶｓをデジタル変換するために、図中符合ｔ７で示すタイミングでランプ波の増加を開始すると共にカウントを開始する。そして、図中符合ｔ８で示す第Ｎ行目の画素の信号レベルＶｓとランプ波との交点（出力値が同一となったタイミング）でのカウント値を第Ｎ行目の画素の信号レベルＶｓのカウント値（デジタル値）として決定する。
ここで、第Ｎ行目の画素の信号レベルＶｓをデジタル変換するために、カウンタを動作させる期間は図１３中符合ＬＤＮで示す期間ということとなる。
アップカウントのランプ波を用いた場合には、以上の様にして、アナログ値（画素出力）をデジタル値（カウント値）に変換しているのである。
特開平１０−１２６６９７号公報 特開２０００−１５２０８２号公報 特開２００２−２３２２９１号公報
ところで、近年では、撮像装置の消費電力の低減が強く求められており、それに伴って、ＡＤＣにおける消費電力の低減が求められている。なお、ＡＤＣの消費電力の大部分をカウンタが占めており、カウント動作期間の短縮化を図ることによって、ＡＤＣ及び撮像装置の消費電力の低減が実現するものと考えられる。
本発明は以上の点に鑑みて創案されたものであって、消費電力の低減を実現することができるＡＤＣ及びアナログデジタル変換方法、並びに消費電力の低減を実現することができる撮像装置及びその駆動方法を提供することを目的とするものである。
上記の目的を達成するために、本発明に係るアナログデジタル変換器では、先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、該第２の比較部による比較処理を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と加算若しくは減算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数するカウンタとを備える。
また、本発明に係るアナログデジタル変換器では、先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、該第２の比較部による比較処理を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値からカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数するカウンタとを備える。
ここで、カウンタが、第２の比較部による比較処理を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後にカウントを開始することによって、カウンタ動作期間の短縮化が実現する。即ち、先のタイミングでデジタル信号に変換されたアナログ信号との差分のみを計数して後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数することによって、カウント動作期間の短縮化が実現する。
また、本発明に係るアナログデジタル変換器では、先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値を記憶するカウント値記憶手段と、前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を前記カウント値記憶手段に記憶されたカウント値に加算若しくは減算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数するカウンタとを備える。
また、本発明に係るアナログデジタル変換器では、先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値を記憶するカウント値記憶手段と、前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後に、前記カウント値記憶手段に記憶されたカウント値からカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数するカウンタとを備える。
ここで、カウンタが、第２の比較部による比較処理を開始した時点からカウント値記憶手段に記憶されたカウント値に達する期間の経過後にカウントを開始することによって、カウント動作期間の短縮化が実現する。即ち、先のタイミングでデジタル信号に変換されたアナログ信号との差分のみを計数して後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数することによって、カウント動作期間の短縮化が実現する。
また、上記の目的を達成するために、本発明に係るアナログデジタル変換方法では、先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較工程と、該第１の比較工程の結果、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、該第２の比較工程を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と加算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数し、前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と減算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数するカウント計数工程とを備える。
また、本発明に係るアナログデジタル変換方法では、先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較工程と、該第１の比較工程の結果、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合には、前記第２の比較工程を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値から昇順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数し、前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合には、前記第２の比較工程を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値から降順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数するカウント計数工程とを備える。
ここで、第２の比較工程を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後にカウントを開始することによって、カウント計数工程の短縮化が実現する。即ち、先のタイミングでデジタル信号に変換されたアナログ信号との差分のみを計数して後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数することによって、カウント計数工程の短縮化が実現する。
また、上記の目的を達成するために、本発明に係る撮像装置では、入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、該第２の比較部による比較処理を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と加算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と減算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数するカウンタとを備える。
また、本発明に係る撮像装置では、入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、前記第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には、前記第２の比較部による比較処理を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から昇順にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には、前記第２の比較部による比較処理を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から降順にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数するカウンタとを備える。
ここで、カウンタが、第２の比較部による比較処理を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後にカウントを開始することによって、カウント動作期間の短縮化が実現する。即ち、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号との差分のみを計数して後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数することによって、カウント動作期間の短縮化が実現する。
また、本発明に係る撮像装置では、入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を記憶するカウント値記憶手段と、前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を前記カウント値記憶手段に記憶されたカウント値に加算若しくは減算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数するカウンタとを備える。
また、本発明に係る撮像装置では、入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を記憶するカウント値記憶手段と、前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後に、前記カウント値記憶手段に記憶されたカウント値からカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数するカウンタとを備える。
ここで、カウンタが、第２の比較部による比較処理を開始した時点からカウント値記憶手段に記憶されたカウント値に達する期間の経過後にカウントを開始することによって、カウント動作期間の短縮化が実現する。即ち、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号との差分のみを計数して後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数することによって、カウント動作期間の短縮化が実現する。
また、上記の目的を達成するために、本発明に係る撮像装置の駆動方法では、マトリクス状に配列された画素で入射光に応じたアナログ信号を蓄積する蓄積工程と、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較工程と、該第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、該第２の比較工程を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第１の比較工程の結果が先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と加算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数し、前記第１の比較工程の結果が先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と減算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数するカウント計数工程とを備える。
また、本発明に係る撮像装置の駆動方法では、マトリクス状に配列された画素で入射光に応じたアナログ信号を蓄積する蓄積工程と、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較工程と、該第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、前記第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には、前記第２の比較工程を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から昇順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数し、前記第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には、前記第２の比較工程を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から降順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数するカウント計数工程とを備える。
ここで、第２の比較工程を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後にカウントを開始することによって、カウント計数工程の短縮化が実現する。即ち、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号との差分のみを計数して後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数することによって、カウント計数工程の短縮化が実現する。
本発明を適用したＡＤＣ及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法では、カウント動作期間（カウント計数工程）の短縮化が実現し、消費電力の低減を図ることができる。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図である。ここで示すＣＭＯＳ型イメージセンサは、従来と同様に、画素アレイ部２２と、垂直走査回路２３と、カラム信号処理部２４と、水平走査回路２６と、データ信号処理部２７と、タイミングジェネレータ２８を有する。
ここで、画素アレイ部２２は、光電変換素子を有する多数の画素２１がマトリクス状に配列されて構成されており、垂直走査回路２３は、画素アレイ部２２の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する。
また、カラム信号処理部２４は、画素アレイ部２２からの信号を１行ずつ読み出して、列毎に所定の信号処理を行なう。なお、信号処理としては、従来のＣＭＯＳ型イメージセンサと同様に、ＣＤＳ処理、ＡＧＣ処理、アナログデジタル変換処理等がある。
更に、水平走査回路２６は、カラム信号処理部の信号の１つずつを選択して水平信号線２５に導く様に構成されており、データ信号処理部２７は、水平信号線２５からの信号を意図した出力形態にデータ変換を行なう。なお、タイミングジェネレータ２８は、基準クロックに基づいて各部の動作に必要な各種パルス信号を供給する。
また、画素アレイ部の各画素２１は、従来と同様に、光電変換素子１１に加えて、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４及び選択トランジスタ１５の４つのトランジスタを有する回路構成となっている（図７参照）。ここでは、これらトランジスタ１２〜１５として、ｎチャネル型のＭＯＳトランジスタを用いた回路例を示している。なお、光電変換素子としては、例えばフォトダイオードが考えられる。
ここで、転送トランジスタ１２は、フォトダイオード１１のカソード電極とＦＤ部１６との間で接続され、転送ゲートパルスＴＧが与えられる転送制御線１７にゲート電極が接続されている。また、リセットトランジスタ１３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１６にソース電極が、リセットパルスＲＳが与えられるリセット制御線１８にゲート電極がそれぞれ接続されている。
更に、増幅トランジスタ１４は、ＦＤ部１６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ１５のドレイン電極にソース電極がそれぞれ接続されている。また、選択トランジスタ１５は、選択パルスＳＥＬが与えられる選択制御線１９にゲート電極が接続され、垂直信号線３０にソース電極がそれぞれ接続されている。なお、垂直信号線は同垂直信号線に定電流を供給する定電流源３１と接続されると共に、カラム信号処理部とも接続されている。
なお、画素部分の断面構造については、上記した従来の構造と全く同一であるために、ここでの記載は省略する（図８参照）。
また、図２はカラム信号処理部２４に設けられているＡＤＣを説明するための模式図である。ここで示すＡＤＣ１は、従来のＡＤＣと同様に、カウンタクロック供給線２と、ＤＡＣ３と、第２のコンパレータ（従来のＡＤＣのコンパレータに相当）４と、カウンタ５が設けられている。また、ＡＤＣ１には、第１のＰ相用ラッチ回路６ａ、第２のＰ相用ラッチ回路６ｂ、第１のＤ相用ラッチ回路６ｃ及び第２のＤ相用ラッチ回路６ｄが設けられている。更に、第１のコンパレータ７と、カウント制御部８と、Ｐ相用カウント停止点ラッチ回路９と、Ｄ相用カウント停止点ラッチ回路１０が設けられている。
ここで、カウンタクロック供給線２にはカウンタクロックが供給され、ＤＡＣ３はカウンタクロック供給線２と接続されている。また、第２のコンパレータ４はＤＡＣ３と接続されており、カウンタ５は第２のコンパレータ４及びカウンタクロック供給線２と接続されている。
また、第１のＰ相用ラッチ回路６ａには、画素アレイ部２２（画素２１）から読み出されたアナログ信号である画素出力が入力可能に構成され、入力された画素出力を一時的に保持可能に構成されている。更に詳しくは、第１のＰ相用ラッチ回路６ａには、アナログ信号のリセットレベルＶｎ（Ｐ相）の画素出力が入力され、保持可能に構成されている。
同様に、第１のＤ相用ラッチ回路６ｃについても、画素アレイ部２２（画素２１）から読み出されたアナログ信号である画素出力が入力可能に構成され、入力された画素出力を一時的に保持可能に構成されている。更に詳しくは、第１のＤ相用ラッチ回路６ｃには、アナログ信号の信号レベルＶｓ（Ｄ相）の画素出力が入力され、保持可能に構成されている。
また、第２のＰ相用ラッチ回路６ｂは、第１のＰ相用ラッチ回路６ａと接続されることで第１のＰ相用ラッチ回路６ａからの出力信号（アナログ信号）が入力可能に構成され、入力された出力信号を一時的に保持可能に構成されている。更に詳しくは、第２のＰ相用ラッチ回路６ｂには、アナログ信号のリセットレベルＶｎ（Ｐ相）の画素出力が入力され、保持可能に構成されている。
同様に、第２のＤ相用ラッチ回路６ｄは、第１のＤ相用ラッチ回路６ｃと接続されることで第１のＤ相用ラッチ回路６ｃからの出力信号（アナログ信号）が入力可能に構成され、入力された出力信号を一時的に保持可能に構成されている。更に詳しくは、第２のＤ相用ラッチ回路６ｄには、アナログ信号の信号レベルＶｓ（Ｄ相）の画素出力が入力され、保持可能に構成されている。
更に、第１のコンパレータ７では、第２のＰ相用ラッチ回路６ｂ及び第２のＤ相用ラッチ回路６ｄと接続され、第２のＰ相用ラッチ回路からの出力信号（アナログ信号）及び第２のＤ相用ラッチ回路からの出力信号（アナログ信号）が入力可能に構成されている。また、第１のコンパレータ７は、画素アレイ部２２（画素２１）から読み出されたアナログ信号である画素出力（アナログ信号）が入力可能に構成されている。そして、ラッチ回路からの出力信号と画素出力との関係が、「（画素出力）＞（ラッチ回路からの出力信号）」の場合にはＨレベル信号を出力し、「（画素出力）＜（ラッチ回路からの出力信号）」の場合にはＬレベル信号を出力する様に構成されている。
また、第１のコンパレータ７は、ＤＡＣ３と接続されており、ＤＡＣ３は第１のコンパレータ７の出力信号に基づいてランプ波を生成する様に構成されている。具体的には、第１のコンパレータ７からＨレベル信号が入力された場合には、その出力値が一定割合で減少するダウンカウントのランプ波（アナログ信号）を出力する様に構成されている。一方、第１のコンパレータ７からＬレベル信号が入力された場合には、その出力値が一定割合で増加するアップカウントのランプ波（アナログ信号）を出力する様に構成されている。
また、第１のコンパレータ７は、カウント制御部８と接続されており、カウント制御部８は第１のコンパレータ７の出力信号に基づいてカウンタ５のカウントを制御する様に構成されている。具体的には、第１のコンパレータ７からＨレベル信号が入力された場合には、カウント値を、１，２，３，４，５・・・といった具合にカウンタ５が昇順に計数する様に制御する。一方、第１のコンパレータ７からＬレベル信号が入力された場合には、カウント値を、３３，３２，３１，３０，２９・・・といった具合にカウンタ５が降順に計数する様に制御する。
また、第２のコンパレータ４には、画素アレイ部２２（画素２１）から読み出されたアナログ信号である画素出力とダウンカウント若しくはアップカウントのランプ波が入力される。そして、ダウンカウントのランプ波を用いている際においては、画素出力とランプ波の関係が「（ランプ波）＞（画素出力）」の場合にはＨレベル信号を出力し、「（ランプ波）＜（画素出力）」の場合にはＬレベル信号を出力する様に構成されている。一方、アップカウントのランプ波を用いている際においては、画素出力とランプ波の関係が「（ランプ波）＜（画素出力）」の場合にはＬレベル信号を出力し、「（ランプ波）＞（画素出力）」の場合にはＨレベル信号を出力する様に構成されている。
更に、Ｐ相用カウント停止点ラッチ回路９は、先のタイミングでアナログデジタル変換を行なったアナログ信号のリセットレベルＶｎ（Ｐ相）のカウント値を一時的に保持可能に構成されている。同様に、Ｄ相用カウント停止点ラッチ回路１０は、先のタイミングでアナログデジタル変換を行なったアナログ信号の信号レベルＶｓ（Ｄ相）のカウント値を一時的に保持可能に構成されている。
また、カウンタ５はＤＤＲカウンタであり、入力されるカウンタクロックの立ち上がりタイミング及び立ち下がりタイミングの両方でカウントを行なう様に構成されている。
ここで、カウンタ５は、第２のコンパレータ４での比較処理を開始した時点からカウント停止点ラッチ回路に保持されているカウント値に達する期間の経過後にカウントを開始する様に構成されている。即ち、第２のコンパレータが比較処理を開始したとしても、先のタイミングでアナログデジタル変換を行なったアナログ信号のカウント値に達するまではカウントを開始せずに停止状態（非駆動状態）を保つ様に構成されている。
また、カウンタ５は、カウント停止点ラッチ回路に保持されているカウント値からカウントを開始する様に構成されている。即ち、先のタイミングでアナログデジタル変換を行なったアナログ信号のカウント値としてＸ（任意の数字）が保持されている場合には、後のタイミングでアナログデジタル変換を行なうアナログ信号はＸからカウントを開始する様に構成されている。
更に、カウンタ５は、ダウンカウントのランプ波を用いている場合には、第２のコンパレータ４からの出力信号レベルがＬレベルとなったタイミングでカウントが停止する様に構成されている。そして、Ｌレベルとなったタイミングでのカウント値を画素出力のデジタル値として出力することとなる。
一方、アップカウントのランプ波を用いている場合には、第２のコンパレータ４からの出力信号がＨレベルとなったタイミングでカウントが停止する様に構成されている。そして、Ｈレベルとなったタイミングでのカウント値を画素出力のデジタル値として出力することとなる。
ここで、本実施例では、各画素に２つの信号線が配線され、一の信号線がラッチ回路６（６ａ〜６ｄ）と接続されると共に、他の信号線が第１のコンパレータ７と第２のコンパレータ４に接続された場合を例に挙げて説明を行なっている。しかしながら、各画素出力値がラッチ回路６（６９ａ〜６ｄ）、第１のコンパレータ７及び第２のコンパレータ４に入力可能に構成されていれば充分である。従って、図５で示す様に、各画素に１つの信号線が配線され、信号線を分岐してラッチ回路（６ａ〜６ｄ）、第１のコンパレータ７及び第２のコンパレータ４と接続しても良い。
以下、図３及び図４を参照して本発明を適用したＣＭＯＳ型撮像装置のＡＤＣによるアナログデジタル変換について具体的に説明を行なう。ここで、図中符合Ｖ（Ｎ−１）は第（Ｎ−１）行目の画素出力（アナログ値）を示し、図中符合ＶＮは第Ｎ行目の画素出力（アナログ値）を示している。
ここで、以下では、「第Ｎ行目の画素出力が第（Ｎ−１）行目の画素出力よりも大きい場合」と「第Ｎ行目の画素出力が第（Ｎ−１）行目の画素出力よりも小さい場合」とに分けて説明を行なう。また、図中符合ＣＮは第Ｎ行目の画素出力のカウント動作を示しており、ＣＮが一定値を示す期間はカウンタの停止期間を示し、ＣＮが変動（傾斜）している期間はカウンタの動作期間を示している。
また、以下では、第（Ｎ−１）行目の画素で生成された信号電荷のアナログデジタル変換を行い、その後に、第Ｎ行目の画素で生成された信号電荷のアナログデジタル変換を行なう場合を例に挙げて説明を行なう。即ち、先のタイミングで第（Ｎ−１）行目の画素で生成された信号電荷のアナログデジタル変換がなされ、後のタイミングで第Ｎ行目の画素で生成された信号電荷のアナログデジタル変換がなされる場合を例に挙げて説明を行なう。
本発明を適用したＣＭＯＳ型撮像装置のＡＤＣでは、第Ｎ行目の画素出力値のアナログデジタル変換を行なう際には、第（Ｎ−１）行目の画素出力値が第１のＰ相用ラッチ回路６ａ及び第１のＤ相用ラッチ回路６ｃに保持されている。具体的には、第（Ｎ−１）行目の画素出力値のＰ相の出力値が第１のＰ相用ラッチ回路６ａに保持されると共に、第（Ｎ−１）行目の画素出力値のＤ相の出力値が第１のＤ相用ラッチ回路６ｃに保持されている。
また、第Ｎ行目の画素出力値をアナログデジタル変換を行なう際には、第（Ｎ−１）行目の画素出力値のカウント値がＰ相用カウント停止点ラッチ回路９及びＤ相用カウント停止点ラッチ回路１０に保持されている。具体的には、第（Ｎ−１）行目の画素出力値のＰ相の出力値のカウント値がＰ相用カウント停止点ラッチ回路９に保持されると共に、第（Ｎ−１）行目の画素出力値のＤ相の出力値のカウント値がＤ相用カウント停止点ラッチ回路１０に保持されている。
なお、以下では、第（Ｎ−１）行目の画素出力値のＰ相の出力値をＰ（Ｎ−１）、第（Ｎ−１）行目の画素出力値のＤ相の出力値をＤ（Ｎ−１）と表し、第Ｎ行目の画素出力値のＰ相の出力値をＰＮ、第Ｎ行目の画素出力値のＤ相の出力値をＤＮと表す。
（１）第Ｎ行目の画素出力が第（Ｎ−１）行目の画素出力よりも大きい場合（図３参照）
本発明を適用したＣＭＯＳ型撮像装置のＡＤＣでは、先ず、第Ｎ行目の画素のリセットレベルＶｎをデジタル変換するために、ＰＮが第１のＰ相用ラッチ回路６ａに入力されると共に、第１のコンパレータ７に入力される。また、第１のＰ相用ラッチ回路６ａにＰＮが入力されると、第１のＰ相用ラッチ回路６ａに保持されていたＰ（Ｎ−１）は第２のＰ相用ラッチ回路６ｂを介して第１のコンパレータ７に入力される。
即ち、本発明を適用したＣＭＯＳ型撮像装置のＡＤＣでは、先ず、Ｐ（Ｎ−１）とＰＮが第１のコンパレータ７に入力されることとなり、第１のコンパレータ７でＰ（Ｎ−１）とＰＮとの大小関係の比較を行なう。そして、Ｐ（Ｎ−１）とＰＮの関係が「ＰＮ＞Ｐ（Ｎ−１）」であるために、第１のコンパレータ７はＨレベル信号を出力することとなる。
次に、第１のコンパレータ７からのＨレベル信号が入力されたＤＡＣ３は、ダウンカウントのランプ波を出力する。また、第１のコンパレータ７からのＨレベル信号が入力されたカウント制御部８は、カウンタ５が昇順に計数する様に制御を行なう。
以上の様にして、ＤＡＣ３から出力されるランプ波が決定され、また、カウント制御部８によるカウンタ５の制御を行なった後、ＰＮをデジタル変換すべく、図中符号ｔ１で示すタイミングでランプ波の減少を開始する。なお、従来のＡＤＣでは、ランプ波の減少を開始すると共にカウントを開始していたが、本実施例では、図中符号ｔ１で示すタイミングでランプ波の減少のみを開始し、カウントは開始しない。
次に、Ｐ相用カウント停止点ラッチ回路９に保持されているＰ（Ｎ−１）のカウント値に達するタイミング（図中符号ｔ２で示すタイミング）でカウントを開始する。なお、図中符合ｔ２で示すタイミングにおいて、Ｐ相用カウント停止点ラッチ回路９に保持されているＰ（Ｎ−１）のカウント値から昇順にカウントを行なう。
そして、図中の符号ｔ３で示すランプ波とＰＮとの交点（出力値が同一となったタイミング）でカウントを停止し、そのときのカウント値をＰＮのカウント値として決定する。
ここで、ＰＮのカウント値を決定するために、カウンタを動作させる期間は符合ｔ２で示すタイミングから符合ｔ３で示すタイミングまでであり、図３中符合ＭＰＮで示す期間ということとなる。
なお、ＰＮのカウント値が決定すると、決定されたカウント値はＰ（Ｎ−１）のカウント値に換えて、第（Ｎ＋１）行目の画素出力値のアナログデジタル変換時に備えて、Ｐ相用カウント停止点ラッチ回路９に保持されることとなる。
続いて、第Ｎ行目の画素の信号レベルＶｓをデジタル変換するために、ＤＮが第１のＤ相用ラッチ回路６ｃに入力されると共に、第１のコンパレータ７に入力される。また、第１のＤ相用ラッチ回路６ｃにＤＮが入力されると、第１のＤ相用ラッチ回路に保持されていたＤ（Ｎ−１）は第２のＤ相用ラッチ回路６ｄを介して第１のコンパレータ７に入力される。
そして、Ｄ（Ｎ−１）とＤＮが第１のコンパレータ７に入力されると、第１のコンパレータ７でＤ（Ｎ−１）とＤＮとの大小関係の比較を行なう。そして、Ｄ（Ｎ−１）とＤＮの関係が「ＤＮ＞Ｄ（Ｎ−１）」であるために、第１のコンパレータ７はＨレベル信号を出力することとなる。
次に、第１のコンパレータ７からＨレベル信号が入力されたＤＡＣ３は、ダウンカウントのランプ波を出力する。また、第１のコンパレータ７からＨレベル信号が入力されたカウント制御部８は、カウンタ５が昇順に計数する様に制御を行なう。
以上の様にして、ＤＡＣ３から出力されるランプ波が決定され、また、カウント制御部８によるカウンタ５の制御を行なった後、ＤＮをデジタル変換すべく、図中符合ｔ４で示すタイミングでランプ波の減少を開始する。なお、従来のＡＤＣでは、ランプ波の減少を開始すると共にカウントを開始していたが、本実施例では、図中符合ｔ４で示すタイミングでランプ波の減少のみを開始し、カウントは開始しない。
次に、Ｄ相用カウント停止点ラッチ回路１０に保持されているＤ（Ｎ−１）のカウント値に達するタイミング（図中符合ｔ５で示すタイミング）でカウントを開始する。なお、図中符合ｔ５で示すタイミングにおいて、Ｄ相用カウント停止点ラッチ回路１０に保持されているＤ（Ｎ−１）のカウント値から昇順にカウントを行なう。
そして、図中の符合ｔ６で示すランプ波とＤＮとの交点（出力値が同一となったタイミング）でカウントを停止し、そのときのカウント値をＤＮのカウント値として決定する。
ここで、ＤＮのカウント値を決定するために、カウンタを動作させる期間は符合ｔ５で示すタイミングから符合ｔ６で示すタイミングまでであり、図３中符合ＭＤＮで示す期間ということとなる。
なお、ＤＮのカウント値が決定すると、決定されたカウント値はＤ（Ｎ−１）のカウント値に換えて、第（Ｎ＋１）行目の画素出力値のアナログデジタル変換時に備えて、Ｄ相用カウント停止点ラッチ回路１０に保持されることとなる。
第Ｎ行目の画素出力が第（Ｎ−１）行目の画素出力よりも大きい場合には、以上の様にして、第Ｎ行目の画素出力値（アナログ信号）がカウント値（デジタル信号）に変換されることとなる。
（２）第Ｎ行目の画素出力が第（Ｎ−１）行目の画素出力よりも小さい場合（図４参照）
本発明を適用したＣＭＯＳ型撮像装置のＡＤＣでは、先ず、第Ｎ行目の画素のリセットレベルＶｎをデジタル変換するために、ＰＮが第１のＰ相用ラッチ回路６ａに入力されると共に、第１のコンパレータ７に入力される。また、第１のＰ相用ラッチ回路６ａにＰＮが入力されると、第１のＰ相用ラッチ回路６ａに保持されていたＰ（Ｎ−１）は第２のＰ相用ラッチ回路６ｂを介して第１のコンパレータ７に入力される。
即ち、本発明を適用したＣＭＯＳ型撮像装置のＡＤＣでは、先ず、Ｐ（Ｎ−１）とＰＮが第１のコンパレータ７に入力されることとなり、第１のコンパレータ７でＰ（Ｎ−１）とＰＮとの大小関係の比較を行なう。そして、Ｐ（Ｎ−１）とＰＮの関係が「ＰＮ＜Ｐ（Ｎ−１）」であるために、第１のコンパレータ７はＬレベル信号を出力することとなる。
次に、第１のコンパレータ７からのＬレベル信号が入力されたＤＡＣ３は、アップカウントのランプ波を出力する。また、第１のコンパレータ７からのＬレベル信号が入力されたカウント制御部８は、カウンタ５が降順に計数する様に制御を行なう。
以上の様にして、ＤＡＣ３から出力されるランプ波が決定され、また、カウント制御部８によるカウンタ５の制御を行なった後、ＰＮをデジタル変換すべく、図中符号ｔ１で示すタイミングでランプ波の増加を開始する。なお、従来のＡＤＣでは、ランプ波の増加を開始すると共にカウントを開始していたが、本実施例では、図中符号ｔ１で示すタイミングでランプ波の増加のみを開始し、カウントは開始しない。
次に、Ｐ相用カウント停止点ラッチ回路９に保持されているＰ（Ｎ−１）のカウント値に達するタイミング（図中符号ｔ２で示すタイミング）でカウントを開始する。なお、図中符合ｔ２で示すタイミングにおいて、Ｐ相用カウント停止点ラッチ回路９に保持されているＰ（Ｎ−１）のカウント値から降順にカウントを行なう。
そして、図中の符号ｔ３で示すランプ波とＰＮとの交点（出力値が同一となったタイミング）でカウントを停止し、そのときのカウント値をＰＮのカウント値として決定する。
ここで、ＰＮのカウント値を決定するために、カウンタを動作させる期間は符合ｔ２で示すタイミングから符合ｔ３で示すタイミングまでであり、図４中符合ＭＰＮで示す期間ということとなる。
なお、ＰＮのカウント値が決定すると、決定されたカウント値はＰ（Ｎ−１）のカウント値に換えて、第（Ｎ＋１）行目の画素出力値のアナログデジタル変換時に備えて、Ｐ相用カウント停止点ラッチ回路９に保持されることとなる。
続いて、第Ｎ行目の画素の信号レベルＶｓをデジタル変換するために、ＤＮが第１のＤ相用ラッチ回路６ｃに入力されると共に、第１のコンパレータ７に入力される。また、第１のＤ相用ラッチ回路６ｃにＤＮが入力されると、第１のＤ相用ラッチ回路に保持されていたＤ（Ｎ−１）は第２のＤ相用ラッチ回路６ｄを介して第１のコンパレータ７に入力される。
そして、Ｄ（Ｎ−１）とＤＮが第１のコンパレータ７に入力されると、第１のコンパレータ７でＤ（Ｎ−１）とＤＮとの大小関係の比較を行なう。そして、Ｄ（Ｎ−１）とＤＮの関係が「ＤＮ＜Ｄ（Ｎ−１）」であるために、第１のコンパレータ７はＬレベル信号を出力することとなる。
次に、第１のコンパレータ７からＬレベル信号が入力されたＤＡＣ３は、アップカウントのランプ波を出力する。また、第１のコンパレータ７からＬレベル信号が入力されたカウント制御部８は、カウンタ５が降順に計数する様に制御を行なう。
以上の様にして、ＤＡＣ３から出力されるランプ波が決定され、また、カウント制御部８によるカウンタ５の制御を行なった後、ＤＮをデジタル変換すべく、図中符合ｔ４で示すタイミングでランプ波の増加を開始する。なお、従来のＡＤＣでは、ランプ波の増加を開始すると共にカウントを開始していたが、本実施例では、図中符合ｔ４で示すタイミングでランプ波の増加のみを開始し、カウントは開始しない。
次に、Ｄ相用カウント停止点ラッチ回路１０に保持されているＤ（Ｎ−１）のカウント値に達するタイミング（図中符合ｔ５で示すタイミング）でカウントを開始する。なお、図中符合ｔ５で示すタイミングにおいて、Ｄ相用カウント停止点ラッチ回路１０に保持されているＤ（Ｎ−１）のカウント値から降順にカウントを行なう。
そして、図中の符合ｔ６で示すランプ波とＤＮとの交点（出力値が同一となったタイミング）でカウントを停止し、そのときのカウント値をＤＮのカウント値として決定する。
ここで、ＤＮのカウント値を決定するために、カウンタを動作させる期間は符合ｔ５で示すタイミングから符合ｔ６で示すタイミングまでであり、図４中符合ＭＤＮで示す期間ということとなる。
なお、ＤＮのカウント値が決定すると、決定されたカウント値はＤ（Ｎ−１）のカウント値に換えて、第（Ｎ＋１）行目の画素出力値のアナログデジタル変換時に備えて、Ｄ相用カウント停止点ラッチ回路１０に保持されることとなる。
第Ｎ行目の画素出力が第（Ｎ−１）行目の画素出力よりも小さい場合には、以上の様にして、第Ｎ行目の画素出力値（アナログ信号）がカウント値（デジタル信号）に変換されることとなる。
ここで、本実施例のＣＭＯＳ型イメージセンサでは、カウント停止点ラッチ回路に保持されているカウント値から昇順あるいは降順にカウントを行なうＡＤＣを例に挙げて説明を行なっている。しかしながら、差分のみをカウンタでカウントすることができれば充分であって、必ずしもカウント停止点ラッチ回路に保持されているカウント値から昇順あるいは降順にカウントを行なう必要はない。
例えば、差分のみをカウンタでカウントを行なった後に、カウント停止点ラッチ回路に保持されているカウント値と加算或いは減算することによってカウント値を計数しても良い。
また、本実施例のＣＭＯＳ型イメージセンサでは、先のタイミングで（Ｎ−１）行目の画素で生成された信号電荷が読み出され、後のタイミングでＮ行目の画素で生成された信号電荷が読み出された場合を例に挙げて説明を行なっている。しかしながら、必ずしも（Ｎ−１）行目の画素で生成された信号電荷が先のタイミングで読み出される必要はない。従って、先のタイミングで第Ｎ行目の画素で生成された信号電荷が読み出され、後のタイミングで（Ｎ−１）行目の画素で生成された信号電荷が読み出されても良い。
更に、本実施例のＣＭＯＳ型イメージセンサでは、第（Ｎ−１）行目に属する画素と第Ｎ行目に属する画素といった具合に、隣接する２画素の差分をカウントする場合を例に挙げて説明を行なっている。しかしながら、必ずしも隣接する２画素の差分をカウントする必要はなく、第（Ｎ−３）行目に属する画素と第Ｎ行目に属する画素といった具合に、隣接しない２画素の差分をカウントしても良い。但し、隣接する２画素の場合には、一般に差分が小さいと考えられるが故に、隣接する２画素の差分をカウントした方がカウント動作期間のより一層の短縮化が期待できるものである。
また、本実施例のＣＭＯＳ型イメージセンサでは、上述の様に、第（Ｎ−１）行目に属する画素と第Ｎ行目に属する画素といった具合に、同一フレーム内の２画素の差分をカウントする場合を例に挙げて説明を行なっている。しかしながら、必ずしも同一フレーム内の２画素の差分をカウントする必要はなく、例えば、同一画素における先のフレームと後のフレームとの差分をカウントしても良い。
本発明を適用したＣＭＯＳ型イメージセンサでは、第N行目の画素出力値をアナログデジタル変換を行なうにあたって、第（Ｎ−１）行目の画素出力値との差分のみをカウンタ５でカウントを行なっており、カウンタ５の動作期間の低減が実現する。
即ち、従来のＡＤＣでは（Ｎ−１）行目の画素出力値とは無関係に第Ｎ行目の画素出力値のアナログデジタル変換を行なっており、ＰＮをデジタル変換するためにカウンタを動作させる期間は図１２及び図１３中符合ＬＰＮで示す期間となっている。また、ＤＮをデジタル変換するためにカウンタを動作させる期間は図１２及び図１３中符合ＬＤＮで示す期間となっている。これに対して、本発明を適用したＣＭＯＳ型イメージセンサでは、差分のみをカウンタでカウントすることでアナログデジタル変換を行なっており、ＰＮをデジタル変換するためにカウンタを動作させる期間は図３及び図４中符合ＭＰＮで示す期間のみである。また、ＤＮをデジタル変換するためにカウンタを動作させる期間は図３及び図４中符合ＭＤＮで示す期間のみである。
上記の様に、カウンタの動作期間の短縮化が実現することによって、消費電力の低減が実現することとなる。特に、リセットレベル信号については、画素出力が入射光量に依存せずに、各画素ともに概ね同レベルと考えられるために、差分のみをカウントすることによるカウンタの動作期間の短縮化の効果は顕著に現れるものであると期待できる。
また、カウンタの動作期間の短縮化によって、各画素のアナログデジタル変換時間の短縮化が実現し、そのことで、ＣＭＯＳ型撮像装置の動作の高速化が実現することとなる。
本発明を適用した撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図である。 本発明のＡＤＣを説明するための模式図である。 本発明のアナログデジタル変換を説明するための模式図（１）である。 本発明のアナログデジタル変換を説明するための模式図（２）である。 本発明のＡＤＣの変形例を説明するための模式図である。 従来のＣＭＯＳ型イメージセンサを説明するための模式図である。 画素アレイ部を説明するための模式図である。 画素部分の断面構造を示す模式図である。 画素の回路動作を説明するための波形図である。 従来のＡＤＣの構成を説明するための模式図である。 従来のＡＤＣの原理を説明するための模式図である。 従来のアナログデジタル変換を説明するための模式図（１）である。 従来のアナログデジタル変換を説明するための模式図（２）である。
符号の説明
１ ＡＤＣ
２ カウンタクロック供給線
３ ＤＡＣ
４ 第２のコンパレータ
５ カウンタ
６ａ 第１のＰ相用ラッチ回路
６ｂ 第２のＰ相用ラッチ回路
６ｃ 第１のＤ相用ラッチ回路
６ｄ 第２のＤ相用ラッチ回路
７ 第１のコンパレータ
８ カウント制御部
９ Ｐ相用カウント停止点ラッチ回路
１０ Ｄ相用カウント停止点ラッチ回路
１１ 光電変換素子
１２ トランジスタ
１３ リセットトランジスタ
１４ 増幅トランジスタ
１５ 選択トランジスタ
１６ ＦＤ部
１７ 転送制御線
１８ リセット制御線
１９ 選択制御線
２１ 画素
２２ 画素アレイ部
２３ 垂直走査回路
２４ カラム信号処理部
２５ 水平信号線
２６ 水平走査回路
２７ データ信号処理部
２８ タイミングジェネレータ
３０ 垂直信号線
３１ 定電流源

Claims (16)

  1. 先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、
    後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    該第２の比較部による比較処理を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と加算若しくは減算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数するカウンタとを備える
    アナログデジタル変換器。
  2. 前記参照信号生成部は、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合にはアップカウントの参照信号を生成し、
    前記カウンタは、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合には前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と加算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合には前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と減算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数する
    請求項１に記載のアナログデジタル変換器。
  3. 先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、
    後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    該第２の比較部による比較処理を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値からカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数するカウンタとを備える
    アナログデジタル変換器。
  4. 前記参照信号生成部は、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合にはアップカウントの参照信号を生成し、
    前記カウンタは、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合には先のタイミングでデジタル信号に変換されたアナログ信号のカウント値から昇順にカウントすることで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合には先のタイミングでデジタル信号に変換されたアナログ信号のカウント値から降順にカウントすることで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数する
    請求項３に記載のアナログデジタル変換器。
  5. 先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、
    後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    先のタイミングでデジタル信号に変換されたアナログ信号のカウント値を記憶するカウント値記憶手段と、
    前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を前記カウント値記憶手段に記憶されたカウント値に加算若しくは減算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数するカウンタとを備える
    アナログデジタル変換器。
  6. 先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較結果に基づいて、アップカウントの参照信号若しくはダウンカウントの参照信号のいずれか一方の参照信号を生成する参照信号生成部と、
    後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    先のタイミングでデジタル信号に変換されたアナログ信号のカウント値を記憶するカウント値記憶手段と、
    前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後に、前記カウント値記憶手段に記憶されたカウント値からカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数するカウンタとを備える
    アナログデジタル変換器。
  7. 前記カウント値記憶手段は、前記カウンタが後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数した後に、同カウント値を記憶する
    請求項５または請求項６に記載のアナログデジタル変換器。
  8. 先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較工程と、
    該第１の比較工程の結果、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、
    後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、
    該第２の比較工程を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と加算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数し、前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングでデジタル信号に変換されたアナログ信号のカウント値と減算することで後のタイミングでデジタル信号に変換されるアナログ信号のカウント値を計数するカウント計数工程とを備える
    アナログデジタル変換方法。
  9. 先のタイミングでデジタル信号に変換されたアナログ信号と、後のタイミングでデジタル信号に変換されるアナログ信号とを比較する第１の比較工程と、
    該第１の比較工程の結果、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、
    後のタイミングでデジタル信号に変換されるアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、
    前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が大きい場合には、前記第２の比較工程を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値から昇順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数し、前記第１の比較工程の結果が先のタイミングでデジタル信号に変換されたアナログ信号よりも後のタイミングでデジタル信号に変換されるアナログ信号の方が小さい場合には、前記第２の比較工程を開始した時点から先のタイミングでデジタル信号に変換されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングでデジタル信号に変換されたアナログ信号のカウント値から降順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングでデジタル信号に変換されるアナログ信号のカウント値として計数するカウント計数工程とを備える
    アナログデジタル変換方法。
  10. 入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、
    該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、
    後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    該第２の比較部による比較処理を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と加算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には前記第２の比較部による比較処理が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と減算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数するカウンタとを備える
    撮像装置。
  11. 入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、
    該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、
    後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    前記第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には、前記第２の比較部による比較処理を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から昇順にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には、前記第２の比較部による比較処理を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から降順にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数するカウンタとを備える
    撮像装置。
  12. 入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、
    該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、
    後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を記憶するカウント値記憶手段と、
    前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後にカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を前記カウント値記憶手段に記憶されたカウント値に加算若しくは減算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数するカウンタとを備える
    撮像装置。
  13. 入射光に応じたアナログ信号を蓄積する画素がマトリクス状に配列された画素アレイ部と、
    該画素アレイ部の画素列毎に設けられ、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較部と、
    該第１の比較部の比較処理の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成部と、
    後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成部で生成された参照信号とを比較する第２の比較部と、
    先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を記憶するカウント値記憶手段と、
    前記第２の比較部による比較処理を開始した時点から前記カウント値記憶手段に記憶されたカウント値に達する期間の経過後に、前記カウント値記憶手段に記憶されたカウント値からカウントを開始し、前記第２の比較部による比較処理が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数するカウンタとを備える
    撮像装置。
  14. 後のタイミングで読み出しが行なわれた画素は、先のタイミングで読み出しが行なわれた画素と隣接している
    請求項１０、請求項１１、請求項１２または請求項１３に記載の撮像装置。
  15. マトリクス状に配列された画素で入射光に応じたアナログ信号を蓄積する蓄積工程と、
    先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較工程と、
    該第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、
    後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、
    該第２の比較工程を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後にカウントを開始し、前記第１の比較工程の結果が先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と加算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数し、前記第１の比較工程の結果が先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には前記第２の比較工程が完了するまでのカウント値を先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値と減算することで後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値を計数するカウント計数工程とを備える
    撮像装置の駆動方法。
  16. マトリクス状に配列された画素で入射光に応じたアナログ信号を蓄積する蓄積工程と、
    先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号とを比較する第１の比較工程と、
    該第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合にはダウンカウントの参照信号を生成し、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合にはアップカウントの参照信号を生成する参照信号生成工程と、
    後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号と、前記参照信号生成工程で生成される参照信号とを比較する第２の比較工程と、
    前記第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が大きい場合には、前記第２の比較工程を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から昇順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数し、前記第１の比較工程の結果、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号よりも後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号の方が小さい場合には、前記第２の比較工程を開始した時点から先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値に達する期間の経過後に、先のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値から降順にカウントを開始し、前記第２の比較工程が完了するまでのカウント値を後のタイミングで読み出しが行なわれた画素で生成されたアナログ信号のカウント値として計数するカウント計数工程とを備える
    撮像装置の駆動方法。
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