JP5806539B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関し、特に、アナログ・デジタル変換器で変換した画像デジタル信号を、アナログ・デジタル変換器から信号保持回路へ転送する固体撮像装置に関する。

従来、カメラは、フィルム型が主流であった。しかし、近年、デジタル処理技術の発展に伴い、カメラもフィルム型からデジタル型に置換えが生じている。さらに、デジタル型のカメラは、画質の向上が著しく、最新のデジタル型のカメラでは、フィルム型のカメラの画質を超える画質を有している。デジタル型のカメラの画質を向上させるキーデバイスが固体撮像素子である。

デジタル型のカメラに利用される固体撮像素子には、大きく分けてＣＣＤ（Charge Coupled Device）と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとがある。特に、カメラの高機能化の観点から、周辺回路を搭載しやすいＣＭＯＳイメージセンサに注目が集まっている。

さらに、ＣＭＯＳイメージセンサは、画素アレイ上の各撮像素子で受光した光を光電変換した画像アナログ信号をそのまま出力するアナログ方式と、光電変換した画像アナログ信号を画像デジタル信号に変換して出力するデジタル方式とがある。特に、データ処理速度の観点から、高速化しやすいデジタル方式のＣＭＯＳイメージセンサに注目が集まっている。

具体的に、デジタル方式のＣＭＯＳイメージセンサは、データ処理速度が速いため、動画の撮像が可能で、かつ画像処理を組み合わせたさまざまな応用処理が可能である。たとえば、カメラが、テニスラケットにボールが当たった瞬間を判断して、自動的にシャッターを押す処理や、運動会で子供がゴールする瞬間を判断して、自動的にシャッターを押し、ゴールする子供の顔を撮像する処理などが可能となる。上述のような処理を行なうためには、特に、撮像した画像アナログ信号を画像デジタル信号に高速に変換し、変換した画像デジタル信号を高速に画像処理回路に転送する必要がある。

しかし、ＣＭＯＳイメージセンサは、撮像した画像アナログ信号を画像デジタル信号に変換するために大量のデータ処理が必要となる。たとえば、撮像素子の数が１０００万個（１０００万画素）のＣＭＯＳイメージセンサで、フレームレートが３０ｆｐｓの動画を撮像した場合、一つのアナログ・デジタル変換器（ＡＤＣ）でデータ処理を行なうと、３ｎｓの期間に、一つの撮像素子（一画素）の画像アナログ信号を階調の画像デジタル信号に変換し、レジスタに転送する処理を行なう必要があり、実現することが困難である。

そこで、特許文献１に示すイメージセンサでは、アナログ・デジタル変換器を画素アレイの各列に配置してある。たとえば、１０００万画素のＣＭＯＳイメージセンサでは、水平方向に３９００画素（３９００列）、垂直方向に２６００画素（２６００行）で構成され、各列にアナログ・デジタル変換器を配置することで、最大１２．８μｍの期間に画像アナログ信号を画像デジタル信号に変換し、レジスタに転送する処理を行なえばよく、実現することが可能である。また、特許文献１に示すイメージセンサでは、画素アレイを２つのグループに分け、それぞれのグループで画像アナログ信号を画像デジタル信号に変換し、レジスタに転送する処理を行なうことで、より高速にデータ処理を行なうことが可能である。

特開２０００−１５２０８２号公報

ＣＭＯＳイメージセンサは、アナログ・デジタル変換器で変換した画像デジタル信号を、レジスタに転送する場合、転送信号（ＴＲＦ信号）に基づいて転送処理が開始され、たとえば一画素が１２ビット（４０９６階調）の画像デジタル信号を、水平方向の３９００画素分転送すると、４６８００ビットもの画像デジタル信号を一度にレジスタに転送することになる。ここで、１ビットのデータをレジスタに転送するときに、約１００μＡの瞬時電流がＣＭＯＳイメージセンサに発生すると仮定すると、転送信号の立上がりエッジにおいて、４６８００ビット×１００μＡ＝４．６８Ａもの瞬時電流がＣＭＯＳイメージセンサに発生することになる。一般的に、ＣＭＯＳイメージセンサに電力を供給する電源回路は、約４．６８Ａもの巨大な瞬時電流を流すことができないため、電源電圧が降下し、アナログ・デジタル変換器や画素アレイへの回り込み雑音が増大するという問題があった。

また、特許文献１に示すイメージセンサは、画素アレイを２つのグループに分け、それぞれのグループで画像アナログ信号を画像デジタル信号に変換し、レジスタに転送する処理を行なうので、画像アナログ信号を画像デジタル信号に変換する回数が増えるとともに、アナログ・デジタル変換器からレジスタに転送する処理も増えるため、画像デジタル信号をレジスタに転送するときに生じる瞬時電流が増加し、アナログ・デジタル変換器や画素アレイへの回り込み雑音が増大するという問題があった。

それゆえに、本発明は、画像デジタル信号をアナログ・デジタル変換器からレジスタ（信号保持回路）に転送するときに生じる瞬時電流を低減し、アナログ・デジタル変換器や画素アレイへの回り込み雑音を軽減することができる固体撮像装置を提供することを目的とする。

上記課題を解決するために、本発明は、マトリックス状に配置された複数の撮像素子を有する画素アレイと、画素アレイの行を選択する行選択回路と、画素アレイの各列に配置され、行選択回路で選択した撮像素子から読出した画像アナログ信号を画像デジタル信号に変換する複数のアナログ・デジタル変換器と、アナログ・デジタル変換器で変換した画像デジタル信号を、画素アレイの列ごとに保持する複数の信号保持回路と、変換した画像デジタル信号をアナログ・デジタル変換器から信号保持回路へ転送するタイミングを制御する制御信号を生成する制御信号生成部とを備え、画素アレイの一辺に配置された複数のアナログ・デジタル変換器および複数の信号保持回路を複数のグループに分けられ、複数のグループは、第１グループ、第２グループおよび第３グループを有し、制御信号生成部は、変換した画像デジタル信号をアナログ・デジタル変換器から信号保持回路へ転送する処理を開始する転送信号と、グループを選択する選択信号とを論理演算し、制御信号を生成し第１グループを選択する第１論理回路、第２グループを選択する第２論理回路および第３グループを選択する第３論理回路とを有し、選択信号は第１遅延回路を介して第２論理回路へ入力されて第１遅延回路および第２遅延回路を介して第３論理回路へ入力され、第１論理回路と第３論理回路とは同一の論理で構成される。

本発明に係る固体撮像装置によれば、制御信号生成部が、変換した画像デジタル信号を、互いに並列に動作するアナログ・デジタル変換器から信号保持回路へ転送するタイミングを、少なくとも一つのグループを含む単位ごとにずらした制御信号を生成するので、同じタイミングで画像デジタル信号をアナログ・デジタル変換器から信号保持回路に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、アナログ・デジタル変換器や画素アレイへの回り込み雑音を軽減することができる。

アナログ方式のＣＭＯＳイメージセンサの構成を示す概略図である。 デジタル方式のＣＭＯＳイメージセンサの構成を示す概略図である。 固体撮像装置の各部の配置例を示す配置図である。 固体撮像装置の画素アレイおよびコラム回路の部分を拡大した概略図である。 画素ＰＸの電気的な等価回路を示す回路図である。 コラムＡＤＣおよびレジスタの構成を示す概略図である。 コラムＡＤＣの構成を図示した固体撮像装置のブロック図である。 ＣＤＳ回路の回路構成の一例を示す回路図である。 画像アナログ信号の信号電圧およびランプ電圧Ｖｒａｍｐの時間変化を示す図である。 サブレンジ型のＡＤＣの構成を示す回路図である。 ラッチ回路およびレジスタの回路構成を示す回路図である。 本発明の実施の形態１に係る固体撮像装置のコラムＡＤＣおよびレジスタの構成を示す概略図である。 本発明の実施の形態１に係る固体撮像装置の動作を説明するためのタイミングチャートである。 本発明の実施の形態２に係る固体撮像装置のコラムＡＤＣおよびレジスタの構成を示す概略図である。 本発明の実施の形態２に係る固体撮像装置の動作を説明するためのタイミングチャートである。 本発明の実施の形態３に係る固体撮像装置のコラムＡＤＣおよびレジスタの構成を示す概略図である。 本発明の実施の形態３に係る固体撮像装置の動作を説明するためのタイミングチャートである。 本発明の実施の形態４に係る固体撮像装置のコラムＡＤＣおよびレジスタの構成を示す概略図である。 本発明の実施の形態５に係る固体撮像装置のコラムＡＤＣおよびレジスタの構成を示す概略図である。 本発明の実施の形態５に係る固体撮像装置の動作を説明するためのタイミングチャートである。

本発明の実施の形態における固体撮像装置の詳細を説明する前に、その背景となる技術について説明する。

図１は、アナログ方式のＣＭＯＳイメージセンサの構成を示す概略図である。図１に示すアナログ方式のＣＭＯＳイメージセンサ１００は、マトリックス状に配置された複数の撮像素子（画素）を有する画素アレイ（Image Array）１１０と、垂直方向（列方向）に画素の走査を行なう垂直走査回路（Ｖ−Ｓｃａｎｎｅｒ）１２０と、列（コラム）ごとに配置されるコラムアンプ（Column Amp.）１３０と、水平方向（行方向）に画素の走査を行なう水平走査回路（Ｈ−Ｓｃａｎｎｅｒ）１４０とを含む。

コラムアンプ１３０は、垂直走査回路１２０による走査によって順次送られてくる各画素の画像アナログ信号を増幅する。コラムアンプ１３０で増幅した画像アナログ信号は、水平走査回路１４０による走査によってチップ外に配置されたＡＦＥ（Analog Front End）１５０に出力される。ＡＦＥ１５０は、ＣＭＯＳイメージセンサ１００から出力された画像アナログ信号を画像デジタル信号に変換して出力する。

このように、アナログ方式のＣＭＯＳイメージセンサ１００は、チップ外のＡＦＥ１５０で、すべての画素について画像アナログ信号から画像デジタル信号への変換処理を行なうので、変換した画像デジタル信号の特性が均一であるといった利点がある。 反面、ＣＭＯＳイメージセンサ１００からＡＦＥ１５０へ画像アナログ信号を転送する速度には限界があり、アナログ方式のＣＭＯＳイメージセンサ１００は、動画などの高フレームレートの処理には不向きである。また、アナログ方式のＣＭＯＳイメージセンサ１００は、別途ＡＦＥ１５０を設計する必要があるといった欠点もある。

図２は、デジタル方式のＣＭＯＳイメージセンサの構成を示す概略図である。図２に示すデジタル方式のＣＭＯＳイメージセンサ２００は、マトリックス状に配置された複数の撮像素子（画素）を有する画素アレイ（Image Array）２１０と、垂直方向（列方向）に画素の走査を行なう垂直走査回路２２０と、列（コラム）ごとに配置されるコラムアンプ（Column Amp.）２３０と、コラムアンプ２３０から出力される画像アナログ信号を画像デジタル信号に変換するコラムＡＤＣ（Column Analog Digital Converter）２４０と、水平方向（行方向）に画素の走査を行なう水平走査回路２５０とを含む。

コラムアンプ２３０は、垂直走査回路２２０による走査によって順次送られてくる各画素の画像アナログ信号を増幅してコラムＡＤＣ２４０に出力する。コラムＡＤＣ２４０は、コラムアンプ２３０で増幅された画像アナログ信号を画像デジタル信号に変換する。コラムＡＤＣ２４０で変換された画像デジタル信号は、水平走査回路１４０による走査によってチップ外に出力される。

このように、デジタル方式のＣＭＯＳイメージセンサ２００は、変換された画像デジタル信号をチップ外に出力するデジタル転送であるため、転送する速度を高速化することが可能である。また、デジタル方式のＣＭＯＳイメージセンサ２００は、変換された画像デジタル信号をチップ外に出力するため、既存のＬＶＤＳ（Low Voltage Differential Signaling）などのデータ出力Ｉ／Ｆ（Interface）を流用することが可能である。さらに、コラムＡＤＣ２４０がコラムアンプ２３０に直結されているため、低ノイズ、高精度の設計が可能である。

反面、デジタル方式のＣＭＯＳイメージセンサ２００は、列ごとにコラムＡＤＣ２４０を配置してあるため、コラムＡＤＣ２４０ごとに画像アナログ信号から画像デジタル信号への変換処理を行なうので、変換した画像デジタル信号の特性にばらつきが発生するといった欠点がある。ただし、デジタル方式のＣＭＯＳイメージセンサ２００は、線形性ＦＰＮ（Fixed Pattern Noise）補正を用いて画像デジタル信号のデジタル補正を行なうことが可能である。

本発明の実施の形態における固体撮像装置は、コラムＡＤＣを含むデジタル方式のイメージセンサであり、以下、デジタル方式のイメージセンサとして説明する。図３は、固体撮像装置の各部の配置例を示す配置図である。図３に示す固体撮像装置１０は、画素アレイ１１と、画素の列ごとに配置してあるコラムＡＤＣ１２、ＰＧＡ（Programmable Gain Amplifier）１６、およびレジスタ１７と、垂直走査回路（画素アレイ１１の行を選択する行選択回路）１３と、水平走査回路１４と、ＩＯ（Input Output）部１５と、ＴＧ（Timing Generator）１６０とを含む。なお、固体撮像装置１０は、図示していないが、全体的な動作を制御する制御回路なども含む。ここで、ＴＧ１６０は、イメージセンサ２００を制御するための制御信号を生成し、イメージセンサ２００に供給する。

たとえば、固体撮像装置１０のうち数ｍｍ〜数１０ｍｍ程度の幅に水平方向の数１０００画素分の撮像素子（画素）が配置されている。また、固体撮像装置１０のうち数ｍｍ〜数１０ｍｍ程度の高さに垂直方向の数１０００画素分の撮像素子（画素）が配置されている。

コラムＡＤＣ１２は、画素アレイ１１の上下に配置してあり、２列の画素の幅に１つのコラムＡＤＣ１２を配置する構成となっている。したがって、コラムＡＤＣ１２は、画素アレイ１１を挟んで上下に、水平方向の画素数の半分に対応した個数それぞれ配置してある。また、ＰＧＡ１６およびレジスタ１７は、各コラムＡＤＣ１２に対応して設け、画素アレイ１１を挟んで上下に、水平方向の画素数の半分に対応した個数それぞれ配置してある。なお、コラムＡＤＣ１２、ＰＧＡ１６およびレジスタ１７で、コラム回路を構成するものとする。

コラム回路の幅は１画素の幅の２倍で、数μｍ〜数１０μｍ程度の幅である。また、コラム回路の高さの和は数ｍｍ程度である。そのため、コラム回路の形状は、非常に細長い形状となっている。コラムＡＤＣ１２、ＰＧＡ１６およびレジスタ１７は、コラム回路の細長い形状の制約のもとで設計しなければならならず、小面積で簡単な回路構成にし、省電力化が可能な構成にすることが必要となる。

図４は、固体撮像装置１０の画素アレイ１１およびコラム回路の部分を拡大した概略図である。画素アレイ１１の画素ＰＸの２列に対して１個のコラム回路が設けてあり、それぞれのコラム回路は、コラムＡＤＣ１２と、ＰＧＡ１６と、レジスタ１７とを含む。

ＰＧＡ１６は、列方向の画素ＰＸから順次送られてくる各画素の画像アナログ信号を増幅してコラムＡＤＣ１２に出力する。コラムＡＤＣ１２は、ＰＧＡ１６で増幅した画像アナログ信号を画像デジタル信号に変換してレジスタ１７に転送する。レジスタ１７は、コラムＡＤＣ１２で変換した画像デジタル信号を保持する信号保持回路である。レジスタ１７に保持された画像デジタル信号は、水平走査回路１４で発生するクロック信号によって順次読出され、出力バス１８を介して１２ビット単位でチップ外に出力される。なお、画素アレイ１１の上部も同様のコラム回路が配置されており、同様の動作によりレジスタ１７に保持された画像デジタル信号が、チップ外に出力される。

図５は、画素ＰＸの電気的な等価回路を示す回路図である。画素ＰＸは、光信号を電気信号に変換するフォトダイオード３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３によって生成された電気信号を伝達する転送トランジスタ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットするリセットトランジスタ１とを含む。

さらに、画素ＰＸは、フローティングディフュージョン７上の信号電位に応じた電位を出力するソースフォロアトランジスタ４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を垂直読出線９上に伝達する行選択トランジスタ５とを含む。トランジスタ１，２，４および５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。

以下、図５に示す画素ＰＸの信号読出時の動作を説明する。
最初に、リセット制御信号ＲＸがハイレベル（以下、Ｈレベルと略す。）にされ、フローティングディフュージョン７が初期化された後に、リセット制御信号ＲＸがローレベル（以下、Ｌレベルと略す。）に設定される。この動作により、先のサイクルにおいて光電変換によってフローティングディフュージョン７に蓄積された電荷が初期化される。

次に、行選択信号ＳＬがＨレベルとなり、ソースフォロアトランジスタ４を介して、フローティングディフュージョン７上の電位に応じた信号が垂直読出線９上に伝達される。この信号が、後述するサンプリング回路（ＣＤＳ回路）に含まれる参照用の容量素子に充電される。

上記の出力後に行なわれる画素読出し期間においては、まず、画素ＰＸに光が照射されることによる光電変換によって電荷が発生しているものとする。次に、転送制御信号ＴＸがＨレベルになることによって、蓄積された電荷がフローティングディフュージョン７へ伝達される。さらに、行選択信号ＳＬがＨレベルになることによって、フローティングディフュージョン７上の電位に応じた信号が、垂直読出線９上に伝達され、後述するサンプリング回路（ＣＤＳ回路）に含まれる信号電荷蓄積容量素子が充電される。

次いで、読出された参照電位および信号電位が差動増幅されて、画素ＰＸの情報が読出される。

１つの画素ＰＸに対して２回サンプリングを行ない、参照電位および信号電位を比較することにより、いわゆる相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）動作を行なって、画素ＰＸにおけるばらつきの影響を相殺し、フォトダイオード３により生成された電気信号のみを読出す。

画素ＰＸの情報の読出しが完了すると、次に、行選択信号ＳＬがＬレベルとなり、行選択トランジスタ５がオフ状態となる。

画素ＰＸは行列状に配列されており、１行の画素ＰＸについて、並列に、画素ＰＸの情報の読出しが行なわれる。

図６は、コラムＡＤＣ１２およびレジスタ１７の構成を示す概略図である。図６に示すコラムＡＤＣ１２およびレジスタ１７を含む回路Ａは、図４に示すコラム回路の一部を構成している。さらに、回路Ａは、コラムＡＤＣ１２とレジスタ１７との接続を切替えるスイッチング素子１９ａと、レジスタ１７と出力バスとの接続を切替えるスイッチング素子１９ｂとを含む。スイッチング素子１９ａは、ＴＧ１６０で発生する転送信号ＴＲＦによって、コラムＡＤＣ１２とレジスタ１７とを接続して、コラムＡＤＣ１２で変換した画像デジタル信号を、コラムＡＤＣ１２からレジスタ１７へ転送する。転送信号ＴＲＦは、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する処理を開始する信号であり、特に、信号の立上がりエッジのタイミングで、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する。スイッチング素子１９ｂは、水平走査回路１４で発生するクロック信号ＨＳＣＡＮによって、レジスタ１７と出力バス１８とを接続して、レジスタ１７で保持した画像デジタル信号を、レジスタ１７から出力バス１８へ出力する。

次に、コラムＡＤＣ１２の構成を、さらに詳しく示した図面を用いて固体撮像装置１０の動作を説明する。図７は、コラムＡＤＣ１２の構成を図示した固体撮像装置１０のブロック図である。図７に示すコラムＡＤＣ１２は、比較器１２２と、ラッチ回路１２３とを含む。

まず、図７に示す固体撮像装置１０は、垂直走査回路１３による走査によって画素アレイ１１の行を選択し、選択した行の画素アレイ１１内にある画素ＰＸの画像アナログ信号をＣＤＳ回路１２１に出力する。ＣＤＳ回路１２１は、相関二重サンプリング動作を行なって、画素ＰＸにおけるばらつきの影響を相殺し、フォトダイオード３により生成された電気信号のみを読出す回路である。

図８は、ＣＤＳ回路１２１の回路構成の一例を示す回路図である。図８に示すＣＤＳ回路１２１は、ＭＯＳトランジスタ（以下、単にトランジスタという）Ｔｒ６〜Ｔｒ９と、コンデンサＣ１、Ｃ２と、増幅器ＡＰ１，ＡＰ２と、差動演算増幅器（以下、オペアンプという）ＯＰとを備えている。トランジスタＴｒ６のゲートは第１制御信号線に、トランジスタＴｒ７のゲートは第２制御信号線に、それぞれ接続される。トランジスタＴｒ６のドレインとトランジスタＴｒ７のドレインとが接続されており、その接続点は画素ＰＸに接続される。

トランジスタＴｒ６のソースはトランジスタＴｒ８のドレインに接続されており、その接続点にサンプルホールド用のコンデンサＣ１（信号電荷蓄積容量素子）の一端が接続されている。コンデンサＣ１の他端はグランドに接続されている。また、トランジスタＴｒ７のソースはトランジスタＴｒ９のドレインに接続されており、その接続点にサンプルホールド用のコンデンサＣ２（参照用の容量素子）の一端が接続されている。コンデンサＣ２の他端はグランドに接続されている。トランジスタＴｒ９のゲートはトランジスタＴｒ８のゲートに接続され、第３制御信号線に接続される。

トランジスタＴｒ８のソースは増幅器ＡＰ１を介してオペアンプＯＰの正入力端子に接続され、トランジスタＴｒ９のソースは増幅器ＡＰ２を介してオペアンプＯＰの負入力端子に接続されている。

画素ＰＸの情報が読出されるタイミングで、第１制御信号線がＨレベルとなりＣＤＳ回路１２１のトランジスタＴｒ６が導通状態となる。これにより、画素ＰＸから読出された情報（信号電位）が、ＣＤＳ回路１２１のサンプルホールド用のコンデンサＣ１に保持される。

次に、画素ＰＸの情報がリセットされるタイミングで、第２制御信号線がＨレベルとなりＣＤＳ回路１２１のトランジスタＴｒ７が導通状態となる。これにより、画素ＰＸのリセット時の電圧（参照電位）が、ＣＤＳ回路１２１のサンプルホールド用のコンデンサＣ２に保持される。そして、第３制御信号線がＨレベルとなると、ＣＤＳ回路１２１のトランジスタＴｒ８およびＴｒ９が導通状態となり、オペアンプＯＰは、コンデンサＣ１に蓄積された電荷（信号電位）と、コンデンサＣ２に蓄積された電荷（参照電位）との差を演算する。そして、この差がフォトダイオード３により生成された電気信号のみで、当該電気信号がＰＧＡ１６に出力される。

このように、ＣＤＳ回路１２１は、リセットを行う前の画素ＰＸの情報と、リセット時の画素ＰＸの電圧との差に基づいて相関二重サンプリングを行い、ノイズが除去された画像信号をＰＧＡ１６に出力する。

図７に戻って、比較器１２２は、ＰＧＡ１６で増幅した画像アナログ信号と、ＤＡＣ（Digital Analog Converter）３２で生成する階段状に変化するランプ電圧Ｖｒａｍｐとを比較する。比較器１２２は、画像アナログ信号と、ランプ電圧Ｖｒａｍｐとが一致したタイミングでトリガ信号ＣＭＰを出力する。

ラッチ回路１２３は、比較器１２２から出力するトリガ信号ＣＭＰのタイミングで、ランプ電圧Ｖｒａｍｐと連動してカウンタ値が増えるカウンタ３４のカウンタ信号を保持する。コラムＡＤＣ１２は、ラッチ回路１２３で保持したカウンタ信号が、画素ＰＸの画像アナログ信号をデジタル信号に変換した画像デジタル信号となる。

ここで、カウンタ３４は、画素ＰＸの画像アナログ信号をデジタル信号に変換する処理を開始するまでにＴＧ１６０からの信号で、カウンタ値が初期設定時のカウンタ値に戻り、転送制御信号ＴＸによってカウンタ値を増やすカウントを開始する。ランプ電圧Ｖｒａｍｐも、カウンタ値に連動して電圧が階段状に増える。図９は、画像アナログ信号の信号電圧およびランプ電圧Ｖｒａｍｐの時間変化を示す図である。図９に示すように、ランプ電圧Ｖｒａｍｐは、最小電圧から１ＬＳＢ（Least Significant Bit）の刻みで変動させて、階段状に増える。ここで、ＬＳＢは、コラムＡＤＣ１２でアナログ信号からデジタル信号へ変換する処理のステップで、１２ビットのデジタル信号へ変換する処理の場合、ＬＳＢは、４０９６（２の１２乗）ステップとなる。なお、ランプ電圧Ｖｒａｍｐは、最大電圧から１ＬＳＢの刻みで変動させて、階段状に減らしてもよい。また、図９に示すように、比較器１２２は、画像アナログ信号の信号電圧とランプ電圧Ｖｒａｍｐとが一致するタイミングでトリガ信号ＣＭＰを出力する。

コラムＡＤＣ１２は、図７に示した積分型のＡＤＣに限定されるものではなく、サブレンジ型のＡＤＣであってもよい。

図１０は、サブレンジ型のＡＤＣの構成を示す回路図である。図１０に示すコラムＡＤＣは、電荷比較方式を用いたサブレンジ型のＡＤＣの一例が示してある。サブレンジ型のＡＤＣは、ＡＤ変換ステージをＣｏａｒｓｅとＦｉｎｅとの２段階に分けてある。なお、ＡＤ変換の方式は、リアルタイム処理が可能な変換速度を有するとともに、図３に示した細長い形状の制約内で形成することが可能であれば、電荷比較方式に限定されない。

図１０において、サブレンジ型のＡＤＣは、スイッチ３１およびスイッチ３３と、比較器３６と、コンデンサＣ３およびコンデンサＣ４１〜コンデンサＣ４８と、スイッチ５１〜５３とを含む。

次に、ラッチ回路１２３は、保持した画像デジタル信号をレジスタ１７に転送する。レジスタ１７は、ラッチ回路１２３から転送された画像デジタル信号を保持し、水平走査回路１４で発生するクロック信号ＨＳＣＡＮによって、保持した画像デジタル信号を出力バスを介してＩＯ部１５に出力する。

ここで、ラッチ回路１２３およびレジスタ１７の回路構成について説明する。図１１は、ラッチ回路１２３およびレジスタ１７の回路構成を示す回路図である。図１１に示す回路図は、ラッチ回路１２３、レジスタ１７、およびスイッチング素子１９ａ，１９ｂを含む。

ラッチ回路１２３は、トリガ信号ＣＭＰをゲートに受けカウンタ信号ＣＮＴ＿ＢＵＦをドレインに受けるＮＭＯＳトランジスタＭＴ１と、トリガ信号ＣＭＰをゲートに受けカウンタ信号ＣＮＴ＿ＢＵＦの反転信号ＣＮＴ＿ＢＵＦ＿Ｂをドレインに受けるＮＭＯＳトランジスタＭＴ２と、カウンタ信号ＣＮＴ＿ＢＵＦおよびカウンタ信号ＣＮＴ＿ＢＵＦの反転信号ＣＮＴ＿ＢＵＦ＿Ｂのデータを保持するための保持回路を構成するインバータＭＩＮＶ１、ＭＩＮＶ２とを含む。

ラッチ回路１２３は、さらに、インバータＭＩＮＶ１の出力信号をゲートに受けソースが接地電位に接続されるＮＭＯＳトランジスタＭＴ３と、ＭＩＮＶ２の出力信号をゲートに受けソースが接地電位に接続されるＮＭＯＳトランジスタＭＴ４とを含む。

ラッチ回路１２３は、カウンタ信号ＣＮＴ＿ＢＵＦおよびその反転信号ＣＮＴ＿ＢＵＦ＿Ｂはトリガ信号ＣＭＰに制御され、トリガ信号ＣＭＰがＨレベルの期間、データ（画像デジタル信号）の書込みが続き、トリガ信号ＣＭＰの立下がりエッジで、データ（画像デジタル信号）を保持する。

ラッチ回路１２３が保持するデータ（画像デジタル信号）は、転送信号ＴＲＦがＨレベルになると、スイッチング素子１９ａのＮＭＯＳトランジスタＳＴ１，ＳＴ２がオン状態となり、ラッチ回路１２３とレジスタ１７とが接続することでレジスタ１７に転送される。なお、レジスタ１７は、ラッチ回路１２３と同一の回路構成であるため、説明を繰り返さない。

スイッチング素子１９ｂは、ゲートに水平走査回路１４で発生するクロック信号ＨＳＣＡＮを受け、レジスタ１７で保持しているデータ（画像デジタル信号）の出力が供給されるノードをそれぞれドレインに接続したＮＭＯＳトランジスタＳＴ５、ＮＭＯＳトランジスタＳＴ６を含む。レジスタ１７に保持されているデータ（画像デジタル信号）は、クロック信号ＨＳＣＡＮがＨレベルになると、信号ＤＴ、信号ＤＢとして出力バスを介してＩＯ部１５に出力される。

（実施の形態１）
次に、本発明の実施の形態１に係る固体撮像装置１０について説明する。本発明の実施の形態１に係る固体撮像装置１０は、コラムＡＤＣ１２およびレジスタ１７の構成が異なる以外、前述した固体撮像装置１０の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。

図１２は、本発明の実施の形態１に係る固体撮像装置１０のコラムＡＤＣ１２およびレジスタ１７の構成を示す概略図である。図１２に示すコラムＡＤＣ１２およびレジスタ１７は、ｋ列（ｋは１以上の自然数）の画素を含むグループに分け、分けたグループごとに、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御する制御信号を生成する論理回路２０、論理回路２１を設けてある。論理回路２０および論理回路２１が、互いに並列に動作するコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御する制御信号を生成する制御信号生成部として機能している。なお、前述したように、変換した画像デジタル信号は、コラムＡＤＣ１２のラッチ回路１２３からレジスタ１７へ転送されるが、説明を簡単にするため、以下では、コラムＡＤＣ１２からレジスタ１７へ転送されるものと説明する。

論理回路２０は、ＡＮＤ回路であり、入力する転送信号ＴＲＦと選択信号ＳＥＬとがともにＨレベル（”０”と”１”とで表した場合の”１”）の場合に、論理演算してＨレベルの制御信号を生成する。論理回路２１は、選択信号ＳＥＬのレベルが反転して入力されるＡＮＤ回路であり、入力する転送信号ＴＲＦがＨレベル、選択信号ＳＥＬがＬレベル（”０”と”１”とで表した場合の”０”）の場合に、論理演算してＨレベルの制御信号を生成する。

つまり、固体撮像装置１０は、１ビットの選択信号ＳＥＬを用いて、Ｈレベルの制御信号を生成する回路を論理回路２０と論理回路２１とで切替えている。そのため、論理回路２０が生成する制御信号がＨレベルとなるタイミングと、論理回路２１が生成する制御信号がＨレベルとなるタイミングとが異なり、論理回路２０を設けたグループと、論理回路２１を設けたグループとで、画像デジタル信号の転送のタイミングをずらすことができる。

図１３は、本発明の実施の形態１に係る固体撮像装置１０の動作を説明するためのタイミングチャートである。図１３に示すタイミングチャートは、Ｎ行目およびＮ＋１行目の画素から画像デジタル信号を読出す動作における行選択信号ＳＬ、リセット制御信号ＲＸ、転送制御信号ＴＸ、コラムＡＤＣ１２の状態、転送信号ＴＲＦ、選択信号ＳＥＬ、およびクロック信号ＨＳＣＡＮのそれぞれの信号波形を図示してある。

図１３に示すように、垂直走査回路１３は、Ｎ行目の画素を選択するためにＨレベルの行選択信号ＳＬを出力する。そして、垂直走査回路１３は、Ｈレベルのリセット制御信号ＲＸを出力して、Ｎ行目の画素をリセットした後、転送制御信号ＴＸを出力してフォトダイオード３に蓄積された電荷を画像アナログ信号として読出す。読出した画像アナログ信号は、オン状態のコラムＡＤＣ１２によって、画像デジタル信号に変換される。

変換された画像デジタル信号は、転送信号ＴＲＦおよび選択信号ＳＥＬによって、コラムＡＤＣ１２からレジスタ１７へ転送される。具体的に、選択信号ＳＥＬがＨレベルの期間に、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジで論理回路２０で生成する制御信号がＨレベルとなり、論理回路２０を設けたグループは、変換された画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する。また、選択信号ＳＥＬがＬレベルの期間に、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジで論理回路２１で生成する制御信号がＨレベルとなり、論理回路２１を設けたグループは、変換された画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する。なお、選択信号ＳＥＬがＬレベルの期間およびリセット制御信号ＲＸがＨレベルの期間のそれぞれは、転送信号ＴＲＦがＨレベルの期間と一部オーバーラップしている。

レジスタ１７に転送された画像デジタル信号は、Ｎ＋１行目の画素の画像アナログ信号が画像デジタル信号に変換されている間に、クロック信号ＨＳＣＡＮにより出力バスを介してＩＯ部１５に出力される。このように、Ｎ行目の画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングが、論理回路２０を設けたグループと、論理回路２１を設けたグループとで異なるので、３０００個の画素の画像デジタル信号を異なる２つのタイミングでコラムＡＤＣ１２からレジスタ１７へ転送することができる。そのため、固体撮像装置１０は、３０００個の画素の画像デジタル信号を同じタイミングでコラムＡＤＣ１２からレジスタ１７へ転送する場合に比べて、転送するときに生じる瞬時電流を低減（１／２の低減）し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。なお、転送制御信号ＴＸがＨレベルの期間は、雑音を軽減するため、周辺クロック（転送信号ＴＲＦ、クロック信号ＨＳＣＡＮなど）を動作させない。

図１２に示す論理回路２０および論理回路２１は、論理回路で発生する瞬時電流の低減と、占有面積を小さくするために、ｋ列のコラムＡＤＣ１２で共有されている。また、論理回路２０および論理回路２１は、図１２に示した論理回路の構成に限定されるものではなく、ＮＡＮＤ回路を用いて選択信号ＳＥＬを反転させる構成であってもよい。

以上のように、本発明の実施の形態１に係る固体撮像装置１０は、グループごとに、制御信号を生成する論理回路２０と論理回路２１とが切替わり、グループごとに、転送のタイミングをずらした制御信号を生成するので、同じタイミングで画像デジタル信号をコラムＡＤＣ１２からレジスタ１７に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

なお、論理回路２０を設けたグループと、論理回路２１を設けたグループとは、同数である場合に限定されるものではなく、論理回路２０を設けたグループが一つで、その他すべてのグループが論理回路２１を設けたグループであっても、論理回路２１を設けたグループが一つで、その他すべてのグループが論理回路２０を設けたグループであってもよい。

（実施の形態２）
実施の形態１に係る固体撮像装置１０では、１ビットの選択信号ＳＥＬを用いて、Ｈレベルの制御信号を生成する回路を論理回路２０と論理回路２１とで切替え、転送のタイミングをずらした制御信号を生成している。しかし、本実施の形態２では、２ビットの選択信号ＳＥＬを用いて、制御信号を生成する論理回路を切替える構成の固体撮像装置について説明する。

図１４は、本発明の実施の形態２に係る固体撮像装置１０のコラムＡＤＣおよびレジスタの構成を示す概略図である。図１４に示すコラムＡＤＣ１２およびレジスタ１７は、ｋ列（ｋは１以上の自然数）の画素を含むグループに分け、分けたグループごとに、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御する制御信号を生成する論理回路２２〜論理回路２５を設けてある。論理回路２２〜論理回路２５が、互いに並列に動作するコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御する制御信号を生成する制御信号生成部として機能している。なお、本発明の実施の形態２に係る固体撮像装置１０は、論理回路２２〜論理回路２５の構成が異なる以外、実施の形態１に係る固体撮像装置１０の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態１でも述べたように、変換した画像デジタル信号は、コラムＡＤＣ１２のラッチ回路１２３からレジスタ１７へ転送されるが、説明を簡単にするため、以下では、コラムＡＤＣ１２からレジスタ１７へ転送されるものと説明する。

論理回路２２は、ＡＮＤ回路であり、入力する転送信号ＴＲＦ、選択信号ＳＥＬ＜１＞、および選択信号ＳＥＬ＜０＞がすべてＨレベルの場合に、論理演算してＨレベルの制御信号を生成する。論理回路２３は、選択信号ＳＥＬ＜０＞のレベルが反転して入力されるＡＮＤ回路であり、入力する転送信号ＴＲＦおよび選択信号ＳＥＬ＜１＞がともにＨレベル、選択信号ＳＥＬ＜０＞がＬレベルの場合に、論理演算してＨレベルの制御信号を生成する。論理回路２４は、選択信号ＳＥＬ＜１＞のレベルが反転して入力されるＡＮＤ回路であり、入力する転送信号ＴＲＦおよび選択信号ＳＥＬ＜０＞がともにＨレベル、選択信号ＳＥＬ＜１＞がＬレベルの場合に、論理演算してＨレベルの制御信号を生成する。論理回路２５は、選択信号ＳＥＬ＜０＞および選択信号ＳＥＬ＜１＞のレベルが反転して入力されるＡＮＤ回路であり、入力する転送信号ＴＲＦがＨレベル、選択信号ＳＥＬ＜０＞および選択信号ＳＥＬ＜１＞がともにＬレベルの場合に、論理演算してＨレベルの制御信号を生成する。

つまり、本実施の形態２に係る固体撮像装置１０は、２ビットの選択信号ＳＥＬに基づいて、Ｈレベルの制御信号を生成する論理回路２２〜論理回路２５を切替えている。そのため、論理回路２２が生成する制御信号がＨレベルとなるタイミングと、論理回路２３が生成する制御信号がＨレベルとなるタイミングとが異なり、論理回路２４を設けたグループと、論理回路２５を設けたグループとで、画像デジタル信号の転送のタイミングをずらすことができる。

図１５は、本発明の実施の形態２に係る固体撮像装置１０の動作を説明するためのタイミングチャートである。図１５に示すタイミングチャートは、Ｎ行目およびＮ＋１行目の画素から画像デジタル信号を読出す動作における転送信号ＴＲＦ、選択信号ＳＥＬ＜０＞、および選択信号ＳＥＬ＜１＞のそれぞれの信号波形を図示してある。なお、行選択信号ＳＬ、リセット制御信号ＲＸ、転送制御信号ＴＸ、コラムＡＤＣ１２の状態、およびクロック信号ＨＳＣＡＮのそれぞれの信号波形は、図１３に示した信号波形と同じであるため、図示および説明を繰り返さない。

図１５に示すように、選択信号ＳＥＬ＜０＞および選択信号ＳＥＬ＜１＞がＨレベルの期間に、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジで制御信号が論理回路２２で生成するＨレベルとなり、論理回路２２を設けたグループは、変換された画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する。また、選択信号ＳＥＬ＜０＞がＬレベルで、選択信号ＳＥＬ＜１＞がＨレベルの期間に、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジで論理回路２３で生成する制御信号がＨレベルとなり、論理回路２３を設けたグループは、変換された画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する。さらに、選択信号ＳＥＬ＜０＞がＨレベルで、選択信号ＳＥＬ＜１＞がＬレベルの期間に、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジで論理回路２４で生成する制御信号がＨレベルとなり、論理回路２４を設けたグループは、変換された画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する。また、選択信号ＳＥＬ＜０＞および選択信号ＳＥＬ＜１＞がＬレベルの期間に、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジで論理回路２５で生成する制御信号がＨレベルとなり、論理回路２５を設けたグループは、変換された画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する。

このように、Ｎ行目の画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングが、論理回路２２〜論理回路２５を設けたグループのそれぞれで異なるので、３０００個の画素の画像デジタル信号を異なる４つのタイミングでコラムＡＤＣ１２からレジスタ１７へ転送することができる。そのため、固体撮像装置１０は、３０００個の画素の画像デジタル信号を同じタイミングでコラムＡＤＣ１２からレジスタ１７へ転送する場合に比べて、転送するときに生じる瞬時電流を低減（１／４に低減）し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

図１４に示す論理回路２２、論理回路２３、論理回路２４および論理回路２５は、論理回路で発生する瞬時電流の低減と、占有面積を小さくするために、ｋ列のコラムＡＤＣ１２で共有されている。また、論理回路２２、論理回路２３、論理回路２４および論理回路２５は、図１４に示した論理回路の構成に限定されるものではなく、ＮＡＮＤ回路を用いて選択信号ＳＥＬを反転させる構成であってもよい。

以上のように、本発明の実施の形態２に係る固体撮像装置１０は、論理回路２２〜論理回路２５を設けたグループで、転送のタイミングをずらした制御信号を生成するので、同じタイミングで画像デジタル信号をコラムＡＤＣ１２からレジスタ１７に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

なお、選択信号ＳＥＬは、２ビットに限定されるものではなく、ｎビット（ｎは３以上の自然数）であってもよい。ｎビットの場合、ｎ種類の論理回路が必要となるが、画素の画像デジタル信号を同じタイミングでコラムＡＤＣ１２からレジスタ１７へ転送する画素の数を１／（２^ｎ）に減らすことができるので、転送するときに生じる瞬時電流を低減（１／（２^ｎ）に低減）し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

（実施の形態３）
実施の形態１および２に係る固体撮像装置１０では、選択信号ＳＥＬを用いて、Ｈレベルの制御信号を生成する回路を切替え、転送のタイミングをずらした制御信号を生成している。しかし、本実施の形態３では、選択信号ＳＥＬを用いず、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する処理を開始する転送信号ＴＲＦを遅延させて、グループごとに、転送のタイミングをずらした制御信号を生成する構成の固体撮像装置について説明する。

図１６は、本発明の実施の形態３に係る固体撮像装置１０のコラムＡＤＣおよびレジスタの構成を示す概略図である。図１６に示すコラムＡＤＣ１２およびレジスタ１７は、ｋ列（ｋは１以上の自然数）の画素を含むグループに分け、分けたグループごとに、転送信号ＴＲＦを遅延させる遅延回路２６を設けてある。遅延回路２６は、直列に接続され、前段の遅延回路２６で遅延させた転送信号（たとえば、ＴＲＦ＿ｎ１）を、後段の遅延回路２６でさらに遅延させて、転送信号（制御信号）（たとえば、ＴＲＦ＿ｎ２）を生成する。遅延回路２６が、互いに並列に動作するコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御する制御信号を生成する制御信号生成部として機能している。なお、本実施の形態３に係る固体撮像装置１０では、転送信号ＴＲＦ、や遅延回路２６で遅延させた転送信号（たとえば、ＴＲＦ＿ｎ１）がスイッチング素子１９ａに直接入力され、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御する制御信号として機能している。

本発明の実施の形態３に係る固体撮像装置１０は、論理回路２０、論理回路２１を設けずに複数の遅延回路２６を設けた構成である以外、実施の形態１に係る固体撮像装置１０の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態１でも述べたように、変換した画像デジタル信号は、コラムＡＤＣ１２のラッチ回路１２３からレジスタ１７へ転送されるが、説明を簡単にするため、以下では、コラムＡＤＣ１２からレジスタ１７へ転送されるものと説明する。

遅延回路２６は、転送信号ＴＲＦを遅延させる回路であれば、いずれの回路構成でもよい。たとえば、ＣＭＯＳインバータ回路で遅延回路２６を構成することで、遅延回路２６は、他の回路と同じプロセスで形成することができ、安価に製造することができる。

本実施の形態３に係る固体撮像装置１０は、転送信号ＴＲＦを、直列に接続した複数の遅延回路２６で順に遅延させ、転送信号ＴＲＦ＿ｎ１、転送信号ＴＲＦ＿ｎ２、転送信号ＴＲＦ＿ｎ３、転送信号ＴＲＦ＿ｎ４・・・を生成するので、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングをずらしている。

図１７は、本発明の実施の形態３に係る固体撮像装置１０の動作を説明するためのタイミングチャートである。図１７に示すタイミングチャートは、Ｎ行目およびＮ＋１行目の画素から画像デジタル信号を読出す動作における転送信号ＴＲＦ、および遅延させた転送信号ＴＲＦ＿ｎ１〜ＴＲＦ＿ｎ３のそれぞれの信号波形を図示してある。なお、行選択信号ＳＬ、リセット制御信号ＲＸ、転送制御信号ＴＸ、コラムＡＤＣ１２の状態、およびクロック信号ＨＳＣＡＮのそれぞれの信号波形は、図１３に示した信号波形と同じであるため、図示および説明を繰り返さない。

図１７に示すように、転送信号ＴＲＦを入力する遅延回路２６は、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジに対して、転送信号ＴＲＦ＿ｎ１のＬレベルからＨレベルに立上がるエッジを遅延させる。転送信号ＴＲＦ＿ｎ１を入力する遅延回路２６は、転送信号ＴＲＦ＿ｎ１のＬレベルからＨレベルに立上がるエッジに対して、転送信号ＴＲＦ＿ｎ２のＬレベルからＨレベルに立上がるエッジを遅延させる。転送信号ＴＲＦ＿ｎ２を入力する遅延回路２６は、転送信号ＴＲＦ＿ｎ２のＬレベルからＨレベルに立上がるエッジに対して、転送信号ＴＲＦ＿ｎ３のＬレベルからＨレベルに立上がるエッジを遅延させる。

このように、遅延回路２６が、ｋ列の画素を含むグループごとに、転送信号ＴＲＦ，ＴＲＦ＿ｎ１〜ｎ３のＬレベルからＨレベルに立上がるエッジを遅延させるので、Ｎ行目の画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングが、ｋ列の画素を含むグループごとに異なる。そのため、３０００列の画素をｋ列の画素を含むグループごと分け、異なる（３０００／ｋ）数のタイミングでコラムＡＤＣ１２からレジスタ１７へ転送することができる。そのため、固体撮像装置１０は、３０００個の画素の画像デジタル信号を同じタイミングでコラムＡＤＣ１２からレジスタ１７へ転送する場合に比べて、転送するときに生じる瞬時電流を低減（ｋ／３０００（水平方向の画素の数）に低減）し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

以上のように、本発明の実施の形態３に係る固体撮像装置１０は、複数の遅延回路２６を直列に接続し、前段の遅延回路２６で遅延させた転送信号ＴＲＦを、後段の遅延回路でさらに遅延させて、グループごとに、転送のタイミングをずらした制御信号（遅延させた転送信号ＴＲＦ）を生成するので、同じタイミングで画像デジタル信号をコラムＡＤＣ１２からレジスタ１７に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

なお、遅延回路２６は、ｋ列の画素を含むグループごとに設ける必要はなく、少なくとも一つのグループを含む単位ごとに設けてあってもよい。

（実施の形態４）
本実施の形態４では、実施の形態１と実施の形態３とを組合わせた構成の固体撮像装置について説明する。

図１８は、本発明の実施の形態４に係る固体撮像装置１０のコラムＡＤＣおよびレジスタの構成を示す概略図である。図１８に示すコラムＡＤＣ１２およびレジスタ１７は、ｋ列（ｋは１以上の自然数）の画素を含むグループに分け、分けたグループごとに、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御する制御信号を生成する論理回路２０および論理回路２１を設けてある。さらに、コラムＡＤＣ１２およびレジスタ１７は、分けたグループごとに、転送信号ＴＲＦを遅延させる遅延回路２６を設けてある。

なお、本発明の実施の形態４に係る固体撮像装置１０は、図１２に示すコラムＡＤＣ１２およびレジスタ１７の構成と、図１６に示すコラムＡＤＣ１２およびレジスタ１７の構成とを組合わせた構成であるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態１でも述べたように、変換した画像デジタル信号は、コラムＡＤＣ１２のラッチ回路１２３からレジスタ１７へ転送されるが、説明を簡単にするため、以下では、コラムＡＤＣ１２からレジスタ１７へ転送されるものと説明する。

本発明の実施の形態４に係る固体撮像装置１０は、１ビットの選択信号ＳＥＬを用いて、Ｈレベルの制御信号を生成する回路を論理回路２０と論理回路２１とで切替え、さらに、転送信号ＴＲＦを、直列に接続した複数の遅延回路２６で順に遅延させ、転送信号ＴＲＦ＿ｎ１、転送信号ＴＲＦ＿ｎ２、転送信号ＴＲＦ＿ｎ３、転送信号ＴＲＦ＿ｎ４・・・を生成する。そのため、論理回路２０が生成する制御信号がＨレベルとなるタイミングと、論理回路２１が生成する制御信号がＨレベルとなるタイミングとが異なり、かつグループごとに、転送信号ＴＲＦがＬレベルからＨレベルに立上がるエッジを遅延させてある。そのため、本発明の実施の形態４に係る固体撮像装置１０は、論理回路２０を設けたグループと、論理回路２１を設けたグループとで画像デジタル信号の転送のタイミングをずらし、かつ論理回路２０，２１を設けた同じグループ間でも、画像デジタル信号の転送のタイミングをずらすことができる。

実施の形態３に係る固体撮像装置１０のように、遅延回路２６を設けるだけで所望の効果を得るためには、転送信号ＴＲＦを遅延させる遅延時間Δｔを長くする必要がある。しかし、ＣＭＯＳインバータ回路で構成した遅延回路２６の遅延時間Δｔを長くするには、回路面積を大きくする必要があった。そこで、本発明の実施の形態４に係る固体撮像装置１０では、実施の形態１と実施の形態３とを組合わせることで、論理回路２０を設けたグループと、論理回路２１を設けたグループとで制御信号を切替え、それぞれのクループに設ける遅延回路２６の遅延時間Δｔを半分にする。そのため、本発明の実施の形態４に係る固体撮像装置１０では、遅延回路２６の回路面積を小さく抑えつつ、所望の効果を得ることができる。

以上のように、本発明の実施の形態４に係る固体撮像装置１０は、転送信号ＴＲＦを遅延させる複数の遅延回路２６と、転送信号ＴＲＦと、グループを選択する選択信号ＳＥＬとを論理演算し、制御信号を生成する論理回路２０、および論理回路２１とを有するので、遅延回路２６の回路面積を小さく抑えつつ、転送するときに生じる瞬時電流を低減し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

（実施の形態５）
本実施の形態５では、転送信号ＴＲＦのＨレベルの期間をビット毎にずらすことで、画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングをビット毎にずらす固体撮像装置の構成について説明する。

図１９は、本発明の実施の形態５に係る固体撮像装置１０のコラムＡＤＣおよびレジスタの構成を示す概略図である。図１９に示すコラムＡＤＣ１２およびレジスタ１７は、ビット毎にＨレベルの期間をずらした転送信号ＴＲＦ＜１１：０＞を供給する。そのため、固体撮像装置１０は、ビットごとに、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送するタイミングを制御することができる。

たとえば、転送信号ＴＲＦ＜０＞がＨレベルの期間に、画像デジタル信号への変換処理が終了しているコラムＡＤＣ１２の最下位ビットを、レジスタ１７へ画像デジタル信号を転送する。同様に、転送信号ＴＲＦ＜１＞がＨレベルの期間に、画像デジタル信号への変換処理が終了しているコラムＡＤＣ１２の下位２ビット目を、レジスタ１７へ画像デジタル信号を転送する。また、転送信号ＴＲＦ＜１１＞がＨレベルの期間に、画像デジタル信号への変換処理が終了しているコラムＡＤＣ１２の最上位ビットを、レジスタ１７へ画像デジタル信号を転送する。

なお、本発明の実施の形態５に係る固体撮像装置１０は、論理回路２０，２１を設けない構成以外、実施の形態１に係る固体撮像装置１０の構成と同じであるため、同じ構成要素に、同じ符号を付して詳細な説明を繰り返さない。また、実施の形態１でも述べたように、変換した画像デジタル信号は、コラムＡＤＣ１２のラッチ回路１２３からレジスタ１７へ転送されるが、説明を簡単にするため、以下では、コラムＡＤＣ１２からレジスタ１７へ転送されるものと説明する。

図２０は、本発明の実施の形態５に係る固体撮像装置１０の動作を説明するためのタイミングチャートである。図２０に示すタイミングチャートは、転送信号ＴＲＦ＜０＞〜転送信号ＴＲＦ＜１１＞のそれぞれの信号波形を図示してある。なお、行選択信号ＳＬ、リセット制御信号ＲＸ、転送制御信号ＴＸ、コラムＡＤＣ１２の状態、およびクロック信号ＨＳＣＡＮのそれぞれの信号波形は、図１３に示した信号波形と同じであるため、図示および説明を繰り返さない。

図２０に示すように、転送信号ＴＲＦ＜０＞〜転送信号ＴＲＦ＜１１＞は、ビット毎にＨレベルの期間をずらしてある。そのため、固体撮像装置１０は、転送信号ＴＲＦ＜０＞がＨレベルの期間に、画像デジタル信号への変換処理が終了しているグループのみ、画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送することができる。なお、１行分のコラムＡＤＣ１２は、転送信号ＴＲＦ＜０＞〜転送信号ＴＲＦ＜１１＞がＨレベルの期間内に、画像デジタル信号への変換処理を終了させるものとする。

以上のように、本発明の実施の形態５に係る固体撮像装置１０は、変換した画像デジタル信号をコラムＡＤＣ１２からレジスタ１７へ転送する処理を開始する転送信号ＴＲＦをビット毎にずらした制御信号を生成するので、同じタイミングで画像デジタル信号をコラムＡＤＣ１２からレジスタ１７に転送する処理を減らして、転送するときに生じる瞬時電流を低減し、コラムＡＤＣ１２や画素アレイ１１への回り込み雑音を軽減することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ リセットトランジスタ、２ 転送トランジスタ、３ フォトダイオード、４ ソースフォロアトランジスタ、５ 行選択トランジスタ、７ フローティングディフュージョン、９ 垂直読出線、１０ 固体撮像装置、１１ 画素アレイ、１２，２４０ コラムＡＤＣ、１３，１２０，２２０ 垂直走査回路、１４，１４０，２４０ 水平走査回路、１５ ＩＯ部、１７ レジスタ、１８ 出力バス、１９ａ，１９ｂ スイッチング素子、２０〜２５ 論理回路、２６ 遅延回路、３１，３３，５１〜５３ スイッチ、３４ カウンタ、３６，１２２ 比較器、１００ イメージセンサ、１２１ ＣＤＳ回路、１２３ ラッチ回路、１３０，２３０ コラムアンプ、１６０ ＴＧ、２００ イメージセンサ、ＰＸ 画素。

Claims (6)

1. マトリックス状に配置された複数の撮像素子を有する画素アレイと、
   前記画素アレイの行を選択する行選択回路と、
   前記画素アレイの各列に配置され、前記行選択回路で選択した前記撮像素子から読出した画像アナログ信号を画像デジタル信号に変換する複数のアナログ・デジタル変換器と、
   前記アナログ・デジタル変換器で変換した画像デジタル信号を、前記画素アレイの列ごとに保持する複数の信号保持回路と、
   変換した画像デジタル信号を前記アナログ・デジタル変換器から前記信号保持回路へ転送するタイミングを制御する制御信号を生成する制御信号生成部と
   を備え、
   前記画素アレイの一辺に配置された複数の前記アナログ・デジタル変換器および複数の前記信号保持回路を複数のグループに分けられ、
   前記複数のグループは、第１グループ、第２グループおよび第３グループを有し、
   前記制御信号生成部は、変換した画像デジタル信号を前記アナログ・デジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号と、前記グループを選択する選択信号とを論理演算し、前記制御信号を生成し前記第１グループを選択する第１論理回路、前記第２グループを選択する第２論理回路および前記第３グループを選択する第３論理回路とを有し、
   前記選択信号は第１遅延回路を介して前記第２論理回路へ入力されて前記第１遅延回路および第２遅延回路を介して前記第３論理回路へ入力され、
   前記第１論理回路と前記第３論理回路とは同一の論理で構成される、
   固体撮像装置。
2. 少なくとも一つの前記複数のグループを含む単位ごとに、前記制御信号を生成する前記制御信号生成部が切替わり、前記制御信号生成部が、少なくとも一つの前記複数のグループを含む単位ごとに、転送のタイミングをずらした前記制御信号を生成する請求項１に記載の固体撮像装置。
3. 前記制御信号生成部は、変換した画像デジタル信号を前記アナログ・デジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号と、前記グループを選択する選択信号とを論理演算し、前記制御信号を生成する第１論理、および第２論理を有し、
   前記選択信号に基づいて、前記制御信号を生成する前記第１論理回路と前記第２論理回路とが切替わり、前記第１論理回路および前記第３論理回路は前記第１論理で構成され、前記第２論理回路は前記第２論理で構成され、前記第１グループおよび前記第３グループを含むグループと、前記第２グループを含むグループとで、転送のタイミングをずらした前記制御信号を生成する請求項２に記載の固体撮像装置。
4. 前記制御信号生成部は、前記複数のグループの内少なくとも一つを含む単位ごとに、変換した画像デジタル信号を前記アナログ・デジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号を遅延させて、前記複数のグループの内少なくとも一つを含む単位ごとに、転送のタイミングをずらした前記制御信号を生成する請求項１または２に記載の固体撮像装置。
5. 前記第１遅延回路および前記第２遅延回路は、ＣＭＯＳインバータ回路である、請求項１に記載の固体撮像装置。
6. 前記制御信号生成部は、変換した画像デジタル信号を前記アナログ・デジタル変換器から前記信号保持回路へ転送する処理を開始する転送信号をビット毎にずらした前記制御信号を生成する、請求項１に記載の固体撮像装置。

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