JP2009130799A - 信号処理回路およびそれを備えた撮像装置 - Google Patents
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Abstract
【課題】ノイズを低減し、かつ画質の劣化を防ぐことが可能な信号処理回路およびそれを備えた撮像装置を提供する。
【解決手段】信号処理回路101は、受けた光をアナログ電気信号に変換する光/電気変換回路PDUと、変換されたアナログ電気信号をサンプリングして保持するサンプル/ホールド回路SHと、保持されたアナログ電気信号をデジタル信号に変換するアナログ/デジタル変換回路ADとを複数組備え、複数組のうちの少なくとも1組に属するサンプル/ホールド回路SHおよびアナログ/デジタル変換回路ADのうちの少なくともいずれか一方は、他の組に属するサンプル/ホールド回路SHおよびアナログ/デジタル変換回路ADとは異なるタイミング信号に基づいて動作し、複数組に属する各光/電気変換回路PDUは共通のタイミング信号に基づいて動作する。
【選択図】図1
【解決手段】信号処理回路101は、受けた光をアナログ電気信号に変換する光/電気変換回路PDUと、変換されたアナログ電気信号をサンプリングして保持するサンプル/ホールド回路SHと、保持されたアナログ電気信号をデジタル信号に変換するアナログ/デジタル変換回路ADとを複数組備え、複数組のうちの少なくとも1組に属するサンプル/ホールド回路SHおよびアナログ/デジタル変換回路ADのうちの少なくともいずれか一方は、他の組に属するサンプル/ホールド回路SHおよびアナログ/デジタル変換回路ADとは異なるタイミング信号に基づいて動作し、複数組に属する各光/電気変換回路PDUは共通のタイミング信号に基づいて動作する。
【選択図】図1
Description
本発明は、信号処理回路およびそれを備えた撮像装置に関し、特に、複数の回路の動作タイミングをずらす信号処理回路およびそれを備えた撮像装置に関する。
従来、CMOSイメージセンサの設計方法として、多くの提案がなされており、非特許文献1においても6種類の方法が開示されている。これらの提案では、主にどのようにして画質を改善するかということを目的としており、結果として今日非常に高いレベルまで画質が向上している。しかしながら、EMI(Electro Magnetic Interference)等、機器が外部へ及ぼす電気的影響についてはほとんど考慮されていないのが現状である。
一方、一般的な電子回路のEMI低減方法として、並列に動作する複数の回路の動作タイミングをずらすことによって半導体装置のノイズピークを低減する方法については、多くの提案がなされている。たとえば、特許文献1記載の方法では、半導体集積回路を複数のエリアに分け、それぞれに位相の異なるクロックを与えて動作させることにより、ノイズを低減している。
特許第3620440号公報
米本和也著,"CCD/CMOSイメージセンサの基礎と応用",pp.192-203
しかしながら、特許文献1記載の方法をCMOSイメージセンサ等の撮像装置に適用すると、複数画素の各々に対応する各回路の動作タイミングがずれることから、画質が劣化してしまうという問題点があった。
それゆえに、本発明の目的は、ノイズを低減し、かつ画質の劣化を防ぐことが可能な信号処理回路およびそれを備えた撮像装置を提供することである。
上記課題を解決するために、本発明のある局面に係わる信号処理回路は、受けた光をアナログ電気信号に変換して出力する光/電気変換回路と、光/電気変換回路から受けたアナログ電気信号をサンプリングし、サンプリングしたアナログ電気信号を保持するとともに出力するサンプル/ホールド回路と、サンプル/ホールド回路から受けたアナログ電気信号をデジタル信号に変換するアナログ/デジタル変換回路とを複数組備え、複数組のうちの少なくとも1組に属するサンプル/ホールド回路およびアナログ/デジタル変換回路のうちの少なくともいずれか一方は、他の組に属するサンプル/ホールド回路およびアナログ/デジタル変換回路とは異なるタイミング信号に基づいて動作し、複数組に属する各光/電気変換回路は共通のタイミング信号に基づいて動作する。
好ましくは、複数組のうちの少なくとも1組に属するサンプル/ホールド回路およびアナログ/デジタル変換回路は、それぞれ他の組に属するサンプル/ホールド回路およびアナログ/デジタル変換回路とは異なるタイミング信号に基づいて動作する。
好ましくは、信号処理回路は、光/電気変換回路、サンプル/ホールド回路およびアナログ/デジタル変換回路をn組(nは2以上の自然数)と、時間差をもって順番にアサートされるk個(kはk≦nを満たす自然数)のタイミング信号を対応の組へそれぞれ出力するk個のタイミング回路とを備え、n個のサンプル/ホールド回路およびn個のアナログ/デジタル変換回路は、対応のタイミング信号がアサートされると動作を開始する。
より好ましくは、k個のタイミング回路は、以下の式を用いて時間差をもって順番にアサートされるタイミング信号をそれぞれ出力する。
T<1/BW
ただし、Tは時間差、BWは信号処理回路がノイズを低減する周波数帯域における最大周波数である。
ただし、Tは時間差、BWは信号処理回路がノイズを低減する周波数帯域における最大周波数である。
好ましくは、複数個のサンプル/ホールド回路の各々は、光/電気変換回路から受けたアナログ電気信号のレベルに対応する電荷が蓄えられるキャパシタを含み、信号処理回路は、さらに、キャパシタへランプ信号を出力するランプ信号生成回路と、ランプ信号の出力開始に同期してカウントを開始し、カウント値を出力するカウンタとを備え、複数個のアナログ/デジタル変換回路の各々は、キャパシタの充電電圧が閾値より大きくなるとラッチ信号を出力するラッチ信号生成回路と、ラッチ信号を受けて、カウンタから受けたカウント値をラッチするラッチ回路とを含み、ランプ信号生成回路は、複数個のサンプル/ホールド回路のうちの少なくともいずれか1個と他のサンプル/ホールド回路とへ異なるタイミングでランプ信号を出力する。
好ましくは、複数個のサンプル/ホールド回路の各々は、光/電気変換回路から受けたアナログ電気信号のレベルに対応する電荷が蓄えられるキャパシタと、キャパシタに電荷を蓄え、かつ保持するためのスイッチを含み、信号処理回路は、さらに、キャパシタへランプ信号を出力するランプ信号生成回路と、ランプ信号の出力開始に同期してカウントを開始し、カウント値を出力するカウンタとを備え、複数個のアナログ/デジタル変換回路の各々は、キャパシタの充電電圧が閾値より大きくなるとラッチ信号を出力するラッチ信号生成回路と、ラッチ信号を受けて、カウンタから受けたカウント値をラッチするラッチ回路とを含み、複数個のアナログ/デジタル変換回路のうちの少なくともいずれか1個に含まれるスイッチと他のアナログ/デジタル変換回路に含まれるスイッチとは、異なるタイミングでオン・オフされる。
好ましくは、複数個のサンプル/ホールド回路の各々は、光/電気変換回路から受けたアナログ電気信号のレベルに対応する電荷が蓄えられるキャパシタを含み、信号処理回路は、さらに、キャパシタへランプ信号を出力するランプ信号生成回路と、ランプ信号の出力開始に同期してカウントを開始し、カウント値を出力するカウンタとを備え、複数個のアナログ/デジタル変換回路の各々は、キャパシタの充電電圧を受けるノードを初期化するためのスイッチを有し、ノードのレベルが閾値より大きくなるとラッチ信号を出力するラッチ信号生成回路と、ラッチ信号を受けて、カウンタから受けたカウント値をラッチするラッチ回路とを含み、複数個のラッチ信号生成回路のうちの少なくともいずれか1個に含まれるスイッチと他のラッチ信号生成回路に含まれるスイッチとは、異なるタイミングでオン・オフされる。
上記課題を解決するために、本発明のある局面に係わる撮像装置は、光を照射する光学部と、信号処理回路とを備え、信号処理回路は、光学部から照射された光による像をアナログ電気信号に変換して出力する光/電気変換回路と、光/電気変換回路から受けたアナログ電気信号をサンプリングし、サンプリングしたアナログ電気信号を保持するとともに出力するサンプル/ホールド回路と、サンプル/ホールド回路から受けたアナログ電気信号をデジタル信号に変換するアナログ/デジタル変換回路とを複数組含み、複数組のうちの少なくとも1組に属するサンプル/ホールド回路およびアナログ/デジタル変換回路のうちの少なくともいずれか一方は、他の組に属するサンプル/ホールド回路およびアナログ/デジタル変換回路とは異なるタイミング信号に基づいて動作し、複数組に属する各光/電気変換回路は共通のタイミング信号に基づいて動作する。
本発明によれば、ノイズを低減し、かつ画質の劣化を防ぐことができる。
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
[構成および基本動作]
図1は、本発明の実施の形態に係る信号処理回路の構成を示す図である。
図1は、本発明の実施の形態に係る信号処理回路の構成を示す図である。
図1を参照して、信号処理回路101は、光学部Lと、光/電気変換回路PDU1〜PDUnと、サンプル&ホールド回路SH1〜SHnと、アナログ/デジタル変換回路AD1〜ADnと、タイミング回路T1〜T5とを備える。
以下、光/電気変換回路PDU1〜PDUnの各々を光/電気変換回路PDUと称する場合がある。また、サンプル&ホールド回路SH1〜SHnの各々をサンプル&ホールド回路SHと称する場合がある。また、アナログ/デジタル変換回路AD1〜ADnの各々をアナログ/デジタル変換回路ADと称する場合がある。ここでは、光/電気変換回路PDU1,PDU2,PDUn−1,PDUnと、サンプル&ホールド回路SH1,SH2,SHn−1,SHnと、アナログ/デジタル変換回路AD1,AD2,ADn−1,ADnとを代表的に図示して説明する。
信号処理回路101では、光/電気変換回路PDUと、サンプル&ホールド回路SHと、アナログ/デジタル変換回路ADとの組がn個配置される。nは、たとえば数100〜数1000の数値である。
光学部Lは、光/電気変換回路PDU1〜PDUnに光を照射する。光/電気変換回路PDU1〜PDUnは、それぞれ撮像素子を含み、光学部Lから照射された光による像をアナログ電気信号に変換して対応のサンプル&ホールド回路SHへ出力する。
サンプル&ホールド回路SH1〜SHnの各々は、対応の光/電気変換回路PDUから受けたアナログ電気信号をサンプリングして保持し、対応のアナログ/デジタル変換回路ADへ出力する。
アナログ/デジタル変換回路AD1〜ADnの各々は、対応のサンプル&ホールド回路SHから受けたアナログ電気信号をデジタル信号に変換する。
タイミング回路T1は、光/電気変換回路PDU1,PDU2,PDUn−1,PDUnへ共通のタイミング信号T1を出力する。タイミング回路T2は、サンプル&ホールド回路SH1,SH2へ共通のタイミング信号T2を出力する。タイミング回路T3は、サンプル&ホールド回路SHn−1,SHnへ共通のタイミング信号T3を出力する。タイミング回路T4は、アナログ/デジタル変換回路AD1,AD2へ共通のタイミング信号T4を出力する。タイミング回路T5は、アナログ/デジタル変換回路ADn−1,ADnへ共通のタイミング信号T5を出力する。タイミング信号T1〜T5は、それぞれ異なるタイミングでアサートされる。
これにより、光/電気変換回路PDU1〜PDUnは同じタイミングで動作する。また、サンプル&ホールド回路SH1,SH2と、サンプル&ホールド回路SHn−1,SHnとは異なるタイミングで動作する。また、アナログ/デジタル変換回路AD1,AD2と、アナログ/デジタル変換回路ADn−1,ADnとは異なるタイミングで動作する。
図2は、本発明の実施の形態に係る信号処理回路における各回路の動作タイミングを示すタイミングチャートである。
図2を参照して、まず、タイミング信号T1がアサートされる、すなわち論理ローレベルから論理ハイレベルに遷移する。そうすると、光/電気変換回路PDU1,PDU2,PDUn−1,PDUnは図2の矢印で示すタイミングで同時に動作を開始し、光学部Lから照射された光による像をアナログ電気信号に変換してそれぞれサンプル&ホールド回路SH1,SH2,SHn−1,SHnへ出力する。
次に、タイミング信号T2がアサートされる、すなわち論理ローレベルから論理ハイレベルに遷移する。そうすると、サンプル&ホールド回路SH1,SH2は、図2の矢印で示すタイミングで同時に動作を開始し、それぞれ光/電気変換回路PDU1,PDU2から受けたアナログ電気信号をサンプリングして保持し、アナログ/デジタル変換回路AD1,AD2へそれぞれ出力する。
次に、タイミング信号T3がアサートされる、すなわち論理ローレベルから論理ハイレベルに遷移する。そうすると、サンプル&ホールド回路SHn−1,SHnは、図2の矢印で示すタイミングで同時に動作を開始し、それぞれ光/電気変換回路PDUn−1,PDUnから受けたアナログ電気信号をサンプリングして保持し、アナログ/デジタル変換回路ADn−1,ADnへそれぞれ出力する。
次に、タイミング信号T4がアサートされる、すなわち論理ローレベルから論理ハイレベルに遷移する。そうすると、アナログ/デジタル変換回路AD1,AD2は、図2の矢印で示すタイミングで同時に動作を開始し、それぞれサンプル&ホールド回路SH1,SH2から受けたアナログ電気信号をデジタル信号に変換する。
次に、タイミング信号T5がアサートされる、すなわち論理ローレベルから論理ハイレベルに遷移する。そうすると、アナログ/デジタル変換回路ADn−1,ADnは、図2の矢印で示すタイミングで同時に動作を開始し、それぞれサンプル&ホールド回路SHn−1,SHnから受けたアナログ電気信号をデジタル信号に変換する。
ここで、光/電気変換回路PDU、サンプル&ホールド回路SHおよびアナログ/デジタル変換回路ADのn組をk(kは2以上かつn未満の自然数)個のグループに分けた場合について考える。
光/電気変換回路PDUは、すべてのグループで同時に動作を開始する。サンプル&ホールド回路SH1〜SHnおよびアナログ/デジタル変換回路AD1〜ADnについては各グループ間で動作開始タイミングに時間差を与える。サンプル&ホールド回路SH1〜SHnおよびアナログ/デジタル変換回路AD1〜ADnへそれぞれタイミング信号を出力するタイミング回路は、k個のグループに対応してk個ずつ設けられる。これにより、サンプル&ホールド回路SHおよびアナログ/デジタル変換回路ADをグループごとに別々のタイミングで動作させることができる。
図3は、各タイミング回路を起動するための信号を生成する構成の一例を示す図である。図3では、タイミング回路T1〜T3を代表的に示している。
図3を参照して、この回路は、直列接続された遅延素子G1〜G4を含む。遅延素子G1〜G4は、タイミング回路T1〜T3の動作を開始させるためのスイッチ信号Sを遅延させて出力する。
タイミング回路T1は、スイッチ信号Sを受けて、タイミング信号の出力を開始する。タイミング回路T2は、遅延素子G1,G2を通過したスイッチ信号Sを受けて、タイミング信号の出力を開始する。タイミング回路T3は、遅延素子G1〜G4を通過したスイッチ信号Sを受けて、タイミング信号の出力を開始する。
このように、信号処理回路101における各回路を異なるタイミングで動作させるためには、タイミング回路を任意の時間差で動作させればよい。すなわち、タイミング回路T1〜T3へ時間差をもって順番にアサートされる信号を与えればよい。
ところで、特許文献1記載の方法をCMOSイメージセンサ等の撮像装置に適用すると、複数画素の各々に対応する各回路の動作タイミングがずれることから、画質が劣化してしまうという問題点があった。
しかしながら、本発明の実施の形態に係る信号処理回路では、光/電気変換回路PDU1〜PDUnは共通のタイミング信号に基づいて動作する。そして、光/電気変換回路PDU、サンプル&ホールド回路SHおよびアナログ/デジタル変換回路ADの組のうち少なくとも1組に属するサンプル&ホールド回路SHおよびアナログ/デジタル変換回路ADのうち少なくともいずれか一方は、他の組に属するサンプル&ホールド回路SHおよびアナログ/デジタル変換回路ADとは異なるタイミング信号に基づいて動作する。このような構成により、受けた光をアナログ電気信号に変換するタイミングを光/電気変換回路PDU間すなわち各画素間で共通にすることができるため、画質の劣化を防ぐことができる。また、サンプル&ホールド回路SHおよびアナログ/デジタル変換回路ADの動作タイミングをずらすことにより、ノイズとなるピーク電流を小さくすることができるため、ノイズを低減することができる。
さらに、本発明の実施の形態に係る信号処理回路では、以下のような効果を得ることができる。すなわち、各回路の動作タイミングの時間差を調整することにより、信号処理回路101における任意の周波数成分のノイズレベルを低減することができる。
たとえば、同一振幅の2つの過渡波形を5n(ナノ)秒ずらして足した場合には、足された2つの信号のうちの100MHzの周波数成分は、互いに180度の位相差を持つことから打ち消しあって振幅が0になる。
すなわち、ノイズが発生し易い周波数が分かっている場合には、その周波数に合わせた時間差を各タイミング信号に与えることにより、ノイズを効果的に低減することができる。
図4は、本発明の実施の形態に係る信号処理回路におけるノイズ低減効果を示す図である。
ここでは、たとえばn=1000、k=4とする、すなわち信号処理回路101における1000個の光/電気変換回路PDU、1000個のサンプル&ホールド回路SHおよび1000個のアナログ/デジタル変換回路ADを、各々が250個の光/電気変換回路PDU、250個のサンプル&ホールド回路SHおよび250個のアナログ/デジタル変換回路ADで構成される4つのグループに分ける。
そして、グループ間にT=5n秒の時間差を与えて動作させる、たとえば図1に示す信号処理回路101において、タイミング信号T2,T3に5n秒の時間差を与え、かつタイミング信号T4,T5に5n秒の時間差を与える。
そうすると、図4に示すように、50MHz、100MHz、150MHzの周波数成分のレベルを低減することができる。
ただし、f=1/Tより、f=200MHzの信号については各タイミング信号の位相が一致するため、上記減衰効果は得られない。
したがって、タイミング回路T2〜T5が、以下の式を用いて所定時間差で順番にアサートされるタイミング信号を出力するように前述のスイッチ信号Sの遅延量を設定する。
T<1/BW
ただし、Tは所定時間差、BWは信号処理回路101がノイズを低減すべき周波数帯域における最大周波数である。
ただし、Tは所定時間差、BWは信号処理回路101がノイズを低減すべき周波数帯域における最大周波数である。
次に、より具体的な回路例として、カラムADC方式を用いた撮像装置について説明する。
図5は、本発明の実施の形態に係る撮像装置の構成を示す図である。
図5を参照して、撮像装置201は、光/電気変換回路PDUと、基準電圧発生回路VSと、アナログ/デジタル変換部51と、カウンタ52と、ランプ信号生成回路53と、制御線RSと、制御線ADRと、制御線TGと、列信号線CLとを備える。光/電気変換回路PDUは、フォトダイオード(撮像素子)PDと、NチャネルMOSトランジスタM1〜M4とを含む。アナログ/デジタル変換部51は、サンプル&ホールド回路SHと、アナログ/デジタル変換回路ADとを含む。サンプル&ホールド回路SHは、スイッチS3およびS4と、キャパシタC3とを含む。アナログ/デジタル変換回路ADは、ラッチ信号生成回路61と、ラッチLT1とを含む。ラッチ信号生成回路61は、スイッチS1およびS2と、NOT回路A1およびA2と、キャパシタC1およびC2とを含む。
図5を参照して、撮像装置201は、光/電気変換回路PDUと、基準電圧発生回路VSと、アナログ/デジタル変換部51と、カウンタ52と、ランプ信号生成回路53と、制御線RSと、制御線ADRと、制御線TGと、列信号線CLとを備える。光/電気変換回路PDUは、フォトダイオード(撮像素子)PDと、NチャネルMOSトランジスタM1〜M4とを含む。アナログ/デジタル変換部51は、サンプル&ホールド回路SHと、アナログ/デジタル変換回路ADとを含む。サンプル&ホールド回路SHは、スイッチS3およびS4と、キャパシタC3とを含む。アナログ/デジタル変換回路ADは、ラッチ信号生成回路61と、ラッチLT1とを含む。ラッチ信号生成回路61は、スイッチS1およびS2と、NOT回路A1およびA2と、キャパシタC1およびC2とを含む。
なお、以下の説明において、制御線ADRが延伸する方向を行方向と称し、列信号線CLが延伸する方向を列方向と称する。
図5では、撮像装置201における1画素分の構成が代表的に示されているが、たとえば撮像装置201がイメージセンサである場合には同様の構成が行方向に数百個〜数千個配置される。また、列方向に数百個〜数千個の画素分の光/電気変換回路PDUが配置され、列信号線CLを介して基準電圧発生回路VSおよびアナログ/デジタル変換部51が共有される。
光/電気変換回路PDUにおいて、NチャネルMOSトランジスタM1のゲートが制御線RSに接続され、ドレインが電源電圧VDDの供給される電源ノードVDDに接続され、ソースがノードFDに接続される。NチャネルMOSトランジスタM2のゲートが制御線TGに接続され、ドレインがノードFDに接続され、ソースがフォトダイオードPDのカソードに接続される。フォトダイオードPDのアノードが接地電圧VSSの供給される接地ノードVSSに接続される。NチャネルMOSトランジスタM3のゲートが制御線ADRに接続され、ドレインが電源ノードVDDに接続され、ソースがNチャネルMOSトランジスタM4のドレインに接続される。NチャネルMOSトランジスタM4のゲートがノードFDに接続され、ソースが列信号線CLに接続される。
アナログ/デジタル変換部51において、スイッチS3の第1端が列信号線CLに接続され、第2端がキャパシタC1の第1端およびキャパシタC3の第1端に接続される。スイッチS4の第1端がランプ信号生成回路53の出力ノードRMPに接続され、第2端がキャパシタC3の第2端に接続される。スイッチS1の第1端がキャパシタC1の第2端およびNOT回路A1の入力端子に接続され、第2端がNOT回路A1の出力端子およびキャパシタC2の第1端に接続される。スイッチS2の第1端がキャパシタC2の第2端およびNOT回路A2の入力端子に接続され、第2端がNOT回路A2の出力端子およびラッチLT1に接続される。
図6は、本発明の実施の形態に係る撮像装置の動作を示す波形図である。
図6を参照して、フォトダイオードPDは、受けた光に基づいて、NチャネルMOSトランジスタM2のソースとフォトダイオードPDのカソードとの間のノードに電荷を蓄える。基準電圧発生回路VSは、列信号線CLにリセット基準電圧を供給している。
図6を参照して、フォトダイオードPDは、受けた光に基づいて、NチャネルMOSトランジスタM2のソースとフォトダイオードPDのカソードとの間のノードに電荷を蓄える。基準電圧発生回路VSは、列信号線CLにリセット基準電圧を供給している。
まず、制御線ADRが論理ローレベルから論理ハイレベルに設定されることにより、制御線ADRに接続されたNチャネルMOSトランジスタM3がオンする。
次に、制御線RSが論理ローレベルから論理ハイレベルに設定されることにより、制御線RSに接続されたNチャネルMOSトランジスタM1がオンする。これにより、ノードFDが初期化される、すなわちノードFDの電位が基準電位となる。
次に、スイッチS3がオンし、その後、スイッチS1およびS2がオンする。そして、スイッチS1がオフし、その後、スイッチS2がオフする。これにより、NOT回路A1の入力ノードであるノードVINと、NOT回路A2の入力ノードとが初期化される。すなわち、NOT回路A1の入力電圧と、NOT回路A2の入力電圧とが、NOT回路A1およびA2の各々の閾値電圧すなわちレベルVRSTにそれぞれクランプされる。
次に、制御線TGが論理ローレベルから論理ハイレベルに設定されることにより、フォトダイオードPDによって蓄えられた電荷がノードFDに伝達される。NチャネルMOSトランジスタM4は、ノードFDに蓄えられた電荷に基づいて列信号線CLに電圧を供給する、すなわちノードFDの電圧を増幅したアナログ電気信号を画素信号として列信号線CLへ出力する。
次に、スイッチS4がオンすることにより、画素信号がサンプリングされる、すなわちキャパシタC3に列信号線CLの電圧に対応する電荷が蓄えられる。
次に、スイッチS3がオフすることにより、画素信号がホールドされる、すなわちキャパシタC3に蓄えられた電荷が保持される。このとき、ノードVINのレベルはVPである。
次に、ランプ信号生成回路53は、ランプ信号RMPをスイッチS4を介してキャパシタC3へ出力する。そうすると、ランプ信号RMPのレベル上昇に従ってキャパシタC3の充電電圧レベルすなわちノードVINのレベルがVPから上昇する。そして、ノードVINのレベルがNOT回路A1の閾値電圧すなわちレベルVRSTを超えると、NOT回路A1およびA2の出力信号の論理レベルが反転する。これにより、ラッチ信号が出力される、すなわちノードVLATCHのレベルが論理ローレベルから論理ハイレベルに遷移する。
また、カウンタ52は、ランプ信号生成回路53によるランプ信号RMPの出力開始に同期してカウントを開始し、たとえば10ビットのカウント信号CNTをラッチLT1へ出力する。
ラッチLT1は、ノードVLATCHのレベルが論理ローレベルから論理ハイレベルに遷移すると、カウンタ52から受けたカウント信号をラッチする、すなわちこのカウント信号CNTが示すカウント値を保持し、フォトダイオードPDの受光量として出力する。
ここで、各光/電気変換回路PDU間で制御線ADRおよびRSは、異なるタイミングでアサートされる。このような構成により、光/電気変換回路PDU1〜PDUnにおけるピーク電流を小さくすることができる。しかしながら、フォトダイオードPDによって蓄えられた電荷をノードFDに伝達し、列信号線CLへ画素信号を出力するタイミングを規定する制御線TGをアサートするタイミングは各光/電気変換回路PDU間で共通に設定する。このような構成により、画質の劣化を防ぐことができる。
また、複数列のうちのいずれか1列に対応するアナログ/デジタル変換部51に含まれるスイッチS1〜S4と他の列に対応するアナログ/デジタル変換部51に含まれるスイッチS1〜S4とを、異なるタイミングでオン・オフする。たとえば、図3に示すような回路を用いることにより、時間差をもって順番にアサートされるタイミング信号を各アナログ/デジタル変換部51のスイッチへそれぞれ出力する。このような構成により、複数列における各アナログ/デジタル変換部51によるピーク電流を小さくすることができる。
図7は、本発明の実施の形態に係る撮像装置が備える複数個のアナログ/デジタル変換回路におけるランプ信号およびカウント信号の波形図である。
図7を参照して、ランプ信号生成回路53およびカウンタ52は、複数列のうちのいずれか1列に対応するアナログ/デジタル変換回路ADへランプ信号RMP1およびカウント信号CNT1を出力し、他の列に対応するアナログ/デジタル変換回路ADへランプ信号RMP2およびカウント信号CNT2を出力する。
ラッチLT1は、たとえば10ビットのデータをラッチするため、複数個のラッチLT1が同時に動作した場合に発生するノイズは他の回路と比べて大きい。本発明の実施の形態に係る撮像装置では、上記のような構成により、ラッチLT1の動作タイミングを各アナログ/デジタル変換回路AD間で分散させることができるため、ノイズを大幅に低減することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
51 アナログ/デジタル変換部、52 カウンタ、53 ランプ信号生成回路、61 ラッチ信号生成回路、101 信号処理回路、201 撮像装置、L 光学部、PDU1〜PDUn 光/電気変換回路、SH1〜SHn サンプル&ホールド回路、AD1〜ADn アナログ/デジタル変換回路、T1〜T5 タイミング回路、VS 基準電圧発生回路、RS,ADR,TG 制御線、CL 列信号線、PD フォトダイオード(撮像素子)、M1〜M4 NチャネルMOSトランジスタ、S1〜S4 スイッチ、C1〜C3 キャパシタ、LT1 ラッチ、A1,A2 NOT回路。
Claims (8)
- 受けた光をアナログ電気信号に変換して出力する光/電気変換回路と、
前記光/電気変換回路から受けた前記アナログ電気信号をサンプリングし、前記サンプリングした前記アナログ電気信号を保持するとともに出力するサンプル/ホールド回路と、
前記サンプル/ホールド回路から受けた前記アナログ電気信号をデジタル信号に変換するアナログ/デジタル変換回路とを複数組備え、
前記複数組のうちの少なくとも1組に属する前記サンプル/ホールド回路および前記アナログ/デジタル変換回路のうちの少なくともいずれか一方は、他の組に属する前記サンプル/ホールド回路および前記アナログ/デジタル変換回路とは異なるタイミング信号に基づいて動作し、
前記複数組に属する各前記光/電気変換回路は共通のタイミング信号に基づいて動作する信号処理回路。 - 前記複数組のうちの少なくとも1組に属する前記サンプル/ホールド回路および前記アナログ/デジタル変換回路は、それぞれ他の組に属する前記サンプル/ホールド回路および前記アナログ/デジタル変換回路とは異なるタイミング信号に基づいて動作する請求項1記載の信号処理回路。
- 前記信号処理回路は、
前記光/電気変換回路、前記サンプル/ホールド回路および前記アナログ/デジタル変換回路をn組(nは2以上の自然数)と、
時間差をもって順番にアサートされるk個(kはk≦nを満たす自然数)のタイミング信号を対応の前記組へそれぞれ出力するk個のタイミング回路とを備え、
n個の前記サンプル/ホールド回路およびn個の前記アナログ/デジタル変換回路は、対応の前記タイミング信号がアサートされると動作を開始する請求項1記載の信号処理回路。 - 前記k個のタイミング回路は、以下の式を用いて時間差をもって順番にアサートされる前記タイミング信号をそれぞれ出力する請求項3記載の信号処理回路。
T<1/BW
ただし、Tは前記時間差、BWは前記信号処理回路がノイズを低減する周波数帯域における最大周波数である。 - 前記複数個のサンプル/ホールド回路の各々は、
前記光/電気変換回路から受けた前記アナログ電気信号のレベルに対応する電荷が蓄えられるキャパシタを含み、
前記信号処理回路は、さらに、
前記キャパシタへランプ信号を出力するランプ信号生成回路と、
前記ランプ信号の出力開始に同期してカウントを開始し、前記カウント値を出力するカウンタとを備え、
前記複数個のアナログ/デジタル変換回路の各々は、
前記キャパシタの充電電圧が閾値より大きくなるとラッチ信号を出力するラッチ信号生成回路と、
前記ラッチ信号を受けて、前記カウンタから受けた前記カウント値をラッチするラッチ回路とを含み、
前記ランプ信号生成回路は、前記複数個のサンプル/ホールド回路のうちの少なくともいずれか1個と他の前記サンプル/ホールド回路とへ異なるタイミングで前記ランプ信号を出力する請求項1記載の信号処理回路。 - 前記複数個のサンプル/ホールド回路の各々は、
前記光/電気変換回路から受けた前記アナログ電気信号のレベルに対応する電荷が蓄えられるキャパシタと、
前記キャパシタに電荷を蓄え、かつ保持するためのスイッチを含み、
前記信号処理回路は、さらに、
前記キャパシタへランプ信号を出力するランプ信号生成回路と、
前記ランプ信号の出力開始に同期してカウントを開始し、前記カウント値を出力するカウンタとを備え、
前記複数個のアナログ/デジタル変換回路の各々は、
前記キャパシタの充電電圧が閾値より大きくなるとラッチ信号を出力するラッチ信号生成回路と、
前記ラッチ信号を受けて、前記カウンタから受けた前記カウント値をラッチするラッチ回路とを含み、
前記複数個のアナログ/デジタル変換回路のうちの少なくともいずれか1個に含まれる前記スイッチと他の前記アナログ/デジタル変換回路に含まれる前記スイッチとは、異なるタイミングでオン・オフされる請求項1記載の信号処理回路。 - 前記複数個のサンプル/ホールド回路の各々は、
前記光/電気変換回路から受けた前記アナログ電気信号のレベルに対応する電荷が蓄えられるキャパシタを含み、
前記信号処理回路は、さらに、
前記キャパシタへランプ信号を出力するランプ信号生成回路と、
前記ランプ信号の出力開始に同期してカウントを開始し、前記カウント値を出力するカウンタとを備え、
前記複数個のアナログ/デジタル変換回路の各々は、
前記キャパシタの充電電圧を受けるノードを初期化するためのスイッチを有し、前記ノードのレベルが閾値より大きくなるとラッチ信号を出力するラッチ信号生成回路と、
前記ラッチ信号を受けて、前記カウンタから受けた前記カウント値をラッチするラッチ回路とを含み、
前記複数個のラッチ信号生成回路のうちの少なくともいずれか1個に含まれる前記スイッチと他の前記ラッチ信号生成回路に含まれる前記スイッチとは、異なるタイミングでオン・オフされる請求項1記載の信号処理回路。 - 光を照射する光学部と、
信号処理回路とを備え、
前記信号処理回路は、
前記光学部から照射された光による像をアナログ電気信号に変換して出力する光/電気変換回路と、
前記光/電気変換回路から受けた前記アナログ電気信号をサンプリングし、前記サンプリングした前記アナログ電気信号を保持するとともに出力するサンプル/ホールド回路と、
前記サンプル/ホールド回路から受けた前記アナログ電気信号をデジタル信号に変換するアナログ/デジタル変換回路とを複数組含み、
前記複数組のうちの少なくとも1組に属する前記サンプル/ホールド回路および前記アナログ/デジタル変換回路のうちの少なくともいずれか一方は、他の組に属する前記サンプル/ホールド回路および前記アナログ/デジタル変換回路とは異なるタイミング信号に基づいて動作し、
前記複数組に属する各前記光/電気変換回路は共通のタイミング信号に基づいて動作する撮像装置。
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JP2013026904A (ja) * | 2011-07-22 | 2013-02-04 | Renesas Electronics Corp | 固体撮像装置 |
JP2013251713A (ja) * | 2012-05-31 | 2013-12-12 | Canon Inc | 撮像装置、撮像システム、撮像装置の駆動方法 |
US11937003B2 (en) | 2021-03-10 | 2024-03-19 | Kabushiki Kaisha Toshiba | Solid-state image sensor and solid-state image sensor driving method |
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2007
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Cited By (5)
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---|---|---|---|---|
JP2013026904A (ja) * | 2011-07-22 | 2013-02-04 | Renesas Electronics Corp | 固体撮像装置 |
US9124834B2 (en) | 2011-07-22 | 2015-09-01 | Renesas Electronics Corporation | Solid-state image sensing device having signal holding circuits for holding image digital signals converted by analog-digital converters |
JP2013251713A (ja) * | 2012-05-31 | 2013-12-12 | Canon Inc | 撮像装置、撮像システム、撮像装置の駆動方法 |
US9386251B2 (en) | 2012-05-31 | 2016-07-05 | Canon Kabushiki Kaisha | Image pickup device, image pickup system, and method of driving image pickup device in which comparison start times are controlled |
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