WO2018037901A1 - 比較器、ａｄ変換器、固体撮像装置、電子機器、および、比較器の制御方法 - Google Patents

比較器、ａｄ変換器、固体撮像装置、電子機器、および、比較器の制御方法 Download PDF

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Definitions

  • the present disclosure relates to a comparator, an AD converter, a solid-state imaging device, an electronic apparatus, and a control method for the comparator, and in particular, can improve the determination speed of the comparator and reduce power consumption.
  • the present invention relates to a comparator, an AD converter, a solid-state imaging device, an electronic device, and a control method for the comparator.
  • the method with the highest area efficiency is an integral type (comprising a comparator and a digital circuit at the subsequent stage ( This is a slope type AD conversion method.
  • Non-Patent Document 1 has been proposed as a technique for realizing AD conversion within a limited area using an integral AD conversion method.
  • the method of Non-Patent Document 1 has a circuit configuration in which a downstream digital circuit is used as one DRAM circuit and a slope signal is input to a comparator a plurality of times.
  • a slope signal is input to a comparator a plurality of times.
  • the same slope signal is repeatedly input to the comparator eight times. Then, the operation of storing the code of 0 or 1 at the time when the output of the comparator is inverted in the DRAM and the operation of outputting the code to the outside of the pixel are repeated eight times, and are read out to the outside when the comparison of the entire surface is completed.
  • the circuit area is limited, unlike the case where there is a relatively large degree of freedom, such as in a column parallel where an AD converter is placed for each pixel column. It is difficult to produce a comparator that satisfies the requirements sufficiently. For example, when the comparison determination speed is slow or the performance is improved, the power consumption may increase.
  • the present disclosure has been made in view of such circumstances, and is intended to reduce power consumption while improving the determination speed of a comparator.
  • the comparator operates with a first power supply voltage and outputs a signal when a voltage of an input signal is higher than a voltage of a reference signal, and the first power supply The transition speed when the comparison result signal that operates at the second power supply voltage lower than the voltage and inverts the comparison result signal representing the comparison result of the voltage of the input signal and the reference signal is inverted based on the output signal from the differential input circuit And a voltage conversion circuit that converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage, and the source voltage of the differential input circuit is 0 V Is configured to be at a lower voltage.
  • the differential input circuit is operated with the first power supply voltage, and a signal is output when the voltage of the input signal is higher than the voltage of the reference signal.
  • a comparison result signal that is operated at a second power supply voltage lower than the first power supply voltage and that represents a comparison result of the voltage of the input signal and the reference signal is inverted based on an output signal from the differential input circuit. Transition speed is increased, and in the voltage conversion circuit, the output signal of the differential input circuit is converted into a signal corresponding to the second power supply voltage, and the source voltage of the differential input circuit is less than 0V. Is configured to have a low voltage.
  • the AD converter according to the second aspect of the present disclosure operates with a first power supply voltage and outputs a signal when a voltage of an input signal is higher than a voltage of a reference signal, and the first converter Transition when the comparison result signal that operates at the second power supply voltage lower than the power supply voltage and inverts the comparison result of the voltage of the input signal and the reference signal is inverted based on the output signal from the differential input circuit
  • a positive feedback circuit for increasing the speed and a voltage conversion circuit for converting the output signal of the differential input circuit into a signal corresponding to the second power supply voltage, the source voltage of the differential input circuit Is a voltage lower than 0V, and a data storage unit for storing a time code when the comparison result signal is inverted.
  • the differential input circuit is operated with the first power supply voltage, and a signal is output when the voltage of the input signal is higher than the voltage of the reference signal.
  • a comparison result signal that is operated at a second power supply voltage lower than the first power supply voltage and that represents a comparison result of the voltage of the input signal and the reference signal is inverted based on an output signal from the differential input circuit. Transition speed is increased, and in the voltage conversion circuit, the output signal of the differential input circuit is converted into a signal corresponding to the second power supply voltage, and the source voltage of the differential input circuit is less than 0V.
  • the time code when the comparison result signal is inverted is stored in the data storage unit.
  • a solid-state imaging device operates with a first power supply voltage, and outputs a signal when a voltage of an input signal is higher than a voltage of a reference signal; Transition when the comparison result signal that operates at the second power supply voltage lower than the power supply voltage and inverts the comparison result of the voltage of the input signal and the reference signal is inverted based on the output signal from the differential input circuit A positive feedback circuit for increasing the speed; and a voltage conversion circuit for converting the output signal of the differential input circuit into a signal corresponding to the second power supply voltage, the source voltage of the differential input circuit AD converter comprising a comparator configured to be a voltage lower than 0 V, a data storage unit for storing a time code when the comparison result signal is inverted, and light incident on the pixel Generated by receiving and photoelectrically converting And a pixel circuit that outputs the charge signal as the input signal to the differential input circuit.
  • An electronic device operates with a first power supply voltage, and outputs a signal when a voltage of an input signal is higher than a voltage of a reference signal, and the first power supply
  • the transition speed when the comparison result signal that operates at the second power supply voltage lower than the voltage and inverts the comparison result signal representing the comparison result of the voltage of the input signal and the reference signal is inverted based on the output signal from the differential input circuit
  • a voltage conversion circuit that converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage, and the source voltage of the differential input circuit is
  • An AD converter including a comparator configured to have a voltage lower than 0 V, a data storage unit that stores a time code when the comparison result signal is inverted, and light incident on the pixel Electricity generated by receiving light and performing photoelectric conversion And a pixel circuit that outputs a load signal as the input signal to the differential input circuit.
  • the differential input circuit is operated with the first power supply voltage, and a signal is output when the voltage of the input signal is higher than the voltage of the reference signal.
  • a comparison result signal that is operated with a second power supply voltage lower than the first power supply voltage and represents a comparison result of the voltages of the input signal and the reference signal based on an output signal from the differential input circuit
  • the output signal of the differential input circuit is converted into a signal corresponding to the second power supply voltage
  • the source voltage of the differential input circuit is Is a voltage lower than 0V
  • the data storage unit stores a time code when the comparison result signal is inverted.
  • a charge signal generated by receiving and photoelectrically converting light incident on the pixel is output to the differential input circuit as the input signal.
  • a comparator control method includes a differential input circuit that operates at a first power supply voltage, and a positive feedback circuit that operates at a second power supply voltage lower than the first power supply voltage.
  • the differential input circuit of the comparator configured such that the source voltage of the differential input circuit is lower than 0V, the voltage of the input signal is higher than the voltage of the reference signal.
  • a signal is output when the voltage is high, the voltage conversion circuit converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage, and the positive feedback circuit is converted by the voltage conversion circuit Based on the output signal of the differential input circuit, the transition speed when the comparison result signal representing the comparison result of the voltage of the input signal and the reference signal is inverted is increased.
  • a differential input circuit that operates with a first power supply voltage, a positive feedback circuit that operates with a second power supply voltage lower than the first power supply voltage, a voltage conversion circuit
  • the differential input circuit of the comparator configured so that the source voltage of the differential input circuit is lower than 0 V
  • the signal is output when the voltage of the input signal is higher than the voltage of the reference signal.
  • the output signal of the differential input circuit is converted into a signal corresponding to the second power supply voltage
  • the positive feedback circuit the differential converted by the voltage conversion circuit Based on the output signal of the input circuit, the transition speed when the comparison result signal representing the comparison result of the voltage of the input signal and the reference signal is inverted is increased.
  • control method of the comparator, AD converter, solid-state imaging device, electronic device, and comparator may be an independent device, or may be a module incorporated in another device.
  • It is a circuit diagram which shows the 6th structure of a comparison circuit. 10 is a timing chart illustrating a sixth configuration of a comparison circuit and the operation of a pixel. It is a circuit diagram which shows the structural example of the comparison circuit in the case of pixel sharing. It is a conceptual diagram which comprises a solid-state imaging device by laminating
  • FIG. 1 shows a schematic configuration of a solid-state imaging device according to the present disclosure.
  • the 1 has a pixel array unit 22 in which pixels 21 are arranged in a two-dimensional array on a semiconductor substrate 11 using, for example, silicon (Si) as a semiconductor.
  • the pixel array unit 22 is also provided with a time code transfer unit 23 that transfers the time code generated by the time code generation unit 26 to each pixel 21.
  • a pixel drive circuit 24 Around the pixel array unit 22 on the semiconductor substrate 11, there are a pixel drive circuit 24, a DAC (D / A converter) 25, a time code generation unit 26, a vertical drive circuit 27, an output unit 28, and a timing generation circuit 29. Is formed.
  • each of the pixels 21 arranged in a two-dimensional array is provided with a pixel circuit 41 and an ADC 42.
  • the pixel 21 includes a light receiving element (for example, a photo element) in the pixel.
  • a charge signal corresponding to the amount of light received by the diode) is generated, converted into a digital pixel signal SIG, and output.
  • the pixel driving circuit 24 drives the pixel circuit 41 (FIG. 2) in the pixel 21.
  • the DAC 25 generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonously decreases with time, and supplies the reference signal (reference voltage signal) REF to each pixel 21.
  • the time code generator 26 generates a time code used when each pixel 21 converts the analog pixel signal SIG into a digital signal (AD conversion), and supplies the time code to the corresponding time code transfer unit 23.
  • a plurality of time code generation units 26 are provided for the pixel array unit 22, and as many time code transfer units 23 as the number corresponding to the time code generation units 26 are provided in the pixel array unit 22. . That is, the time code generation unit 26 and the time code transfer unit 23 that transfers the time code generated there correspond to each other one to one.
  • the vertical drive circuit 27 performs control to output the digital pixel signal SIG generated in the pixel 21 to the output unit 28 in a predetermined order based on the timing signal supplied from the timing generation circuit 29.
  • the digital pixel signal SIG output from the pixel 21 is output from the output unit 28 to the outside of the solid-state imaging device 1.
  • the output unit 28 performs predetermined digital signal processing such as black level correction processing for correcting the black level and CDS (Correlated Sampling) processing as necessary, and then outputs to the outside.
  • the timing generation circuit 29 includes a timing generator that generates various timing signals, and supplies the generated various timing signals to the pixel driving circuit 24, the DAC 25, the vertical driving circuit 27, and the like.
  • the solid-state imaging device 1 is configured as described above. In FIG. 1, as described above, it has been described that all the circuits constituting the solid-state imaging device 1 are formed on one semiconductor substrate 11, but the solid-state imaging device 1 is configured as described later.
  • the circuit to be arranged can be divided into a plurality of semiconductor substrates 11 and arranged.
  • FIG. 2 is a block diagram illustrating a detailed configuration of the pixel 21.
  • the pixel 21 includes a pixel circuit 41 and an ADC (AD converter) 42.
  • the pixel circuit 41 outputs a charge signal corresponding to the received light quantity to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital signal.
  • the ADC 42 includes a comparison circuit 51 and a data storage unit 52.
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 with the pixel signal SIG, and outputs an output signal VCO as a comparison result signal representing the comparison result.
  • the comparison circuit 51 inverts the output signal VCO when the reference signal REF and the pixel signal SIG become the same (voltage).
  • the comparison circuit 51 includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit (PFB: positive feedback) 63. Details will be described later with reference to FIG.
  • the data storage unit 52 receives the WR signal indicating the pixel signal writing operation and the RD indicating the pixel signal reading operation from the vertical drive circuit 27.
  • the vertical drive circuit 27 supplies a signal and a WORD signal for controlling the readout timing of the pixel 21 during the readout operation of the pixel signal.
  • the time code generated by the time code generator 26 is also supplied via the time code transfer unit 23.
  • the data storage unit 52 includes a latch control circuit 71 that controls a time code write operation and a read operation based on the WR signal and the RD signal, and a latch storage unit 72 that stores the time code.
  • the latch control circuit 71 is updated every unit time supplied from the time code transfer unit 23 while the Hi (High) output signal VCO is input from the comparison circuit 51.
  • the time code is stored in the latch storage unit 72.
  • the reference signal REF and the pixel signal SIG become the same (voltage) and the output signal VCO supplied from the comparison circuit 51 is inverted to Lo (Low)
  • the supplied time code is written (updated).
  • the time code stored last in the latch storage unit 72 is retained in the latch storage unit 72.
  • the time code stored in the latch storage unit 72 represents the time when the pixel signal SIG and the reference signal REF are equal, and data indicating that the pixel signal SIG was the reference voltage at that time, that is, digitized Represents the light intensity value.
  • the operation of the pixel 21 is changed from the write operation to the read operation.
  • the latch control circuit 71 uses the time code (stored in the latch storage unit 72) when the pixel 21 has reached its own read timing based on the WORD signal that controls the read timing.
  • the digital pixel signal SIG is output to the time code transfer unit 23.
  • the time code transfer unit 23 sequentially transfers the supplied time code in the column direction (vertical direction) and supplies it to the output unit 28.
  • the inverted time code when the output signal VCO read from the latch storage unit 72 in the time code read operation is inverted.
  • Digitized pixel data indicating that the pixel signal SIG was the reference voltage at that time is also referred to as AD converted pixel data.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the differential input circuit 61, the voltage conversion circuit 62, and the positive feedback circuit 63 that constitute the comparison circuit 51.
  • the differential input circuit 61 compares the pixel signal SIG output from the pixel circuit 41 in the pixel 21 with the reference signal REF output from the DAC 25, and determines a predetermined value when the pixel signal SIG is higher than the reference signal REF. Outputs a signal (current).
  • the differential input circuit 61 includes transistors 81 and 82 forming a differential pair, transistors 83 and 84 forming a current mirror, a transistor 85 as a constant current source for supplying a current IB corresponding to an input bias current Vb, and a difference
  • the transistor 86 is configured to output the output signal HVO of the dynamic input circuit 61.
  • Transistors 81, 82, and 85 are configured by NMOS (Negative Channel MOS) transistors, and transistors 83, 84, and 86 are configured by PMOS (Positive Channel MOS) transistors.
  • the reference signal REF output from the DAC 25 is input to the gate of the transistor 81, and the pixel output from the pixel circuit 41 in the pixel 21 is input to the gate of the transistor 82.
  • a signal SIG is input.
  • the sources of the transistors 81 and 82 are connected to the drain of the transistor 85, and the source of the transistor 85 is connected to GND (ground).
  • the drain of the transistor 81 is connected to the gates of the transistors 83 and 84 constituting the current mirror circuit and the drain of the transistor 83, and the drain of the transistor 82 is connected to the drain of the transistor 84 and the gate of the transistor 86.
  • the sources of the transistors 83, 84, and 86 are connected to the first power supply voltage VDDH.
  • the voltage conversion circuit 62 includes, for example, an NMOS transistor 91.
  • the drain of the transistor 91 is connected to the drain of the transistor 86 of the differential input circuit 61, the source of the transistor 91 is connected to a predetermined connection point in the positive feedback circuit 63, and the gate of the transistor 86 is connected to the bias voltage VBIAS. It is connected.
  • the transistors 81 to 86 constituting the differential input circuit 61 are circuits that operate at a high voltage up to the first power supply voltage VDDH, and the positive feedback circuit 63 has a second power supply voltage VDDL that is lower than the first power supply voltage VDDH. It is a circuit that operates.
  • the first power supply voltage VDDH is 2.9 [V], for example
  • the second power supply voltage VDDL is 1.1 [V], for example.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low voltage signal (conversion signal) LVI that allows the positive feedback circuit 63 to operate, and supplies it to the positive feedback circuit 63.
  • the bias voltage VBIAS may be any voltage that can be converted into a voltage that does not destroy the transistors 101 to 105 of the positive feedback circuit 63 operating at a constant voltage.
  • the positive feedback circuit 63 is inverted when the pixel signal SIG is higher than the reference signal REF based on the converted signal LVI obtained by converting the output signal HVO from the differential input circuit 61 into a signal corresponding to the second power supply voltage VDDL. A comparison result signal is output. Further, the positive feedback circuit 63 increases the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 includes five transistors 101 to 105.
  • the transistors 101, 102, and 104 are composed of PMOS transistors
  • the transistors 103 and 105 are composed of NMOS transistors.
  • the source of the transistor 91 which is the output terminal of the voltage conversion circuit 62 is connected to the drains of the transistors 102 and 103 and the gates of the transistors 104 and 105.
  • the sources of the transistors 101 and 104 are connected to the second power supply voltage VDDL, the drain of the transistor 101 is connected to the source of the transistor 102, and the gate of the transistor 102 is the output terminal of the positive feedback circuit 63. Connected to the drain.
  • the sources of the transistors 103 and 105 are connected to GND.
  • An initialization signal INI2 is supplied to the gate of the transistor 101, and an initialization signal INI1 is supplied to the gate of the transistor 103.
  • Transistors 104 and 105 constitute an inverter circuit, and a connection point between their drains is an output terminal from which the comparison circuit 51 outputs an output signal VCO.
  • FIG. 4 shows transition of each signal during the operation of the comparison circuit 51.
  • G86 represents the gate potential of the transistor 86.
  • the reference signal REF is set to a voltage higher than the pixel signals SIG of all the pixels 21, and the initialization signals INI1 and INI2 are set to Hi, so that the comparison circuit 51 is initialized.
  • the reference signal REF is applied to the gate of the transistor 81, and the pixel signal SIG is applied to the gate of the transistor 82.
  • the voltage of the reference signal REF is higher than the voltage of the pixel signal SIG, most of the current output from the transistor 85 as a current source flows through the transistor 81 to the diode-connected transistor 83.
  • the channel resistance of the transistor 84 having a common gate with the transistor 83 becomes sufficiently low, the gate of the transistor 86 is kept at the first power supply voltage VDDH level, and the transistor 86 is cut off. Therefore, even if the transistor 91 of the voltage conversion circuit 62 is conductive, the positive feedback circuit 63 as a charging circuit does not charge the conversion signal LVI.
  • the transistor 103 since the Hi signal is supplied as the initialization signals INI1 and INI2, the transistor 103 is turned on, and the positive feedback circuit 63 discharges the conversion signal LVI. Further, since the transistor 101 is cut off, the positive feedback circuit 63 does not charge the conversion signal LVI via the transistor 102. As a result, the conversion signal LVI is discharged to the GND level, the positive feedback circuit 63 outputs the Hi output signal VCO by the transistors 104 and 105 constituting the inverter, and the comparison circuit 51 is initialized.
  • the initialization signals INI1 and INI2 are set to Lo and the sweep of the reference signal REF is started.
  • the transistor 86 is turned off to be cut off, and the output signal VCO is Hi signal, so that the transistor 102 is also turned off and cut off.
  • the transistor 103 is also cut off because the initialization signal INI1 is Lo.
  • the conversion signal LVI is kept at GND in the high impedance state, and the Hi output signal VCO is output.
  • the output current of the current source transistor 85 stops flowing through the transistor 81, the gate potentials of the transistors 83 and 84 rise, and the channel resistance of the transistor 84 increases. There, a current flowing through the transistor 82 causes a voltage drop to lower the gate potential of the transistor 86, and the transistor 91 becomes conductive.
  • the output signal HVO output from the transistor 86 is converted into a conversion signal LVI by the transistor 91 of the voltage conversion circuit 62 and supplied to the positive feedback circuit 63.
  • the positive feedback circuit 63 as a charging circuit charges the conversion signal LVI and brings the potential closer to the second power supply voltage VDDL from the GND voltage.
  • the output signal VCO becomes Lo and the transistor 102 is turned on.
  • the transistor 101 is also conducting because the Lo initialization signal INI2 is applied, and the positive feedback circuit 63 rapidly charges the conversion signal LVI via the transistors 101 and 102, and the potential is set to the second power supply voltage. Lift up to VDDL at once.
  • the transistor 91 of the voltage conversion circuit 62 Since the transistor 91 of the voltage conversion circuit 62 has the bias voltage VBIAS applied to the gate, the transistor 91 is cut off when the voltage of the conversion signal LVI reaches a voltage value lower than the bias voltage VBIAS by the transistor threshold value. Even if the transistor 86 remains conductive, the conversion signal LVI is not charged any further, and the voltage conversion circuit 62 also functions as a voltage clamp circuit.
  • the charging of the conversion signal LVI due to the conduction of the transistor 102 is a positive feedback operation that starts with the conversion signal LVI rising to the inverter threshold and accelerates its movement.
  • the transistor 85 that is a current source of the differential input circuit 61 has an enormous number of circuits that operate in parallel in the solid-state imaging device 1, so that the current per circuit is set to be extremely small.
  • the reference signal REF is swept very slowly because the voltage that changes during the unit time at which the time code is switched becomes the LSB step of AD conversion. Therefore, the change in the gate potential of the transistor 86 is slow, and the change in the output current of the transistor 86 driven thereby is slow.
  • the output signal VCO can transition sufficiently rapidly.
  • the transition time of the output signal VCO is a fraction of the unit time of the time code, and is typically 1 ns or less.
  • the comparison circuit 51 of the present disclosure can achieve this output transition time only by setting a small current of 0.1 uA, for example, to the transistor 85 of the current source.
  • FIG. 5 is a circuit diagram showing details of the pixel circuit 41 added to the comparison circuit 51 shown in FIG.
  • the pixel circuit 41 includes a photodiode (PD) 121 as a photoelectric conversion element, a discharge transistor 122, a transfer transistor 123, a reset transistor 124, and an FD (floating diffusion layer) 125.
  • PD photodiode
  • the discharge transistor 122 is used when adjusting the exposure period. Specifically, when the discharge transistor 122 is turned on when it is desired to start the exposure period at an arbitrary timing, the charge accumulated in the photodiode 121 until that time is discharged, so the discharge transistor 122 is turned off. After that, the exposure period starts.
  • the transfer transistor 123 transfers the electric charge generated by the photodiode 121 to the FD 125.
  • the reset transistor 124 resets the charge held in the FD 125.
  • the FD 125 is connected to the gate of the transistor 82 of the differential input circuit 61. Thereby, the transistor 82 of the differential input circuit 61 also functions as an amplification transistor of the pixel circuit 41.
  • the source of the reset transistor 124 is connected to the gate of the transistor 82 of the differential input circuit 61 and the FD 125, and the drain of the reset transistor 124 is connected to the drain of the transistor 82. Therefore, there is no fixed reset voltage for resetting the charge of FD125. This is because the reset voltage for resetting the FD 125 can be arbitrarily set using the reference signal REF by controlling the circuit state of the differential input circuit 61.
  • the reference signal REF is set to the reset voltage V rst that resets the charge of the FD 125 from the standby voltage V stb so far, and the charge of the FD 125 is reset by turning on the reset transistor 124. Is done.
  • the initialization signal INI2 supplied to the gate of the transistor 101 of the positive feedback circuit 63 is set to Hi, and immediately thereafter, the initialization signal IN1I supplied to the gate of the transistor 103 is set to Hi.
  • the positive feedback circuit 63 is set to the initial state.
  • the reference signal REF is raised to a predetermined voltage V u, the comparison of the reference signal REF and the pixel signal SIG (sweep of the reference signal REF) is started. At this time, since the reference signal REF is larger than the pixel signal SIG, the output signal VCO is Hi.
  • the output signal VCO is inverted (transitioned to Low).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO as described above.
  • the data storage unit 52 latches and stores time data (N-bit DATA [1] to DATA [N]) when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is set to a level at which the transistor 81 is turned off (standby voltage V stb ). Thereby, the current consumption of the comparison circuit 51 during the signal readout period is suppressed.
  • the WORD signal for controlling the read timing becomes Hi, and the time data (N-bit DATA [1] to DATA [N]) stored in the latch is output from the latch control circuit 71 of the data storage unit 52.
  • the time data acquired here is P-phase data at a reset level when performing CDS (Correlated Double Sampling) processing.
  • the reference signal REF is raised to the predetermined voltage V u and the initialization signal INI2 supplied to the gate of the transistor 101 is set to Hi.
  • the initialization signal INI1 supplied to the gate of the transistor 103 is also set to Hi, and the positive feedback circuit 63 is set to the initial state again.
  • the transfer transistor 123 of the pixel circuit 41 is turned on by the Hi transfer signal TX, and the charge generated by the photodiode 121 is transferred to the FD 125.
  • the comparison between the reference signal REF and the pixel signal SIG (sweep of the reference signal REF) is started.
  • the reference signal REF is larger than the pixel signal SIG, the output signal VCO is Hi.
  • the output signal VCO is inverted (transitioned to Low).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO.
  • the data storage unit 52 latches and stores time data (N-bit DATA [1] to DATA [N]) when the output signal VCO is inverted.
  • the voltage of the reference signal REF supplied to the gate of the transistor 81 of the comparison circuit 51 is a level at which the transistor 81 is turned off (standby voltage V stb ). Thereby, the current consumption of the comparison circuit 51 during the signal readout period is suppressed.
  • the WORD signal for controlling the read timing becomes Hi, and the time data (N-bit DATA [1] to DATA [N]) stored in the latch is output from the latch control circuit 71 of the data storage unit 52.
  • the time data acquired here is D-phase data at a signal level when performing CDS processing.
  • Time t11 is in the same state as time t1 described above, and is driven for the next 1V (one vertical scanning period).
  • the output unit 28 holds P-phase data in an internal frame memory, and performs CDS processing together with D-phase data supplied later.
  • An arbitrary method can be selected as the method for performing the CDS process.
  • the data storage unit 52 may store the P-phase data therein and output the D-phase data simultaneously or alternately so that the output unit 28 performs the CDS process.
  • each pixel 21 of the pixel array unit 22 of the solid-state imaging device 1 can perform a global shutter operation in which all the pixels are reset simultaneously and all the pixels are exposed simultaneously. Since all the pixels can be exposed and read out at the same time, it is usually unnecessary to provide a holding portion that is provided in the pixel and holds the charge until the charge is read out.
  • the configuration of the pixel 21 does not require a selection transistor or the like for selecting a pixel that outputs the pixel signal SIG, which is necessary for the column parallel readout solid-state imaging device.
  • the discharge transistor 122 In the driving of the pixel 21 described with reference to FIG. 6, the discharge transistor 122 is always controlled to be off. However, as shown by a broken line in FIG. 6, an arbitrary exposure period can be set by setting the discharge signal OFG to Hi and turning on the discharge transistor 122 once and then turning it off at a desired time. Is possible.
  • FIG. 7 is a circuit diagram showing a second configuration of the comparison circuit 51.
  • the detailed circuit of the pixel circuit 41 is shown together with the second configuration of the comparison circuit 51. The same applies to FIGS. 8 to 11 described later.
  • the second configuration of the comparison circuit 51 is the same as the first configuration shown in FIG. 5 except that in the positive feedback circuit 63, two transistors 161 and 162 are added.
  • the inverter circuit of the positive feedback circuit 63 in the first configuration is replaced with a 2-input NOR circuit in the second configuration.
  • a control signal TEST_VCO that is a second input which is not the conversion signal LVI that is the first input, is supplied to the gate of the transistor 161 that is configured by the PMOS transistor and the gate of the transistor 162 that is configured by the NMOS transistor. .
  • the source of the transistor 161 is connected to the second power supply voltage VDDL, and the drain of the transistor 161 is connected to the source of the transistor 104.
  • the drain of the transistor 162 is connected to the output terminal of the comparison circuit 51, and the source of the transistor 162 is connected to GND.
  • the output signal VCO is set to Lo regardless of the state of the differential input circuit 61. it can.
  • the output signal VCO becomes Hi regardless of the state of the differential input circuit 61. Therefore, by combining the forced Hi output of the output signal VCO and the forced Lo output of the control signal TEST_VCO described above, it is related to the state of the differential input circuit 61 and the preceding pixel circuit 41 and DAC 25.
  • the output signal VCO can be set to an arbitrary value. With this function, for example, a circuit subsequent to the pixel 21 can be tested only with an electric signal input without depending on the optical input to the solid-state imaging device 1.
  • the output signal VCO of the comparison circuit 51 when the voltage of the pixel signal SIG falls below the final voltage of the reference signal REF due to a higher brightness than expected (for example, a sun image reflected in the angle of view of the solid-state imaging device 1), the output signal VCO of the comparison circuit 51 The comparison period ends with Hi remaining unchanged, and the data storage unit 52 controlled by the output signal VCO cannot fix the value and loses the AD conversion function.
  • the output signal VCO that has not yet been inverted to Lo can be forcibly inverted. it can. Since the data storage unit 52 latches and stores the time code immediately before the forced inversion, when the configuration of FIG. 7 is adopted, the ADC 42 results in an AD converter that clamps an output value for a luminance input above a certain level. Function.
  • FIG. 8 is a circuit diagram showing a third configuration of the comparison circuit 51.
  • the source of the transistor 85 as a constant current source is connected to a negative bias voltage VSS lower than 0 [V] instead of GND.
  • VSS negative bias voltage
  • the operation range of the comparison circuit 51 is expanded by setting the source potential of the transistor 85 to a potential lower than 0V. Further, in accordance with the negative source potential of the transistor 85, the substrate voltage side of the photodiode 121 and the FD 125 in the pixel circuit 41 is also set to the negative bias voltage VSS. Thereby, the saturation charge amount of each pixel 21 (pixel circuit 41) can be increased.
  • FIG. 9 is a circuit diagram showing a fourth configuration of the comparison circuit 51.
  • the transistors 83, 84, and 86 of the differential input circuit 61 shown in FIG. 8 are changed to transistors 83 ', 84', and 86 '.
  • the other configuration is the same as the second configuration in FIG.
  • the first power supply voltage VDDH is set to about 2.9 [V], for example, and the transistors 83, 84, and 86 of the differential input circuit 61 have a film thickness. Consists of thick high-voltage transistors.
  • the transistors 83 ', 84', and 86 ' are formed of low-voltage transistors with a thin film thickness that are driven at a low voltage of 2V or less. That is, the first power supply voltage VDDH of 2.9 [V] is set to 1.1 [V] in accordance with the source potential of the transistor 85 being pulled to the negative bias voltage VSS ( ⁇ 1.8 [V]). By reducing the voltage to the first power supply voltage VDDH ′, the transistors 83, 84, and 86 of the differential input circuit 61 can be changed to low-voltage transistors 83 ′, 84 ′, and 86 ′. The potential difference of the entire comparison circuit 51 is 2.9 [V] from ⁇ 1.8 [V] to 1.1 [V], and 2.9 [V] from 0 [V] to 2.9 [V]. V] is the same as the first and second configurations.
  • the high-voltage transistors 83, 84, and 86 having a large film thickness are changed to the low-voltage transistors 83 ′, 84 ′, and 86 ′ having a small film thickness, thereby The circuit area can be reduced.
  • the second power supply voltage VDDL may remain at 1.1 [V] as in the first to third configurations, but the positive feedback circuit 63 is a voltage lower than the first power supply voltage VDDH ′ of the differential input circuit 61. Since the first power supply voltage VDDH is lowered to the first power supply voltage VDDH ′, the first power supply voltage VDDH may be lowered to a voltage lower than the first power supply voltage VDDH ′. Thereby, further power saving can be achieved.
  • the second power supply voltage VDDL ′ can be set to about 0.6 [V], for example.
  • the bias voltage VBIAS is also lowered as the second power supply voltage VDDL ′ decreases.
  • FIG. 10 is a circuit diagram showing a fifth configuration of the comparison circuit 51.
  • the two transistors 161 and 162 are omitted in the positive feedback circuit 63, and a two-input NOR circuit is returned to the inverter circuit.
  • a transistor 163 which is a PMOS transistor is newly added to the positive feedback circuit 63.
  • the source of the transistor 163 is connected to the second power supply voltage VDDL ′, and the drain is connected to the source of the transistor 91 together with the drains of the transistors 102 and 103 and the gates of the transistors 104 and 105.
  • a control signal xTEST_VCO that is an inverted signal of the control signal TEST_VCO input to the NOR circuit is supplied to the gate of the transistor 163.
  • Other configurations are the same as the fourth configuration of FIG.
  • a test function capable of forcing the output signal VCO of the comparison circuit 51 to Lo output regardless of the state of the differential input circuit 61 has a Lo control signal xTEST_VCO. Is supplied to the gate of the transistor 163.
  • the fifth configuration of the comparison circuit 51 in FIG. 10 implements the test function by a method different from the fourth configuration shown in FIG.
  • the comparison circuit 51 When the Lo control signal xTEST_VCO is supplied to the gate of the transistor 163 with the initialization signal INI1 set to Lo, the comparison circuit 51 outputs the Lo output signal VCO.
  • the control signal xTEST_VCO of Hi is supplied to the gate of the transistor 163 with the initialization signal INI1 set to Hi, the comparison circuit 51 outputs the output signal VCO of Hi.
  • the test function can be realized with one fewer transistor than in the fourth configuration shown in FIG.
  • FIG. 11 is a circuit diagram showing a sixth configuration of the comparison circuit 51.
  • the configuration of the differential input circuit 61 is different. Specifically, a transistor 165 is added between the transistors 81 and 83 ', and a transistor 166 is added between the transistors 82 and 84'.
  • the transistors 165 and 166 are NMOS transistors, and a control signal Vh is supplied to the gates of the transistors 165 and 166.
  • the source of the transistor 165 is connected to the drain of the transistor 81, and the drain of the transistor 165 is connected to the drain of the transistor 83 '.
  • the source of the transistor 166 is connected to the drain of the transistor 82, and the drain of the transistor 166 is connected to the drain of the transistor 84 '.
  • the comparison circuit 51 of FIG. 11 inserts the transistor 165 between the transistors 81 and 83 ′, and inserts the transistor 166 between the transistors 82 and 84 ′, so that the transistors 81 and 83 ′ And the transistors 82 and 84 'can be separated as necessary.
  • the negative bias voltage VSS can be lowered to a voltage that can be withstood by, for example, a high-voltage transistor.
  • the first power supply voltage VDDH ′ can be lowered to 1.1 [V] and the negative bias voltage VSS can be lowered to a voltage that can be withstood by a high-voltage transistor.
  • the power consumption can be reduced while securing the saturation charge amount of each pixel 21 (pixel circuit 41).
  • the low voltage transistors 83 ', 84', and 86 'are used the circuit area can be reduced and the cost can be reduced.
  • FIG. 12 is a timing chart for explaining the operation of the pixel 21 (pixel circuit 41) in the sixth configuration of the comparison circuit 51 shown in FIG.
  • the times t31 to t41 in the timing chart in FIG. 12 correspond to the times t1 to t11 in the timing chart in FIG.
  • control signal xTEST_VCO for the test function and the control signal Vh supplied to the gates of the transistors 165 and 166 as the breakdown voltage reducing transistors are added to the timing chart of FIG. Operations other than xTEST_VCO and the control signal Vh are the same as those in the timing chart of FIG.
  • the control signal Vh is Lo, so that a high potential difference is not applied to the transistors 83 ′, 84 ′, and 86 ′.
  • the comparison circuit 51 is controlled.
  • the control signal Vh has a Hi.
  • the Hi voltage of the control signal Vh is determined by the first power supply voltage VDDH ′ of the differential input circuit 61 and the negative bias voltage VSS. For example, as described above, when the first power supply voltage VDDH ′ is 1.1 [V] and the negative bias voltage VSS is ⁇ 1.8 [V], the voltage of the Hi control signal Vh is 0 [V]. It can be.
  • Pixel sharing configuration example> The comparison circuit 51 described so far has been configured such that one ADC 42 is disposed in one pixel 21, but a plurality of pixels 21 may share one ADC 42.
  • FIG. 13 is a circuit diagram illustrating a configuration example of the comparison circuit 51 in the case of pixel sharing in which one ADC 42 is shared by a plurality of pixels 21.
  • FIG. 13 shows a configuration example of the comparison circuit 51 when the four pixels 21 of the pixel 21A, the pixel 21B, the pixel 21C, and the pixel 21D share one ADC 42.
  • pixel circuits 41A to 41D are provided in four pixels 21A to 21D, respectively, and a photodiode 121q, a discharge transistor 122q, and a transfer transistor 123q are individually provided in the pixel circuits 41A to 41D. It has been. On the other hand, the reset transistor 174 and the FD 175 are shared by the four pixels 21A to 21D.
  • FIG. 13 the sixth configuration shown in FIG. 11 is adopted as the circuit configuration of the comparison circuit 51, but any of the other first to fifth configurations can be adopted.
  • the solid-state imaging device 1 has been described as being formed on one semiconductor substrate 11, but the solid-state imaging device 1 is configured by forming circuits on a plurality of semiconductor substrates 11. May be.
  • FIG. 14 shows a conceptual diagram that configures the solid-state imaging device 1 by stacking two semiconductor substrates 11 of an upper substrate 11A and a lower substrate 11C.
  • At least the pixel circuit 41 including the photodiode 121 is formed on the upper substrate 11A.
  • On the lower substrate 11C at least a data storage unit 52 for storing a time code and a time code transfer unit 23 are formed.
  • the upper substrate 11A and the lower substrate 11C are bonded by, for example, a metal bond such as Cu-Cu.
  • FIG. 15 shows a circuit configuration example formed on each of the upper substrate 11A and the lower substrate 11C.
  • the pixel circuit 41 and the transistors 81, 82, 85, 165, and 166 of the differential input circuit 61 of the ADC 42 are formed on the upper substrate 11A.
  • the circuit of the ADC 42 excluding the transistors 81, 82, 85, 165, and 166 and the time code transfer unit 23 are formed on the lower substrate 11C.
  • FIG. 16 shows a conceptual diagram that configures the solid-state imaging device 1 by laminating three semiconductor substrates 11 of an upper substrate 11A, an intermediate substrate 11B, and a lower substrate 11C.
  • a pixel circuit 41 including a photodiode 121 and at least a part of a comparison circuit 51 are formed on the upper substrate 11A.
  • a data storage unit 52 for storing a time code and a time code transfer unit 23 are formed on the lower substrate 11C.
  • the remaining circuit of the comparison circuit 51 that is not disposed on the upper substrate 11A is formed on the intermediate substrate 11B.
  • the upper substrate 11A and the intermediate substrate 11B, and the intermediate substrate 11B and the lower substrate 11C are bonded by, for example, a metal bond such as Cu—Cu.
  • FIG. 17 shows a circuit arrangement example of each semiconductor substrate 11 when the solid-state imaging device 1 is formed of three semiconductor substrates 11.
  • the circuit arranged on the upper substrate 11A is the same as the circuit of the upper substrate 11A shown in FIG. 15, and the remaining circuits of the comparison circuit 51 are arranged on the intermediate substrate 11B.
  • a time code transfer unit 23 is disposed on the lower substrate 11C.
  • the present disclosure is not limited to application to a solid-state imaging device. That is, the present disclosure relates to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, a copying machine using a solid-state imaging device as an image reading unit.
  • the present invention can be applied to all electronic devices using a solid-state imaging device.
  • the solid-state imaging device may have a form formed as a single chip, or may have a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 18 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus according to the present disclosure.
  • An imaging apparatus 800 in FIG. 18 includes an optical unit 801 including a lens group, a solid-state imaging apparatus (imaging device) 802 in which the configuration of the solid-state imaging apparatus 1 in FIG. 1 is adopted, and a DSP (Digital Signal) that is a camera signal processing circuit. Processor) circuit 803 is provided.
  • the imaging apparatus 800 also includes a frame memory 804, a display unit 805, a recording unit 806, an operation unit 807, and a power supply unit 808.
  • the DSP circuit 803, the frame memory 804, the display unit 805, the recording unit 806, the operation unit 807, and the power supply unit 808 are connected to each other via a bus line 809.
  • the optical unit 801 takes in incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 802.
  • the solid-state imaging device 802 converts the amount of incident light imaged on the imaging surface by the optical unit 801 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the solid-state imaging device 1 of FIG. 1 that is, the solid-state imaging device having the comparison circuit 51 that reduces the power consumption while improving the determination speed when AD converting the pixel signal is used. it can.
  • the display unit 805 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the solid-state imaging device 802.
  • the recording unit 806 records a moving image or a still image captured by the solid-state imaging device 802 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 807 issues operation commands for various functions of the imaging apparatus 800 under operation by the user.
  • the power supply unit 808 appropriately supplies various power sources serving as operation power sources for the DSP circuit 803, the frame memory 804, the display unit 805, the recording unit 806, and the operation unit 807 to these supply targets.
  • the solid-state imaging device 1 that employs any of the first to sixth configurations of the comparison circuit 51 described above as the solid-state imaging device 802
  • the AD conversion determination speed is increased, Power consumption can be reduced. Therefore, even in an imaging apparatus 800 such as a video camera, a digital still camera, and a camera module for mobile devices such as a mobile phone, it is possible to realize high-speed shooting and low power consumption.
  • comparison circuit 51 and the ADC 42 have been described as components incorporated in the solid-state imaging device 1, but can be products (comparators, AD converters) that are distributed independently.
  • present disclosure is applicable not only to solid-state imaging devices but also to general semiconductor devices having other semiconductor integrated circuits.
  • the control signal input to the transistor is a signal in which Hi and Low are opposite.
  • the reference signal REF has been described as a slope signal whose level (voltage) monotonously decreases with time.
  • the reference signal REF has a monotonous level (voltage) with time. It can also be an increasing slope signal.
  • the example in which the ADC 42 is shared by the four pixels 21 when the ADC 42 is shared has been described.
  • the number of pixels 21 to be shared is not limited to four, but other numbers (for example, , 8).
  • this indication can also take the following structures.
  • a differential input circuit that operates with a first power supply voltage and outputs a signal when the voltage of the input signal is higher than the voltage of the reference signal;
  • a comparison result signal that operates at a second power supply voltage lower than the first power supply voltage and indicates a comparison result of the voltage of the input signal and the reference signal is inverted based on an output signal from the differential input circuit.
  • a positive feedback circuit that speeds up the transition speed when A voltage conversion circuit that converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage;
  • a comparator configured such that a source voltage of the differential input circuit is a voltage lower than 0V.
  • the comparator according to (1) wherein the differential input circuit includes a first transistor and a second transistor that form a current mirror, and the first transistor and the second transistor are configured by low-voltage transistors. .
  • the comparator according to (2) wherein the low-voltage transistor is driven by the first power supply voltage of 2 V or less.
  • the differential input circuit is: A third transistor to which the reference signal is input; A fourth transistor to which the input signal is input; The comparator according to (2) or (3), further including: a fifth transistor and a sixth transistor that turn on and off a connection between the first transistor and the second transistor and the third transistor and the fourth transistor.
  • the positive feedback circuit receives an input of a control signal different from the output signal of the differential input circuit, and inverts the comparison result signal based on the control signal regardless of the output signal of the differential input circuit.
  • the comparator according to any one of (1) to (4).
  • the positive feedback circuit is An inverter circuit that inverts the output signal of the differential input circuit to generate the comparison result signal;
  • a differential input circuit that operates with a first power supply voltage and outputs a signal when the voltage of the input signal is higher than the voltage of the reference signal;
  • a comparison result signal that operates at a second power supply voltage lower than the first power supply voltage and indicates a comparison result of the voltage of the input signal and the reference signal is inverted based on an output signal from the differential input circuit.
  • a positive feedback circuit that speeds up the transition speed when A voltage conversion circuit that converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage;
  • a comparator configured such that a source voltage of the differential input circuit is a voltage lower than 0V;
  • a data storage unit for storing a time code when the comparison result signal is inverted.
  • a differential input circuit that operates with a first power supply voltage and outputs a signal when the voltage of the input signal is higher than the voltage of the reference signal;
  • a comparison result signal that operates at a second power supply voltage lower than the first power supply voltage and indicates a comparison result of the voltage of the input signal and the reference signal is inverted based on an output signal from the differential input circuit.
  • a positive feedback circuit that speeds up the transition speed when A voltage conversion circuit that converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage;
  • a comparator configured such that a source voltage of the differential input circuit is a voltage lower than 0V;
  • An AD converter comprising: a data storage unit that stores a time code when the comparison result signal is inverted;
  • a solid-state imaging device comprising: a pixel circuit that outputs a charge signal generated by receiving and photoelectrically converting light incident on a pixel to the differential input circuit as the input signal. (10) The solid-state imaging device according to (9), wherein the AD converter is arranged for each pixel. (11) The solid-state imaging device according to (9), wherein the AD converter is shared by a plurality of the pixels.
  • the solid-state imaging device according to (9) or (10), including a plurality of semiconductor substrates.
  • a differential input circuit that operates with a first power supply voltage and outputs a signal when the voltage of the input signal is higher than the voltage of the reference signal;
  • a comparison result signal that operates at a second power supply voltage lower than the first power supply voltage and indicates a comparison result of the voltage of the input signal and the reference signal is inverted based on an output signal from the differential input circuit.
  • a positive feedback circuit that speeds up the transition speed when A voltage conversion circuit that converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage;
  • a comparator configured such that a source voltage of the differential input circuit is a voltage lower than 0V;
  • An AD converter comprising: a data storage unit that stores a time code when the comparison result signal is inverted;
  • An electronic device comprising: a solid-state imaging device comprising: a pixel circuit that receives a light signal incident on a pixel and outputs a charge signal generated by photoelectric conversion to the differential input circuit as the input signal.
  • a differential input circuit that operates with a first power supply voltage; a positive feedback circuit that operates with a second power supply voltage lower than the first power supply voltage; and a voltage conversion circuit, the source of the differential input circuit
  • the differential input circuit of the comparator configured to have a voltage lower than 0 V outputs a signal when the voltage of the input signal is higher than the voltage of the reference signal;
  • the voltage conversion circuit converts the output signal of the differential input circuit into a signal corresponding to the second power supply voltage; Transition speed when the positive feedback circuit inverts a comparison result signal representing a comparison result of the voltage of the input signal and the reference signal based on the output signal of the differential input circuit converted by the voltage conversion circuit Control method for comparator.
  • 1 solid-state imaging device 11 semiconductor substrate, 21 pixels, 22 pixel array section, 23 time code transfer section, 26 time code generation section, 28 output section, 41 pixel circuit, 42 ADC, 51 comparison circuit, 52 data storage section, 61 Differential input circuit, 62 voltage conversion circuit, 63 positive feedback circuit, 71 latch control circuit, 72 latch storage unit, 81 to 86, 91 transistor, 101 to 105, 161 to 163, 165, 166 transistor, 800 imaging device, 802 Solid-state imaging device

Abstract

本開示は、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにする比較器、ＡＤ変換器、固体撮像装置、電子機器、および、比較器の制御方法に関する。 比較回路は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、第１の電源電圧よりも低い第２の電源電圧で動作し、差動入力回路からの出力信号に基づいて、入力信号と参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、差動入力回路の出力信号を、第２の電源電圧に対応する信号に変換する電圧変換回路とを備え、差動入力回路のソース電圧が０Vよりも低い電圧であるように構成される。本開示は、例えば、固体撮像装置の画素ごとに配置されるADC等に適用できる。

Description

比較器、ＡＤ変換器、固体撮像装置、電子機器、および、比較器の制御方法
　本開示は、比較器、ＡＤ変換器、固体撮像装置、電子機器、および、比較器の制御方法に関し、特に、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにした比較器、ＡＤ変換器、固体撮像装置、電子機器、および、比較器の制御方法に関する。
　固体撮像装置の信号読み出し方式で、例えば、画素内などの限られた面積内でAD変換を行う場合、もっとも面積効率が良い方式は、比較器とその後段のデジタル回路で構成される積分型（スロープ型）のAD変換方式である。
　積分型のAD変換方式を用いて、限られた面積内でAD変換を実現しようとする技術として、非特許文献１が提案されている。例えば、非特許文献１の方式では、後段のデジタル回路を１つのDRAM回路として、複数回スロープ信号を比較器に入力する回路構成とされている。たとえば8bitのAD変換であれば、同じスロープ信号が８回繰り返し比較器に入力される。そして、比較器の出力が反転した時点の０または１のコードをDRAMに記憶する動作と画素外部へ出力する動作が８回繰り返され、全面の比較が終了した時点で、外部に読み出される。
D. Yang, B. Fowler, and A. El Gamal, "A Nyquist rate pixel levelADC for CMOS image sensors," in Proc. IEEE 1998 Custom Integrated Circuits Conf., Santa Clara, CA, May 1998, pp. 237-240.
　画素内にAD変換器を配置する場合には、画素列ごとにAD変換器を配置するカラム並列などのように比較的面積の自由度がある場合と異なり、回路の収容面積に限りがあるため、要求を十分に満たす比較器を作製することが難しい。例えば、比較の判定速度が遅くなったり、性能を上げようとすると消費電力が大きくなることがある。
　本開示は、このような状況に鑑みてなされたものであり、比較器の判定速度を向上させつつ、消費電力を低減させることができるようにするものである。
　本開示の第１の側面の比較器は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路とを備え、前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成されている。
　本開示の第１の側面においては、差動入力回路において、第１の電源電圧で動作され、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、正帰還回路において、前記第１の電源電圧よりも低い第２の電源電圧で動作され、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化され、電圧変換回路において、前記差動入力回路の前記出力信号が、前記第２の電源電圧に対応する信号に変換され、前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成されている。
　本開示の第２の側面のＡＤ変換器は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路とを有し、前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された比較器と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを備える。
　本開示の第２の側面においては、差動入力回路において、第１の電源電圧で動作され、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、正帰還回路において、前記第１の電源電圧よりも低い第２の電源電圧で動作され、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化され、電圧変換回路において、前記差動入力回路の前記出力信号が、前記第２の電源電圧に対応する信号に変換され、前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成され、データ記憶部において、前記比較結果信号が反転したときの時刻コードが記憶される。
　本開示の第３の側面の固体撮像装置は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路とを有し、前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された比較器と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを備えるＡＤ変換器と、画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路とを備える。
　本開示の第４の側面の電子機器は、第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路とを有し、前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された比較器と、前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部とを備えるＡＤ変換器と、画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路とを備える固体撮像装置を備える。
　本開示の第３及び第４の側面においては、差動入力回路において、第１の電源電圧で動作され、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、正帰還回路において、前記第１の電源電圧よりも低い第２の電源電圧で動作され、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化され、電圧変換回路において、前記差動入力回路の前記出力信号が、前記第２の電源電圧に対応する信号に変換され、前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成され、データ記憶部において、前記比較結果信号が反転したときの時刻コードが記憶される。画素回路では、画素に入射された光を受光して光電変換することで生成された電荷信号が、前記入力信号として前記差動入力回路に出力される。
　本開示の第５の側面の比較器の制御方法は、第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備え、前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成された比較器の前記差動入力回路が、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力し、前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する。
　本開示の第５の側面においては、第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備え、前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成された比較器の前記差動入力回路において、入力信号の電圧が参照信号の電圧よりも高いときに信号が出力され、前記電圧変換回路において、前記差動入力回路の出力信号が、前記第２の電源電圧に対応する信号に変換され、前記正帰還回路において、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度が高速化される。
　比較器、ＡＤ変換器、固体撮像装置、電子機器、および、比較器の制御方法は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
　本開示の第１乃至第５の側面によれば、比較器の判定速度を向上させつつ、消費電力を低減させることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示に係る固体撮像装置の概略構成を示す図である。 画素の詳細構成例を示すブロック図である。 比較回路の第１構成を示す回路図である。 比較回路の動作中の各信号の遷移を表す図である。 画素回路の詳細構成について説明する図である。 比較回路の第１構成と画素の動作を説明するタイミングチャートである。 比較回路の第２構成を示す回路図である。 比較回路の第３構成を示す回路図である。 比較回路の第４構成を示す回路図である。 比較回路の第５構成を示す回路図である。 比較回路の第６構成を示す回路図である。 比較回路の第６構成と画素の動作を説明するタイミングチャートである。 画素共有の場合の比較回路の構成例を示す回路図である。 ２枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ２枚の半導体基板で固体撮像装置を構成する場合の回路構成例を示す図である。 ３枚の半導体基板を積層することで固体撮像装置を構成する概念図である。 ３枚の半導体基板で固体撮像装置を構成する場合の回路構成例を示す図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成例
２．画素の詳細構成例
３．比較回路の第１構成例
４．比較回路の第２構成例
５．比較回路の第３構成例
６．比較回路の第４構成例
７．比較回路の第５構成例
８．比較回路の第６構成例
９．画素共有の構成例
１０．複数基板構成１
１１．複数基板構成２
１２．電子機器への適用例
＜１．固体撮像装置の概略構成例＞
　図１は、本開示に係る固体撮像装置の概略構成を示している。
　図１の固体撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、DAC（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
　２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とADC４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。
　画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。DAC２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から固体撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、DAC２５、垂直駆動回路２７等に供給する。
　固体撮像装置１は、以上のように構成されている。なお、図１では、上述したように、固体撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、固体撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
＜２．画素の詳細構成例＞
　図２は、画素２１の詳細構成を示すブロック図である。
　画素２１は、画素回路４１とADC（AD変換器）４２で構成されている。
　画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてADC４２に出力する。ADC４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
　ADC４２は、比較回路５１とデータ記憶部５２で構成される。
　比較回路５１は、DAC２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。
　データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。
　ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
　以下では、時刻コードの書き込み動作においてラッチ記憶部７２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部７２から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、AD変換画素データとも称する。
＜３．比較回路の第１構成例＞
　図３は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
　差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、DAC２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流IBを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
　トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
　差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、DAC２５から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、GND（グランド）に接続されている。
　トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDDHに接続されている。
　電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧VBIASに接続されている。
　差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDDHまでの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDDHよりも低い第２電源電圧VDDLで動作する回路である。ここで、第１電源電圧VDDHは、例えば、２．９[V]とされ、第２電源電圧VDDLは、例えば、１．１[V]とされる。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
　バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタ１０１乃至１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧VBIASは、正帰還回路６３の第２電源電圧VDDLと同じ電圧（VBIAS＝VDDL）とすることができる。
　正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDDLに対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
　正帰還回路６３は、５つのトランジスタ１０１乃至１０５で構成される。ここで、トランジスタ１０１、１０２、及び１０４は、PMOSトランジスタで構成され、トランジスタ１０３及び１０５は、NMOSトランジスタで構成される。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧VDDLに接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。トランジスタ１０３及び１０５のソースは、GNDに接続されている。トランジスタ１０１のゲートには、初期化信号INI2が供給され、トランジスタ１０３のゲートには、初期化信号INI1が供給される。
　トランジスタ１０４と１０５はインバータ回路を構成し、それらのドレインどうしの接続点は、比較回路５１が出力信号VCOを出力する出力端となっている。
　以上のように構成される比較回路５１の動作について説明する。図４は、比較回路５１の動作中の各信号の遷移を表す。なお、図４において“G86”はトランジスタ８６のゲート電位を表している。
　まず、参照信号REFが、全ての画素２１の画素信号SIGよりも高い電圧に設定されるとともに、初期化信号INI1及びINI2がHiにされて、比較回路５１が初期化される。
　より具体的には、トランジスタ８１のゲートには参照信号REFが、トランジスタ８２のゲートには画素信号SIGが印加される。参照信号REFの電圧が、画素信号SIGの電圧よりも高い電圧の時は電流源となるトランジスタ８５が出力した電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなりトランジスタ８６のゲートをほぼ第１電源電圧VDDHレベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号LVIを充電することは無い。一方、初期化信号INI1及びINI2としてHiの信号が供給されていることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号LVIを放電する。また、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号LVIを充電することもない。その結果、変換信号LVIは、GNDレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０５によってHiの出力信号VCOを出力し、比較回路５１が初期化される。
　初期化の後、初期化信号INI1及びINI2がLoにされて、参照信号REFの掃引が開始される。
　参照信号REFが画素信号SIGよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号VCOはHiの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号INI1はLoとなっているため遮断される。変換信号LVIは、高インピーダンス状態のままGNDを保ち、Hiの出力信号VCOが出力される。
　参照信号REFが画素信号SIGよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電位は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電位を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号HVOは、電圧変換回路６２のトランジスタ９１によって変換信号LVIに変換され、正帰還回路６３に供給される。充電回路としての正帰還回路６３は、変換信号LVIを充電し、電位をGND電圧から第２電源電圧VDDLへ近づけてゆく。
　そして、変換信号LVIの電圧が、トランジスタ１０４と１０５で構成されるインバータの閾値電圧を超えると、出力信号VCOはLoとなり、トランジスタ１０２が導通する。トランジスタ１０１も、Loの初期化信号INI2が印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号LVIを急速に充電し、電位を第２電源電圧VDDLまで一気に持ち上げる。
　電圧変換回路６２のトランジスタ９１は、ゲートにバイアス電圧VBIASが印加されているので、変換信号LVIの電圧が、バイアス電圧VBIASからトランジスタ閾値下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号LVIを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。
　トランジスタ１０２の導通による変換信号LVIの充電は、そもそもが変換信号LVIがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、固体撮像装置１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号REFは、時刻コードが切り替わる単位時間に変化する電圧がAD変換のLSBステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電位の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号LVIに、後段から正帰還をかけることで、出力信号VCOは十分急速に遷移することができる。望ましくは、出力信号VCOの遷移時間は、時刻コードの単位時間の数分の１であり、典型例としては1ns以下である。本開示の比較回路５１は、電流源のトランジスタ８５に、例えば0.1uAの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。
＜画素回路の詳細構成例＞
　図５を参照して、画素回路４１の詳細構成について説明する。
　図５は、図３に示した比較回路５１に、画素回路４１の詳細を追加して示した回路図である。
　画素回路４１は、光電変換素子としてのフォトダイオード（PD）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、FD(浮遊拡散層)１２５で構成されている。
　排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
　転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をFD１２５に転送する。リセットトランジスタ１２４は、FD１２５に保持されている電荷をリセットする。FD１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
　リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、FD１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、FD１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、FD１２５をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であるためである。
＜画素部タイミングチャート＞
　図６のタイミングチャートを参照して、図５に示した画素２１の動作について説明する。
　初めに、時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、FD１２５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１２４がオンされることにより、FD１２５の電荷がリセットされる。
　次に、時刻ｔ２において、正帰還回路６３のトランジスタ１０１のゲートに供給される初期化信号INI2がHiに設定され、その直後、トランジスタ１０３のゲートに供給される初期化信号IN1IがHiに設定され、正帰還回路６３が初期状態に設定される。
　また、時刻ｔ２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
　参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２では、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）がラッチ記憶される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ５において、読み出しタイミングを制御するWORD信号がHiとなり、ラッチ記憶されていた時刻データ（NビットのDATA[1]乃至DATA[N]）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻データは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際のリセットレベルのP相データとなる。
　時刻ｔ６において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ１０１のゲートに供給される初期化信号INI2がHiに設定される。その直後、トランジスタ１０３のゲートに供給される初期化信号INI1もHiに設定され、正帰還回路６３が再び初期状態に設定される。
　時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がFD１２５に転送される。
　その後、初期化信号INI2のLowへの遷移に続いて初期化信号INI1がLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
　そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ８において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２には、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）がラッチ記憶される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ１０において、読み出しタイミングを制御するWORD信号がHiとなり、ラッチ記憶されていた時刻データ（NビットのDATA[1]乃至DATA[N]）が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得される時刻データは、CDS処理する際の信号レベルのD相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
　以上の画素２１の駆動によれば、最初に、リセットレベルのP相データが取得された後、出力部２８へ読み出され、次に、信号レベルのD相データが取得されて、出力部２８へ読み出される。出力部２８は、内部のフレームメモリでP相データを保持しておき、後から供給されるD相データと合せてCDS処理を行う。なお、CDS処理を行う方法は、任意の方法が選択できる。例えば、データ記憶部５２が、その内部でP相データを保持しておき、D相データと同時または交互に出力して、出力部２８がCDS処理を行うようにしてもよい。
　以上の動作により、固体撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の固体撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
　図６を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかし、図６において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
＜４．比較回路の第２構成例＞
　図７は、比較回路５１の第２構成を示す回路図である。なお、図７においても、比較回路５１の第２構成とともに画素回路４１の詳細回路も併せて示してある。後述する図８乃至図１１についても同様とする。
　比較回路５１の第２構成では、正帰還回路６３において、２つのトランジスタ１６１と１６２が追加されている点以外は、図５に示した第１構成と同様である。
　第１構成における正帰還回路６３のインバータ回路が、第２構成においては、２入力のNOR回路に置き換えられている。PMOSトランジスタで構成されるトランジスタ１６１のゲートと、NMOSトランジスタで構成されるトランジスタ１６２のゲートには、第１の入力である変換信号LVIではない、第２の入力である制御信号TEST_VCOが供給される。
　トランジスタ１６１のソースは第２電源電圧VDDLに接続され、トランジスタ１６１のドレインはトランジスタ１０４のソースに接続されている。トランジスタ１６２のドレインは、比較回路５１の出力端と接続され、トランジスタ１６２のソースは、GNDに接続されている。
　以上のように構成される第２構成における比較回路５１では、第２の入力である制御信号TEST_VCOをHiにすると、差動入力回路６１の状態に関係なく、出力信号VCOをLoにすることができる。
　バイアス電圧VBIASをLoレベルに制御して、トランジスタ９１を遮断させ、初期化信号INI1及びINI2をHiにすると、差動入力回路６１の状態に関係なく出力信号VCOはHiになる。したがって、この出力信号VCOの強制的なHi出力と、上述した制御信号TEST_VCOによる強制的なLo出力を組み合わせることにより、差動入力回路６１及び、その前段である画素回路４１とDAC２５の状態に関係なく、出力信号VCOを任意の値に設定することができる。この機能により、例えば、画素２１から後段の回路を、固体撮像装置１への光学的入力に頼らず、電気信号入力だけで試験することが可能となる。
　また例えば、画素信号SIGの電圧が、想定を超える高い輝度（たとえば固体撮像装置１の画角内に写り込んだ太陽像）によって参照信号REFの最終電圧を下回ると、比較回路５１の出力信号VCOがHiのまま比較期間を終えることになり、出力信号VCOによって制御されるデータ記憶部５２は、値を固定することが出来ずAD変換機能が失われる。このような状態の発生を防止するため、参照信号REFの掃引の最後に、Hiパルスの制御信号TEST_VCOを入力することにより、未だにLoに反転していない出力信号VCOを強制的に反転することができる。データ記憶部５２は強制反転直前の時刻コードをラッチ記憶するので、図７の構成を採用した場合には、ADC４２は、結果的に、一定以上の輝度入力に対する出力値をクランプしたAD変換器として機能する。
＜５．比較回路の第３構成例＞
　図８は、比較回路５１の第３構成を示す回路図である。
　比較回路５１の第３構成では、差動入力回路６１において、定電流源としてのトランジスタ８５のソースが、GNDではなく、０[V]よりも低い負バイアス電圧VSSに接続されている点が、図７に示した第２構成と異なる。その他の構成は、図７の第２構成と同様である。負バイアス電圧VSSは、例えば、－１．８[V]とされる。
　比較回路５１の第３構成では、トランジスタ８５のソース電位を０Vよりも低い電位とすることで、比較回路５１の動作レンジが拡大されている。また、トランジスタ８５のソース電位を負に引いたことに合せて、画素回路４１内のフォトダイオード１２１とFD１２５の基板電圧側も負バイアス電圧VSSとされる。これにより、各画素２１（画素回路４１）の飽和電荷量を増加させることができる。
＜６．比較回路の第４構成例＞
　図９は、比較回路５１の第４構成を示す回路図である。
　比較回路５１の第４構成では、図８に示した差動入力回路６１のトランジスタ８３、８４、および８６が、トランジスタ８３’、８４’、および８６’に変更されている。その他の構成は、図７の第２構成と同様である。
　図８に示した第３構成では、第１電源電圧VDDHは、例えば、２．９[V]程度に設定されており、差動入力回路６１のトランジスタ８３、８４、および８６は、膜厚の厚い高電圧系のトランジスタで構成される。
　これに対して、図９の第４構成では、トランジスタ８３’、８４’、および８６’は、２V以下の低電圧で駆動される、膜厚の薄い低電圧系のトランジスタで構成される。すなわち、トランジスタ８５のソース電位を負バイアス電圧VSS（－１．８[V]）に引いたことに合せて、２．９[V]の第１電源電圧VDDHを、１．１[V]の第１電源電圧VDDH’に引き下げることで、差動入力回路６１のトランジスタ８３、８４、および８６を、低電圧系のトランジスタ８３’、８４’、および８６’へ変更することが可能となる。比較回路５１全体の電位差は、－１．８[V]から１．１[V]までの２．９[V]であり、０[V]から２．９[V]までの２．９[V]となっている第１及び第２構成と変わらない。
　第４構成では、膜厚の厚い高電圧系のトランジスタ８３、８４、および８６を、膜厚の薄い低電圧系のトランジスタ８３’、８４’、および８６’に変更することで、比較回路５１の回路面積を小さくすることができる。
　第２電源電圧VDDLは、第１乃至第３構成と同じ１．１[V]のままでもよいが、正帰還回路６３は、差動入力回路６１の第１電源電圧VDDH’よりも低い電圧で動作させることができるので、第１電源電圧VDDHを第１電源電圧VDDH’に引き下げたことに合せて、第１電源電圧VDDH’よりも低い電圧に下げてもよい。これにより、さらに省電力化することができる。第２電源電圧VDDL’は、例えば、０．６[V]程度に設定することができる。第２電源電圧VDDL’の低下に合せてバイアス電圧VBIASも下げられる。
＜７．比較回路の第５構成例＞
　図１０は、比較回路５１の第５構成を示す回路図である。
　比較回路５１の第５構成を図９の第４構成と比較すると、正帰還回路６３において２つのトランジスタ１６１と１６２が省略されており、２入力のNOR回路がインバータ回路に戻されている。また、正帰還回路６３に、PMOSトランジスタであるトランジスタ１６３が新たに追加されている。トランジスタ１６３のソースは、第２電源電圧VDDL’に接続され、ドレインは、トランジスタ１０２及び１０３のドレインとトランジスタ１０４及び１０５のゲートとともに、トランジスタ９１のソースに接続されている。トランジスタ１６３のゲートには、NOR回路に入力されていた制御信号TEST_VCOの反転信号である制御信号xTEST_VCOが供給される。その他の構成は、図９の第４構成と同様である。
　図１０の比較回路５１の第５構成では、差動入力回路６１の状態に関係なく、比較回路５１の出力信号VCOを強制的にLo出力にすることができるテスト機能を、Loの制御信号xTEST_VCOをトランジスタ１６３のゲートに供給することによって実現する。
　換言すれば、図１０の比較回路５１の第５構成は、テスト機能を、図９に示した第４構成とは異なる方法で実現したものである。初期化信号INI1をLoにした状態で、Loの制御信号xTEST_VCOがトランジスタ１６３のゲートに供給されたとき、比較回路５１は、Loの出力信号VCOを出力する。一方、初期化信号INI1をHiにした状態で、Hiの制御信号xTEST_VCOがトランジスタ１６３のゲートに供給されたとき、比較回路５１は、Hiの出力信号VCOを出力する。
　図１０の比較回路５１の第５構成によれば、図９に示した第４構成よりも、トランジスタの個数を１つ少ない個数でテスト機能を実現できる。
　また、図１０の比較回路５１の第５構成によれば、正帰還回路６３の第２電源電圧VDDLを第２電源電圧VDDL’へ低下させたことによって懸念される誤動作を防止することができる。
＜８．比較回路の第６構成例＞
　図１１は、比較回路５１の第６構成を示す回路図である。
　比較回路５１の第６構成を図１０の第５構成と比較すると、差動入力回路６１の構成が異なる。具体的には、トランジスタ８１と８３’との間にトランジスタ１６５が追加されるとともに、トランジスタ８２と８４’との間にトランジスタ１６６が追加されている。
　トランジスタ１６５および１６６はNMOSトランジスタで構成され、トランジスタ１６５および１６６のゲートには、制御信号Vhが供給される。トランジスタ１６５のソースは、トランジスタ８１のドレインと接続され、トランジスタ１６５のドレインは、トランジスタの８３’のドレインと接続されている。トランジスタ１６６のソースは、トランジスタ８２のドレインと接続され、トランジスタ１６６のドレインは、トランジスタの８４’のドレインと接続されている。
　図１０に示した第５構成では、トランジスタ８３’、８４’、及び８６’が、トランジスタ８１または８２と直接つながっているために、負バイアス電圧VSSを、低電圧系のトランジスタ８３’、８４’、及び８６’が耐えられる電圧までしか下げることができない。
　そこで、図１１の比較回路５１は、トランジスタ８１と８３’との間にトランジスタ１６５を挿入し、かつ、トランジスタ８２と８４’との間にトランジスタ１６６を挿入して、トランジスタ８１と８３’との間と、トランジスタ８２と８４’との間を必要に応じて切り離すことができるように構成されている。これにより、負バイアス電圧VSSを、例えば、高電圧系のトランジスタが耐えられる電圧まで下げることができる。
　図１１の比較回路５１の第６構成によれば、第１電源電圧VDDH’を１．１[V]に引き下げるとともに負バイアス電圧VSSを高電圧系のトランジスタが耐えられる電圧まで下げることができるので、各画素２１（画素回路４１）の飽和電荷量を確保しつつ、消費電力を低減させることができる。また、低電圧系のトランジスタ８３’、８４’、および８６’用いるので、回路面積を小さくすることができ、コストを抑制することができる。
＜タイミングチャート＞
　図１２は、図１１に示した比較回路５１の第６構成における画素２１（画素回路４１）の動作を説明するタイミングチャートである。
　図１２のタイミングチャートの時刻ｔ３１乃至ｔ４１は、それぞれ、図６のタイミングチャートの時刻ｔ１乃至ｔ１１に対応する。
　図１２のタイミングチャートでは、図６のタイミングチャートに、テスト機能のための制御信号xTEST_VCOと、耐圧緩和トランジスタとしてのトランジスタ１６５および１６６のゲートに供給される制御信号Vhが追加されており、制御信号xTEST_VCOと制御信号Vh以外の動作は、図６のタイミングチャートと同じであるので、その説明を省略する。
　図１２に示されるように、参照信号REFがスタンバイ電圧Vstbに引き下げられている期間中、制御信号VhはLoとなっており、トランジスタ８３’、８４’、及び８６’に高い電位差がかからないように、比較回路５１が制御されている。一方、参照信号REFがリセット電圧Vrstや電圧Vuに設定されている期間は、制御信号VhはHiとなっている。なお、制御信号VhのHiの電圧は、差動入力回路６１の第１電源電圧VDDH’と負バイアス電圧VSSによって決定される。例えば、上述したように、第１電源電圧VDDH’を１．１[V]、負バイアス電圧VSSを－１．８[V]とした場合、Hiの制御信号Vhの電圧は、０[V]とすることができる。
＜９．画素共有の構成例＞
　これまでに説明した比較回路５１は、１つの画素２１内に１つのADC４２が配置される構成とされていたが、複数の画素２１で、１つのADC４２を共有する構成とすることもできる。
　図１３は、複数の画素２１で１つのADC４２を共有する画素共有の場合の比較回路５１の構成例を示す回路図である。
　図１３では、画素２１A、画素２１B、画素２１C、及び画素２１Dの４つの画素２１で１つのADC４２を共有する場合の比較回路５１の構成例が示されている。
　図１３において、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の構成は、図１１に示した第６構成と同様である。
　図１３では、４つの画素２１A乃至２１Dに、それぞれ、画素回路４１A乃至４１Dが設けられており、画素回路４１A乃至４１Dには、フォトダイオード１２１ｑ、排出トランジスタ１２２ｑ、及び、転送トランジスタ１２３ｑが個別に設けられている。一方、リセットトランジスタ１７４とFD１７５は、４つの画素２１A乃至２１Dで共有されている。
　なお、図１３では、比較回路５１の回路構成として、図１１に示した第６構成を採用しているが、その他の第１構成乃至第５構成のいずれかを採用することもできる。
＜１０．複数基板構成１＞
　これまでの説明では、固体撮像装置１が、１枚の半導体基板１１上に形成されるものとして説明したが、複数枚の半導体基板１１に回路を作り分けることで、固体撮像装置１を構成してもよい。
　図１４は、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで固体撮像装置１を構成する概念図を示している。
　上側基板１１Aには、フォトダイオード１２１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
　図１５は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成例を示している。
　上側基板１１Aには、画素回路４１と、ADC４２のうちの差動入力回路６１のトランジスタ８１、８２、８５、１６５、及び１６６が形成されている。下側基板１１Cには、トランジスタ８１、８２、８５、１６５、及び１６６を除くADC４２の回路と時刻コード転送部２３が形成されている。
＜１１．複数基板構成２＞
　図１４及び図１５では固体撮像装置１を２枚の半導体基板１１で構成した例について説明したが、３枚の半導体基板１１で構成することもできる。
　図１６は、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、固体撮像装置１を構成する概念図を示している。
　上側基板１１Aには、フォトダイオード１２１を含む画素回路４１と、比較回路５１の少なくとも一部の回路が形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較回路５１の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
　図１７は、固体撮像装置１を３枚の半導体基板１１で形成する場合の各半導体基板１１の回路配置例を示している。
　図１７の例では、上側基板１１Aに配置した回路は、図１５に示した上側基板１１Aの回路と同じであり、比較回路５１の残りの回路が中間基板１１Bに配置され、データ記憶部５２と時刻コード転送部２３が下側基板１１Cに配置されている。
＜１２．電子機器への適用例＞
　本開示は、固体撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図１８は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
　図１８の撮像装置８００は、レンズ群などからなる光学部８０１、図１の固体撮像装置１の構成が採用される固体撮像装置（撮像デバイス）８０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路８０３を備える。また、撮像装置８００は、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７、および電源部８０８も備える。DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７および電源部８０８は、バスライン８０９を介して相互に接続されている。
　光学部８０１は、被写体からの入射光（像光）を取り込んで固体撮像装置８０２の撮像面上に結像する。固体撮像装置８０２は、光学部８０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置８０２として、図１の固体撮像装置１、即ち、画素信号をAD変換する際の判定速度を向上させつつ、消費電力を低減させた比較回路５１を有する固体撮像装置を用いることができる。
　表示部８０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置８０２で撮像された動画または静止画を表示する。記録部８０６は、固体撮像装置８０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部８０７は、ユーザによる操作の下に、撮像装置８００が持つ様々な機能について操作指令を発する。電源部８０８は、DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６および操作部８０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、固体撮像装置８０２として、上述した比較回路５１の第１構成乃至第６構成のいずれかを採用した固体撮像装置１を用いることで、AD変換の判定速度を高速化させつつ、消費電力を低減することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置８００においても、撮影の高速化と低消費電力を実現することができる。
　上述した説明では、比較回路５１及びADC４２は、固体撮像装置１に組み込まれた部品として説明したが、それぞれ単独で流通する製品（比較器、AD変換器）とすることができる。
　また、本開示は、固体撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
　上述した各実施の形態では、参照信号REFが時間経過に応じてレベル（電圧）が単調減少するスロープ信号であるとして説明したが、参照信号REFは、時間経過に応じてレベル（電圧）が単調増加するスロープ信号とすることもできる。
　上述した各実施の形態では、ADC４２が共有される場合、４つの画素２１でADC４２が共有される例について説明したが、共有される画素２１の個数は４個に限らず、その他の個数（例えば、８個）とすることができる。
　その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）
　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と
　を備え、
　前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された
　比較器。
（２）
　前記差動入力回路は、カレントミラーを構成する第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタ及び第２トランジスタは、低電圧系のトランジスタで構成される
　前記（１）に記載の比較器。
（３）
　前記低電圧系のトランジスタは、２V以下の前記第１の電源電圧で駆動される
　前記（２）に記載の比較器。
（４）
　前記差動入力回路は、
　前記参照信号が入力される第３トランジスタと、
　前記入力信号が入力される第４トランジスタと、
　前記第１トランジスタ及び第２トランジスタと前記第３トランジスタ及び第４トランジスタとの間の接続をオンオフする第５トランジスタ及び第６トランジスタと
　をさらに含む
　前記（２）または（３）に記載の比較器。
（５）
　前記正帰還回路は、前記差動入力回路の前記出力信号と異なる制御信号の入力を受け付け、前記差動入力回路の前記出力信号に関わらず、前記制御信号に基づいて前記比較結果信号を反転させる
　前記（１）乃至（４）のいずれかに記載の比較器。
（６）
　前記正帰還回路は、
　　前記差動入力回路の前記出力信号を反転して前記比較結果信号を生成するインバータ回路と、
　　前記制御信号に基づいて、前記第２の電源電圧を前記インバータ回路に供給するトランジスタと
　を有する
　前記（５）に記載の比較器。
（７）
　前記正帰還回路は、前記差動入力回路の前記出力信号と前記制御信号を入力とするNOR回路を有する
　前記（５）に記載の比較器。
（８）
　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路を有し、
　前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された
　比較器と、
　前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
　を備えるＡＤ変換器。
（９）
　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路を有し、
　前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された
　比較器と、
　前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
　を備えるＡＤ変換器と、
　画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
　を備える固体撮像装置。
（１０）
　前記ＡＤ変換器は、前記画素ごとに配置される
　前記（９）に記載の固体撮像装置。
（１１）
　前記ＡＤ変換器は、複数の前記画素で共有される
　前記（９）に記載の固体撮像装置。
（１２）
　複数の半導体基板で構成されている
　前記（９）または（１０）に記載の固体撮像装置。
（１３）
　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路を有し、
　前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された
　比較器と、
　前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
　を備えるＡＤ変換器と、
　画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
　を備える固体撮像装置
　を備える電子機器。
（１４）
　第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備え、前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成された比較器の
　前記差動入力回路が、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力し、
　前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、
　前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する
　比較器の制御方法。
　１　固体撮像装置，　１１　半導体基板，　２１　画素，　２２　画素アレイ部，　２３　時刻コード転送部，　２６　時刻コード発生部，　２８　出力部，　４１　画素回路，　４２　ADC，　５１　比較回路，　５２　データ記憶部，　６１　差動入力回路，　６２　電圧変換回路，　６３　正帰還回路，　７１　ラッチ制御回路，　７２　ラッチ記憶部，　８１乃至８６,９１　トランジスタ，　１０１乃至１０５，１６１乃至１６３，１６５，１６６　トランジスタ，　８００　撮像装置，　８０２　固体撮像装置

Claims (14)

  1. 　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路と
    　を備え、
    　前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成された
    　比較器。
  2. 　前記差動入力回路は、カレントミラーを構成する第１トランジスタ及び第２トランジスタを含み、前記第１トランジスタ及び第２トランジスタは、低電圧系のトランジスタで構成される
    　請求項１に記載の比較器。
  3. 　前記低電圧系のトランジスタは、２V以下の前記第１の電源電圧で駆動される
    　請求項２に記載の比較器。
  4. 　前記差動入力回路は、
    　前記参照信号が入力される第３トランジスタと、
    　前記入力信号が入力される第４トランジスタと、
    　前記第１トランジスタ及び第２トランジスタと前記第３トランジスタ及び第４トランジスタとの間の接続をオンオフする第５トランジスタ及び第６トランジスタと
    　をさらに含む
    　請求項２に記載の比較器。
  5. 　前記正帰還回路は、前記差動入力回路の前記出力信号と異なる制御信号の入力を受け付け、前記差動入力回路の前記出力信号に関わらず、前記制御信号に基づいて前記比較結果信号を反転させる
    　請求項１に記載の比較器。
  6. 　前記正帰還回路は、
    　　前記差動入力回路の前記出力信号を反転して前記比較結果信号を生成するインバータ回路と、
    　　前記制御信号に基づいて、前記第２の電源電圧を前記インバータ回路に供給するトランジスタと
    　を有する
    　請求項５に記載の比較器。
  7. 　前記正帰還回路は、前記差動入力回路の前記出力信号と前記制御信号を入力とするNOR回路を有する
    　請求項５に記載の比較器。
  8. 　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路を有し、
    　前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された
    　比較器と、
    　前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    　を備えるＡＤ変換器。
  9. 　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路を有し、
    　前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された
    　比較器と、
    　前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    　を備えるＡＤ変換器と、
    　画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
    　を備える固体撮像装置。
  10. 　前記ＡＤ変換器は、前記画素ごとに配置される
    　請求項９に記載の固体撮像装置。
  11. 　前記ＡＤ変換器は、複数の前記画素で共有される
    　請求項９に記載の固体撮像装置。
  12. 　複数の半導体基板で構成されている
    　請求項９に記載の固体撮像装置。
  13. 　第１の電源電圧で動作し、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力する差動入力回路と、
    　前記第１の電源電圧よりも低い第２の電源電圧で動作し、前記差動入力回路からの出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する正帰還回路と、
    　前記差動入力回路の前記出力信号を、前記第２の電源電圧に対応する信号に変換する電圧変換回路を有し、
    　前記差動入力回路のソース電圧が０Vよりも低い電圧であるであるように構成された
    　比較器と、
    　前記比較結果信号が反転したときの時刻コードを記憶するデータ記憶部と
    　を備えるＡＤ変換器と、
    　画素に入射された光を受光して光電変換することで生成された電荷信号を、前記入力信号として前記差動入力回路に出力する画素回路と
    　を備える固体撮像装置
    　を備える電子機器。
  14. 　第１の電源電圧で動作する差動入力回路と、前記第１の電源電圧よりも低い第２の電源電圧で動作する正帰還回路と、電圧変換回路とを備え、前記差動入力回路のソース電圧が０Vよりも低い電圧であるように構成された比較器の
    　前記差動入力回路が、入力信号の電圧が参照信号の電圧よりも高いときに信号を出力し、
    　前記電圧変換回路が、前記差動入力回路の出力信号を、前記第２の電源電圧に対応する信号に変換し、
    　前記正帰還回路が、前記電圧変換回路により変換された前記差動入力回路の出力信号に基づいて、前記入力信号と前記参照信号の電圧の比較結果を表す比較結果信号が反転するときの遷移速度を高速化する
    　比較器の制御方法。
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