CN105763192B - 一种适用于高速模数转换器的低延时比较器 - Google Patents

Abstract

本发明公开了一种适用于高速模数转换器的低延时比较器，包括两级可再生比较电路，第一级可再生比较电路包括输入电路、复位电路和第一可再生电路，第二级可再生比较电路包括比较复位电路和第二可再生电路。相对于传统可再生动态比较器和传统双尾电流动态比较器，本发明在不增加额外版图面积的前提下，改进了电路结构。经过改进的新电路结构，通过两级可再生比较电路形成正反馈，减小了比较器的延时，同时隔离了输入对管与敏感节点，减小了敏感节点对于输入端产生的回踢噪声。相比于传统双尾电流动态比较器，本案提出的两级可再生动态比较器具有延迟时间短失调误差小的特点，特别适用于高速模数转换系统。

Description

一种适用于高速模数转换器的低延时比较器

技术领域

本发明涉及一种适用于高速模数转换器的低延时比较器。

背景技术

随着LTE等现代通信技术的发展，低功耗和高速已成为模数转换器(Analog toDigital Converter，ADC)设计的两大主流方向。由于大多数ADC都需要比较器来完成模拟信号到数字信号的转换，在高速ADC系统设计中，高速低延时比较器的设计十分重要，这关系到整个ADC的速度、精度、功耗和芯片的面积，因此低延时的比较器对于减小整个电路的速度、精度、多通道间的匹配性等具有重要地位。

发明内容

发明目的：针对传统动态可再生比较器延迟时间长的特点，本发明提出一种应用于高速模数转换器的低延时比较器，通过减小第一阶段的放电时间，同时增大可再生阶段的初始电压，以减小第二阶段可再生锁存的时间，进而减小比较器整体的延迟时间，有效的提高了比较器的速度。

技术方案：为实现上述目的，本发明采用的技术方案为：

一种适用于高速模数转换器的低延时比较器，包括两级可再生比较电路，第一级可再生比较电路包括输入电路、复位电路和第一可再生电路，第二级可再生比较电路包括比较复位电路和第二可再生电路；

所述第一级可再生比较电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，其中：第一NMOS管MN1、第二NMOS管MN2构成输入电路，第三PMOS管MP3和第四PMOS管MP4构成复位电路，第三NMOS管MN3、第四NMOS管MN4和第一PMOS管MP1、第二PMOS管MP2构成第一可再生电路；

所述第二级可再生比较电路包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7，其中：第五NMOS管MN5、第六NMOS管MN6构成比较复位电路，第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6构成第二可再生电路；

输入电压经过输入电路送入第一可再生电路进行第一比较，第一次比较结果送入第二可再生电路进行第二次比较；第五NMOS管MN5和第六NMOS管MN6在时钟信号CK1为低电平时作为第二级可再生比较电路的复位电路，第五NMOS管MN5和第六NMOS管MN6在时钟信号CK1为高电平时作为第二级可再生比较电路的输入级，第二级可再生比较电路的输入级将第一次比较结果传递给第二可再生电路，通过第二可再生电路进一步形成正反馈加速比较结果的产生，时钟信号CK1为第一级可再生比较电路的时钟信号。

该电路的具体结构为：

第九NMOS管MN9的栅极接时钟信号CK1，第九NMOS管MN9的源极接地，第九NMOS管MN9的漏极接第一NMOS管MN1的源极和第二NMOS管MN2的源极；

第一NMOS管MN1的栅极接输入信号V_in，第一NMOS管MN1的源极接第二NMOS管MN2的源极和第九NMOS管MN9的漏极，第一NMOS管MN1的漏极接第三NMOS管MN3的源极；

第二NMOS管MN2的栅极接输入信号V_ip，第二NMOS管MN2的源极接第一NMOS管MN1的源极和第九NMOS管MN9的漏极，第二NMOS管MN2的漏极接第四NMOS管MN4的源极；

第三NMOS管MN3的栅极接第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极，第三NMOS管MN3的源极接第一NMOS管MN1的漏极，第三NMOS管MN3的漏极接第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极；

第四NMOS管MN4的栅极接第三NMOS管MN3的漏极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极，第四NMOS管MN4的源极接第二NMOS管MN2的漏极，第四NMOS管MN4的漏极接第三NMOS管MN3的栅极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；

第一PMOS管MP1的栅极接第二PMOS管MP2的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极，第一PMOS管MP1的源极接第二PMOS管MP2的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的栅极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极；

第二PMOS管MP2的栅极接第一PMOS管MP1的漏极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极，第二PMOS管MP2的源极接第一PMOS管MP1的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第二PMOS管MP2的漏极接第一PMOS管MP1的栅极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；

第三PMOS管MP3的栅极接时钟信号CK1，第三PMOS管MP3的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第四PMOS管MP4的源极和电源电压VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极；

第四PMOS管MP4的栅极接时钟信号CK1，第四PMOS管MP4的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极和电源电压VDD，第四PMOS管MP4的漏极接第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；

第五NMOS管MN5的栅极接第三NMOS管MN3的漏极、第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极和第三PMOS管MP3的漏极，第五NMOS管MN5的源极接第六NMOS管MN6的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第五NMOS管MN5的漏极接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极、第六PMOS管MP6的栅极和输出端OUTA；

第六NMOS管MN6的栅极接第一NMOS管MN1的栅极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极和第四NMOS管MN4的漏极，第六NMOS管MN6的源极接第五NMOS管MN5的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第六NMOS管MN6的漏极接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极、第六PMOS管MP6的漏极和输出端OUTB；

第七NMOS管MN7的栅极接第六NMOS管MN6的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极，第七NMOS管MN7的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第八NMOS管MN8的源极，第七NMOS管MN7的漏极接第五NMOS管MN5的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极。

第八NMOS管MN8的栅接接第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，第八NMOS管MN8的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极，第八NMOS管MN8的漏极接第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极。

第五PMOS管MP5的栅极接第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极，第五PMOS管MP5的源极接第六PMOS管MP6的源极和第七PMOS管MP7的漏极，第五PMOS管MP5的漏极接第六PMOS管MP6的栅极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极；

第六PMOS管MP6的栅极接第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极，第六PMOS管MP6的源极接第五PMOS管MP5的源极和第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第五PMOS管MP5的栅极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极；

第七PMOS管MP7的栅极接时钟信号CK2，第七PMOS管MP7的源极接电源电压VDD，第七PMOS管MP7的漏极接第五PMOS管MP5的源极和第六PMOS管MP6的源极；

输出端OUTA接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，输出端OUTB接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极。

本案提供的低延时动态比较器基于传统双尾电流比较器设计，在不影响其原有性能的基础上能够有效降低比较器的延迟时间，能够适用于高速模数转换系统。

有益效果：本发明提供的适用于高速模数转换器的低延时比较器，相对于传统的双尾电流动态比较器，在不增加额外版图面积的前提下，对电路结构进行改进，通过改进后形成的正反馈，不但可以有效减小第一阶段的放电时间，还可以增大可再生阶段的初始电压，减小可再生阶段的延迟时间，有效的降低了整体比较器的延迟时间；相比于传统双尾电流动态比较器，本案提出的比较器具有延迟时间小，同时基本不改变比较器面积和失调电压的特点，特别适用于高速模数转换器系统。

附图说明

图1为传统可再生动态比较器电路；

图2为传统双尾电流动态比较器电路；

图3为本发明的两级可再生动态比较器电路；

图4所示为传统可再生动态比较器在时钟频率为500MHz，差分输入为20mV时的延时；

图5所示为传统双尾电流动态比较器在时钟频率为500MHz，差分输入为20mV时的延时；

图6所示为本发明的两级可再生动态比较器在时钟频率为500MHz，差分输入为20mV时的延时。

具体实施方式

下面结合附图对本发明作更进一步的说明。

图1所示为传统可再生动态比较器电路，图2所示为传统双尾电流动态比较器电路，图3所示为本发明的两级可再生动态比较器电路。相比较于图1和图2所示的电路，本发明减小了比较器在可再生比较器第一阶段的放电时间，增大了第二阶段的初始电压，从而减小第二阶段的可再生延迟时间，能够有效的降低比较器的整体延迟时间。下面就各个电路加以具体说明。

如图1所示，传统可再生动态比较器电路包括预放大电路、复位电路和一级可再生锁存比较电路。

第五NMOS管MN5的栅极接时钟信号CK1，第五NMOS管MN5的源极接地，第五NMOS管MN5的漏极接第一NMOS管MN1的源极和第二NMOS管MN2的源极；第一NMOS管MN1的栅极连接输入信号V_in，第一NMOS管MN1的源极接第二NMOS管MN2的源极和第五NMOS管MN5的漏极，第一NMOS管MN1的漏极连接第三NMOS管MN3的源极；第二NMOS管MN2的栅极连接输入信号V_ip，第二NMOS管MN2的源极接第一NMOS管MN1的源极和第五NMOS管MN5的漏极，第二NMOS管MN2的漏极连接第四NMOS管MN4的源极；第三NMOS管MN3的栅极连接第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极和第四PMOS管MP4的漏极，第三NMOS管MN3的源极连接第一NMOS管MN1的漏极，第三NMOS管MN3的漏极连接第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极和第三PMOS管MP3的漏极；第四NMOS管MN4的栅极连接第三NMOS管MN3的漏极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极和第三PMOS管MP3的漏极，第四NMOS管MN4的源极连接第二NMOS管MN2的漏极，第四NMOS管MN4的漏极连接第三NMOS管MN3的栅极、第一PMOS管MP1的栅极和第二PMOS管MP2的漏极；第一PMOS管MP1的栅极连接第二PMOS管MP2的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极和第四NMOS管MN4的漏极，第一PMOS管MP1的源极接第二PMOS管MP2的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的栅极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极和第四NMOS管MN4的栅极；第二PMOS管MP2的栅极连接第一PMOS管MP1的漏极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极和第四NMOS管MN4的栅极，第二PMOS管MP2的源极接第一PMOS管MP1的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第二PMOS管MP2的漏极接第一PMOS管MP1的栅极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极和第四NMOS管MN4的漏极；第三PMOS管MP3的栅极连接时钟信号CK1，第三PMOS管MP3的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第四PMOS管MP4的源极和电源电压VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三NMOS管MN3的漏极和第四NMOS管MN4的栅极；第四PMOS管MP4的栅极连接时钟信号CK1，第四PMOS管MP4的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极和电源电压VDD，第四PMOS管MP4的漏极接第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极和第四NMOS管MN4的漏极；输出端out11接第三NMOS管MN3的漏极、第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极和第三PMOS管MP3的漏极，输出端out22接第三NMOS管MN3的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极和第四PMOS管MP4的漏极。

如图2所示，传统双尾电流动态比较器电路包括预放大电路、复位电路和一级可再生锁存比较电路。

第九NMOS管MN9的栅极接时钟信号CK1，第九NMOS管MN9的源极接地，第九NMOS管MN9的漏极接第一NMOS管MN1的源极和第二NMOS管MN2的源极；第一NMOS管MN1的栅极连接第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极，第一NMOS管MN1的源极接第二NMOS管MN2的源极和第九NMOS管MN9的漏极，第一NMOS管MN1的漏极连接第三NMOS管MN3的源极；第二NMOS管MN2的栅极连接第三NMOS管MN3的漏极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极，第二NMOS管MN2的源极接第一NMOS管MN1的源极和第九NMOS管MN9的漏极，第二NMOS管MN2的漏极连接第三NMOS管MN3的源极；第三NMOS管MN3的栅极连接输入信号V_in，，第三NMOS管MN3的源极连接第一NMOS管MN1的漏极，第三NMOS管MN3的漏极连接第二NMOS管MN2的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极；第四NMOS管MN4的栅极连接输入信号V_ip、，第四NMOS管MN4的源极连接第二NMOS管MN2的漏极，第四NMOS管MN4的漏极连接第一NMOS管MN1的栅极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；第一PMOS管MP1的栅极连接第二PMOS管MP2的漏极、第四PMOS管MP4的漏极、第一NMOS管MN1的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极，第一PMOS管MP1的源极接第二PMOS管MP2的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的栅极、第三PMOS管MP3的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的漏极和第五NMOS管MN5的栅极；第二PMOS管MP2的栅极连接第一PMOS管MP1的漏极、第三PMOS管MP3的漏极、第二NMOS管MN2的栅极、第三NMOS管MN3的漏极和第五NMOS管MN5的栅极，第二PMOS管MP2的源极接第一PMOS管MP1的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第二PMOS管MP2的漏极接第一PMOS管MP1的栅极、第四PMOS管MP4的漏极、第一NMOS管MN1的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；第三PMOS管MP3的栅极连接时钟信号CK1，第三PMOS管MP3的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第四PMOS管MP4的源极和电源电压VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第二NMOS管MN2的栅极、第三NMOS管MN3的漏极和第五NMOS管MN5的栅极；第四PMOS管MP4的栅极连接时钟信号CK1，第四PMOS管MP4的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极和电源电压VDD，第四PMOS管MP4的漏极接第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第一NMOS管MN1的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；第五NMOS管MN5的栅极接第二NMOS管MN2的栅极、第三NMOS管MN3的漏极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极，第五NMOS管MN5的源极接第六NMOS管MN6的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第五NMOS管MN5的漏极接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极、第六PMOS管MP6的栅极和输出端out1；第六NMOS管MN6的栅极接第一NMOS管MN1的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四NMOS管MN4的漏极，第六NMOS管MN6的源极接第五NMOS管MN5的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第六NMOS管MN6的漏极接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极、第六PMOS管MP6的漏极和输出端out2；第七NMOS管MN7的栅极接第六NMOS管MN6的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极，第七NMOS管MN7的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第八NMOS管MN8的源极，第七NMOS管MN7的漏极接第五NMOS管MN5的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极。第八NMOS管MN8的栅极接第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，第八NMOS管MN8的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极，第八NMOS管MN8的漏极接第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极。第五PMOS管MP5的栅极接第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极，第五PMOS管MP5的源极接第六PMOS管MP6的源极和第七PMOS管MP7的漏极，第五PMOS管MP5的漏极接第六PMOS管MP6的栅极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极；第六PMOS管MP6的栅极接第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极，第六PMOS管MP6的源极接第五PMOS管MP5的源极和第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第五PMOS管MP5的栅极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极；第七PMOS管MP7的栅极接时钟信号CK2，第七PMOS管MP7的源极接电源电压VDD，第七PMOS管MP7的漏极接第五PMOS管MP5的源极和第六PMOS管MP6的源极；输出端out1接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，输出端out2接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极。

图1的电路中采用单相时钟，第三PMOS管MP3和第四PMOS管MP4为复位开关，第五NMOS管MN5为尾电流开关。当时钟为低电平时，第三PMOS管MP3和第四PMOS管MP4导通，输出端out11和out22均为高电平。当时钟为高电平时，第三PMOS管MP3和第四PMOS管MP4断开，第五NMOS管MN5导通，输出端的寄生电容由复位相产生的电荷通过第三NMOS管MN3、第一NMOS管MN1和第四NMOS管MN4、第二NMOS管MN2泄放通路放电，其放电的速度和电流由输入电平决定。

图2在图1的基础上增加了尾电流，该电路中采用两相反相时钟，第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第六NMOS管MN6为复位开关，第九NMOS管MN9和第七PMOS管MP7为尾电流开关。当时钟CK1为低电平时钟CK2为高电平时，第三PMOS管MP3和第四PMOS管MP4导通，敏感节点P、Q均为高电平，输出端out1、out2为低电平。当时钟CK1为高电平时钟CK2为低电平时，第三PMOS管MP3和第四PMOS管MP4断开，第九NMOS管MN9和第七PMOS管MP7导通，敏感节点P、Q的寄生电容由复位相产生的电荷通过第三NMOS管MN3、第一NMOS管MN1、第四NMOS管MN4和第二NMOS管MN2放电，同时引起输出端电压发生变化，使后级可再生比较器导通形成正反馈。第一NMOS管MN1和第二NMOS管MN2在此电路中的作用是控制放电通路，防止产生电源到地的低阻通路而增加功耗。此电路相对于图一电路减小了延时，但仍存在的不足之处，具体有三个方面：一是复位相对敏感节点P、Q产生共模干扰，可以等效为比较器的失调电压；二是输入对管的尺寸一般都比较大，存在很大的寄生电容，从而降低放电速度；三是每个复位相都会使敏感节点P、Q充电至高电平，敏感节点P、Q和输入对管之间存在的寄生电容会增大比较器的回踢噪声。

本发明的比较器工作在两相反相时钟下，第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第六NMOS管MN6为复位开关，第九NMOS管MN9和第七PMOS管MP7为尾电流开关。当时钟CK1为低电平时钟CK2为高电平时，第三PMOS管MP3和第四PMOS管MP4导通，敏感节点M、N充电至高电平，输出端OUTA、OUTB为低电平。当时钟CK1为高电平时钟CK2为低电平时，第三PMOS管MP3和第四PMOS管MP4断开，第九NMOS管MN9和第七PMOS管MP7导通，敏感节点M、N的寄生电容由复位相产生的电荷通过第三NMOS管MN3、第一NMOS管MN1、第四NMOS管MN4和第二NMOS管MN2放电，放电的速度和电流由输入电压的大小决定。在敏感节点M、N处，第三NMOS管MN3、第四NMOS管MN4和第一PMOS管MP1、第二PMOS管MP2组成两个锁存器，构成了第一级可再生比较电路，形成正反馈增大单路电流的放电速度，减小放电时间，同时加速增大敏感节点M、N之间的电压差，敏感节点M、N之间的电压差变大再控制第五NMOS管MN5和第六NMOS管MN6漏极电压的变化，促进第二级可再生比较电路输出端电压差快速变大，从而减小比较器的锁存时间。同时，第三NMOS管MN3和第四NMOS管MN4将敏感节点M、N和输入管进行了很好的隔离，降低了噪声。相比于传统的双尾电流比较器，本案提出的比较器具有延迟时间低，同时不改变比较器面积的特点，特别适用于高速模数转换器系统。

图4所示为传统可再生动态比较器在时钟频率为500MHz，差分输入为20mV时的延时；图5所示为传统双尾电流动态比较器在时钟频率为500MHz，差分输入为20mV时的延时；图6所示为本发明的两级可再生动态比较器在时钟频率为500MHz，差分输入为20mV时的延时。图4、图5和图6中，纵坐标表示电压、单位为V，横坐标均表示时间、单位为ns。表1为在不同频率下三种比较器的延时。

表1在不同频率下三种比较器的延时

时钟周期T/ns	2	5	10	20	40	80	100
								传统比较器延时ps	276.7	276.9	278.2	277.6	278.6	279.8	280.2
传统双尾电流比较器延时ps	187.1	193.4	198	202.5	207.1	211.7	213.7
								本案两级可再生比较器ps	155.8	158.6	160.8	163	165.3	167.6	168.4
本案相对传统比较器减小延时ps	120.9	118.3	117.4	114.6	113.3	112.2	111.8
								本案相对双尾电流比较器减小延时ps	31.3	34.8	37.2	39.5	41.8	44.1	45.3

综上可以看出，本发明的高速低延时比较器包括两级可再生电路，相对于传统的可再生比较器，其速度得到了一定的提升。高速低延时比较器的延迟时间由两个时间段共同决定，第一段延迟时间是复位相结束后，预充电节点的放电时间；第二段延迟时间是放电阶段结束后的可再生锁存时间。传统双尾电流结构一般通过减小第二阶段的延迟时间来减小整个比较器的延迟时间。通过改进后形成的正反馈，不但可以有效减小第一阶段的放电时间，还可以增大可再生阶段的初始电压，更大程度减小第二阶段锁存的延迟时间，有效的降低了整体比较器的延迟时间。

以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种适用于高速模数转换器的低延时比较器，其特征在于：包括两级可再生比较电路，第一级可再生比较电路包括输入电路、复位电路和第一可再生电路，第二级可再生比较电路包括比较复位电路和第二可再生电路；

所述第一级可再生比较电路包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第九NMOS管MN9、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，其中：第一NMOS管MN1、第二NMOS管MN2构成输入电路，第三PMOS管MP3和第四PMOS管MP4构成复位电路，第三NMOS管MN3、第四NMOS管MN4和第一PMOS管MP1、第二PMOS管MP2构成第一可再生电路；

所述第二级可再生比较电路包括第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6和第七PMOS管MP7，其中：第五NMOS管MN5、第六NMOS管MN6构成比较复位电路，第七NMOS管MN7、第八NMOS管MN8、第五PMOS管MP5、第六PMOS管MP6构成第二可再生电路；

输入电压经过输入电路送入第一可再生电路进行第一比较，第一次比较结果送入第二可再生电路进行第二次比较；第五NMOS管MN5和第六NMOS管MN6在时钟信号CK1为低电平时作为第二级可再生比较电路的复位电路，第五NMOS管MN5和第六NMOS管MN6在时钟信号CK1为高电平时作为第二级可再生比较电路的输入级，第二级可再生比较电路的输入级将第一次比较结果传递给第二可再生电路，通过第二可再生电路进一步形成正反馈加速比较结果的产生，时钟信号CK1为第一级可再生比较电路的时钟信号；

该电路的具体结构为：

第九NMOS管MN9的栅极接时钟信号CK1，第九NMOS管MN9的源极接地，第九NMOS管MN9的漏极接第一NMOS管MN1的源极和第二NMOS管MN2的源极；

第一NMOS管MN1的栅极接输入信号V_in，第一NMOS管MN1的源极接第二NMOS管MN2的源极和第九NMOS管MN9的漏极，第一NMOS管MN1的漏极接第三NMOS管MN3的源极；

第二NMOS管MN2的栅极接输入信号V_ip，第二NMOS管MN2的源极接第一NMOS管MN1的源极和第九NMOS管MN9的漏极，第二NMOS管MN2的漏极接第四NMOS管MN4的源极；

第三NMOS管MN3的栅极接第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极，第三NMOS管MN3的源极接第一NMOS管MN1的漏极，第三NMOS管MN3的漏极接第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极；

第四NMOS管MN4的栅极接第三NMOS管MN3的漏极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三PMOS管MP3的漏极和第五NMOS管MN5的栅极，第四NMOS管MN4的源极接第二NMOS管MN2的漏极，第四NMOS管MN4的漏极接第三NMOS管MN3的栅极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第四PMOS管MP4的漏极和第六NMOS管MN6的栅极；

第一PMOS管MP1的栅极接第二PMOS管MP2的漏极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极，第一PMOS管MP1的源极接第二PMOS管MP2的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第一PMOS管MP1的漏极接第二PMOS管MP2的栅极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极；

第二PMOS管MP2的栅极接第一PMOS管MP1的漏极、第三PMOS管MP3的漏极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极，第二PMOS管MP2的源极接第一PMOS管MP1的源极、第三PMOS管MP3的源极、第四PMOS管MP4的源极和电源电压VDD，第二PMOS管MP2的漏极接第一PMOS管MP1的栅极、第四PMOS管MP4的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；

第三PMOS管MP3的栅极接时钟信号CK1，第三PMOS管MP3的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第四PMOS管MP4的源极和电源电压VDD，第三PMOS管MP3的漏极接第一PMOS管MP1的漏极、第二PMOS管MP2的栅极、第三NMOS管MN3的漏极、第四NMOS管MN4的栅极和第五NMOS管MN5的栅极；

第四PMOS管MP4的栅极接时钟信号CK1，第四PMOS管MP4的源极接第一PMOS管MP1的源极、第二PMOS管MP2的源极、第三PMOS管MP3的源极和电源电压VDD，第四PMOS管MP4的漏极接第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极和第六NMOS管MN6的栅极；

第五NMOS管MN5的栅极接第三NMOS管MN3的漏极、第四NMOS管MN4的栅极、第一PMOS管MP1的漏极、第二PMOS管MP2的栅极和第三PMOS管MP3的漏极，第五NMOS管MN5的源极接第六NMOS管MN6的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第五NMOS管MN5的漏极接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极、第六PMOS管MP6的栅极和输出端OUTA；

第六NMOS管MN6的栅极接第一NMOS管MN1的栅极、第三NMOS管MN3的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极和第四NMOS管MN4的漏极，第六NMOS管MN6的源极接第五NMOS管MN5的源极、第七NMOS管MN7的源极、第八NMOS管MN8的源极和地，第六NMOS管MN6的漏极接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极、第六PMOS管MP6的漏极和输出端OUTB；

第七NMOS管MN7的栅极接第六NMOS管MN6的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极，第七NMOS管MN7的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第八NMOS管MN8的源极，第七NMOS管MN7的漏极接第五NMOS管MN5的漏极、第八NMOS管MN8的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极；

第八NMOS管MN8的栅接接第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，第八NMOS管MN8的源极接第五NMOS管MN5的源极、第六NMOS管MN6的源极和第七NMOS管MN7的源极，第八NMOS管MN8的漏极接第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极；

第五PMOS管MP5的栅极接第六PMOS管MP6的漏极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极，第五PMOS管MP5的源极接第六PMOS管MP6的源极和第七PMOS管MP7的漏极，第五PMOS管MP5的漏极接第六PMOS管MP6的栅极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极；

第六PMOS管MP6的栅极接第五PMOS管MP5的漏极、第五NMOS管MN5的漏极、第七NMOS管MN7的漏极、第八NMOS管MN8的栅极，第六PMOS管MP6的源极接第五PMOS管MP5的源极和第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第五PMOS管MP5的栅极、第六NMOS管MN6的漏极、第七NMOS管MN7的栅极、第八NMOS管MN8的漏极；

第七PMOS管MP7的栅极接时钟信号CK2，第七PMOS管MP7的源极接电源电压VDD，第七PMOS管MP7的漏极接第五PMOS管MP5的源极和第六PMOS管MP6的源极；

输出端OUTA接第七NMOS管MN7的漏极、第八NMOS管MN8的栅极、第五PMOS管MP5的漏极和第六PMOS管MP6的栅极，输出端OUTB接第七NMOS管MN7的栅极、第八NMOS管MN8的漏极、第五PMOS管MP5的栅极和第六PMOS管MP6的漏极。