CN110247663B - 一种高速动态比较器及逐次逼近型模数转换器和电子设备 - Google Patents

一种高速动态比较器及逐次逼近型模数转换器和电子设备 Download PDF

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Abstract

本发明公开了一种高速动态比较器，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR；本发明通过控制M10和M11的先后关闭顺序来使tip和tin同时导通形成高速模式和低速模式，进而导通电流增大，进而先进入锁存状态，从而可以对噪声进行有效的抑制，此外，还可以将该高速动态比较器现有的逐次逼近型模数转换器和电子设备中，实现广泛的应用价值。

Description

一种高速动态比较器及逐次逼近型模数转换器和电子设备
技术领域
本发明涉及模拟或数模混合集成电路技术领域，特别是涉及一种高速低功耗噪声抑制动态比较器。
背景技术
近年来，对逐次逼近型模数转换器(SAR ADC)的研究日益增长，由于不需要运算放大器，因此，可以提供很低的功耗，并且消耗很小的面积。因为SAR ADC需要提供很快的工作速度和很小的内部功耗，所以，动态比较器的设计成为SAR ADC的重要瓶颈技术。随着集成电路制造技术的不断发展，CMOS器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。传统的几种比较器结构，很难同时满足速度、功耗和低噪声等要求。
为了更详细的描述上述问题，先来分析几种传统结构比较器的工作原理和优缺点。如图1所示，结构[1]给出了一种高速动态比较器结构的原理图，当比较器进入锁存状态(latch)的初期，NMOS管M4，M5和PMOS管M7，M8共同工作加速正反馈，其中NMOS管M3的目的是通过导通，加速锁存的速度，但是在复位状态(reset)下，clk1为低电平，M10导通，因此这种结构存在静态功耗。如图1所示，结构[2]给出了一种低功耗动态比较器结构的原理图，在这种结构下，比较器在锁存状态和复位状态下都没有静态功耗，相比于结构[1]而言，更具有功耗优势。但是结构[2]中，当比较器进入锁存状态的初期，只有NMOS管M5和M6工作加速正反馈，因此，和结构[1]相比，结构[2]所示比较器的锁存速度会比较慢。从而，上述两种结构不能同时兼顾低锁存延迟(latch delay)和低功耗两种优点。此外，结构[1]和结构[2]所示动态比较器的还存在两个共同问题。
第一个问题是，当比较器处于复位状态时，结构[1]中的Bip/Bin和结构[2]中的Aip/Ain都被上拉到Vdd，当比较器从复位状态进入锁存状态时，结构[1]中的Bip/Bin会同时被下拉到锁存电压(约0.5Vdd)，然后，Bip/Bin的其中一端会被重新上拉到Vdd，另一端继续被下拉到0，需要注意到的是，这个过程中Bip/Bin的其中一端会从Vdd被下拉到0，这会导致较大的锁存延迟。当比较器从锁存状态进入复位状态时，Bip/Bin中被下拉到0的一端会被上拉到Vdd，这又会导致较大的功耗和复位延迟。结构[2]存在上述同样的问题。
第二个问题是，比较器处于锁存过程的时间越长，其对噪声的抑制效果越好，此时比较器的工作状态为低速低噪声状态；比较器处于锁存过程的时间越短，其对噪声的抑制效果越差，此时比较器的工作状态为高速高噪声状态。结构[1]和结构[2]在锁存过程中的工作电流分别由NMOS管M10和M11提供，这个电流是恒定的，因此，比较器的工作状态也是不变的，不能根据输入信号的不同，对比较器的工作状态进行调整。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高速动态比较器及逐次逼近型模数转换器和电子设备，用于解决现有动态比较器功耗和速度不能兼容的问题，尤其是解决动态比较器金台功耗的问题。
为实现上述目的及其他相关目的，本发明提供以下技术方案：
本发明的第一方面
一种高速动态比较器，包括：由NMOS管M4和M5和PMOS管M7和M8耦合构成的锁存器；第一NMOS管M1，耦合至所述锁存器的输入端；第二NMOS管M2，耦合至所述锁存器的输入端；第一复位控制开关，耦合至所述NMOS管M4和M5之间；第二复位控制开关，耦合至所述PMOS管M7和M8之间；第一下拉管，耦合至所述NMOS管M4和M5；第二下拉管，耦合至所述第一NMOS管M1和第二NMOS管M2；第三下拉管，耦合至所述第一NMOS管M1和第二NMOS管M2；第一反相器，耦合在所述锁存器的第一输出端；第二反相器，耦合在所述锁存器的第二输出端；同或门电路，其输入端分别通过所述第一反相器、所述第二反相器耦合至所述锁存器的第一输出端和第二输出端；第一与门电路，其输入端分别耦合至所述同或门电路的输出端以及接收外部的第一时序控制信号，其输出端分别耦合至所述第二下拉管的控制端；第三反相器，其输入端用于接收所述第一时序控制信号，其输出端输出第二时序控制信号；所述第一复位控制开关的控制端用于接收所述第一时序控制信号；所述第二复位控制开关的控制端和第一下拉管的控制端分别用于接收所述第二时序控制信号；第二与门电路，其输入端分别耦合至所述第一与门电路的输出端和接收所述第一时序控制信号，其输出端与所述第三下拉管的控制端耦合；所述第一时序控制信号至所述第二与门电路的输入端之间还依次串联有所述第三反相器和第一延迟单元；第二延迟单元，其输入端与所述第二下拉管的控制端耦合，其输出端与所述第一下拉管的控制端耦合。
本发明的第二方面
本发明还提供了一种逐次逼近型模数转换器，其包括上述所述的高速动态比较器。
本发明的第三方面
本发明还提供了一种电子设备，其包括上述逐次逼近型模数转换器。
本发明相比于现有技术的有益进步：
一方面，本发明通过在下拉管添加同或门进行控制，来防止tip和tin所在通路与下拉管导通产生静态功耗，以及增加两个复位开关，使输出Dp和Dn不至于被拉低至0或者拉高至Vdd，进而是比较器快速进入锁存，以此来到达电压变化小，电容反复少，功耗低的效果，所以，本发明相比于现有技术兼合了高速和低功耗的特点；
另一方面，本发明通过控制M10和M11的先后关闭顺序来使tip和tin同时导通形成高速模式和低速模式，进而导通电流增大，进而先进入锁存状态，从而可以对噪声进行有效的抑制。
附图说明
图1为高速低功耗动态比较器原理图；
图2为本发明提出的高速低噪声动态比较器原理图；
图3Tip和Tin的变化方式和传统结构的对比图；
图4为比较器锁存延迟和输入差分信号大小的关系图；
图5为两种工作模式下的比较器时序图；
图6为高速和低速情况下Tip和Tin的变化对比图；
图7为三种结构锁存延迟随输入差分信号变化对比图；
图8为三种结构复位延迟随电源电压变化对比图；
图9为三种结构功耗随工作频率变化对比图；
图10为其他几种指标的仿真结果对比图；
图11为本发明比较器两种工作状态下锁存速度对比图；
图12为本发明比较器两种工作状态下噪声对比图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
基于背景技术的分析，本发明提出了一种高速动态比较器，和传统结构相比，该动态比较器可以根据输入信号的不同，灵活调整自身的工作状态，使其在低速低噪声状态和高速高噪声状态之间进行切换；同时，其还可以有效减小比较器的锁存延迟(latch delay)和复位延迟(reset delay)，同时减小比较器的功耗。
本发明提出的高速低功耗噪声抑制动态比较器结构原理图如图2所示，包括输入NMOS管M1/M2，由NMOS管M4/M5和PMOS管M7/M8构成的锁存器结构，由NMOS管M6和PMOS管M9构成的复位控制开关，由NMOS管M3/M10/M11构成的下拉管；同时还包括反相器I0/I1/I2，延迟单元d1/d2，与门AND1/AND2，以及同或门XNOR。
比较器有两个工作状态，一个是复位状态，一个是锁存状态。
当比较器处于复位状态(reset phase)时，clk1为0，clk1n为1，下拉管M3/M10/M11全部关断，复位控制开关M6/M9导通，Tip和Tin被复位到大约0.7Vdd，通过反相器I1和I2，可以保证比较器的输出Dp和Dn在复位状态下为0。需要注意的是，复位状态下，传统结构中，Tip和Tin都被上拉到Vdd。当比较器从复位状态进入锁存状态(latch phase)时，clk1从0变为1，clk1n从1变为0，复位控制开关M6/M9关断，下拉管M10/M11和M3相继导通，Tip和Tin从复位电压(约为0.7Vdd)被下拉到锁存电压(约为0.5Vdd)，然后，一个继续被下拉，一个重新被上拉，比较器完成锁存。和传统结构(conventional)相比，本结构(proposed)可以明显提高动态比较器的速度，同时，明显降低动态比较器的功耗，此过程中Tip和Tin的变化方式和传统结构的对比图如图3所示。
当比较器处于锁存状态时，传统结构和本结构的锁存延迟可表示为tlconv和tlpor，当比较器处于复位状态时，为了防止记忆效应，Tip和Tin必须复位到相同的电压时，我们才认为复位过程结束，传统结构和本结构的复位延迟可表示为trconv和trpor，传统结构和本结构的功耗可分别表示为Pconv和Ppro。由图3可知，tlconv大于tlpor，trconv大于trpor，Pconv大于Ppro。
此外，由于比较器的锁存延迟(latch delay)和比较器的输入差分信号大小有关，其关系如图4所示，从图中可知，当输入差分信号较大时，锁存延迟较小，反之则较大。两种工作模式下的比较器时序图如图5所示。当比较器输入信号Vinp和Vinn相差较大时，即是输入差分信号较大时，输入信号对噪声不敏感，所需要的锁存延迟较小，因此，延迟信号clk1nd在锁存状态下由1变为0之前，比较器已经完成锁存，即Dp和Dn两个信号中，一个为1另一个为0，从而，clk2变为0，M3/M10/M11同时被关断，比较器工作在高速高噪声状态。当比较器输入信号Vinp和Vinn相差较小时，即是输入差分信号较小时，输入信号对噪声比较敏感，所需要的锁存延迟较大，因此延迟信号clk1nd在锁存状态下由1变为0之前，比较器还没有完成锁存，即Dp和Dn仍然为0，clk1nd变为0，M11首先关断，减小比较器的工作电流，降低比较起的锁存速度，从而抑制比较器的噪声，比较器工作在低速低噪声状态，当比较器完成比较之后，clk2变为0，M3/M10管再关断，比较器完成锁存。需要注意的是，由于clk2来源于M10管的栅极信号，比较器完成锁存之后，Tip和Tin两个信号中，一个为Vdd，另一个还没有被下拉到0，而是大约0.3Vdd，因此当比较器再次进入复位状态时，Tip/Tin两个信号从Vdd和约0.3Vdd分别下拉或者上拉到0.7Vdd。
高速和低速状态下Tip和Tin的变化对比图如图6所示，在图6中，我们可以设置比较器的输入管M1和M2在如图6所示的区域内工作在饱和区(saturation region)。我们注意到，在低速状态下Tip和Tin的分裂速度更慢，因此，在低速状态下，比较器输入管M1和M2工作在饱和区的时间(Tsaturation2)明显长于高速状态下比较器输入管M1和M2工作在饱和区的时间(Tsaturation1)。由于MOS管在饱和状态下能提供更大的跨导，从而，在相同的积分时间下，低速模式能够更好的抑制比较器的噪声。
进一步地，为了进一步验证本发明的技术效果，发明人做了如下实验。
在65nmCMOS工艺下，对上述各种结构进行了仔细的设计，对于上述三种结构采用相同的输入/输出管尺寸，锁存器结构也采用相同的尺寸，负载电容都取15fF。同时，本发明结构中，在设计M6和M9管的尺寸时，保证其产生的寄生电容和传统结构中上拉PMOS管的寄生电容基本相同。
此外，时钟频率为2GHz，电源电压为1.2V，共模电压取0.6V，锁存过程中，当|Dp-Dn|＝0.6V时，认为比较器完成锁存。上述三种比较器的锁存延迟(latch delay)随输入差分信号ΔVin变化而变化的对比曲线如图7所示，由图7可知，本发明所示比较器的锁存延迟至少被减小了20％。时钟频率为2GHz，输入差分信号ΔVin设置为50mV，当Dp和Dn同时大于0.5Vdd时，认为比较器完成复位。上述三种比较器的复位延迟(reset delay)随电源电压的变化对比曲线如图8所示，由图8可知，本发明所示比较器的锁存延迟至少被减小了40％。电源电压为1.2V，输入差分电压ΔVin为1mV，锁存过程中，当|Dp-Dn|＝0.5Vdd时，认为比较器完成锁存。上述三种比较器的功耗随工作频率变化的对比曲线如图9所示，由图9可知，本发明所示比较器的功耗至少被减小了41％。比较器其他几种指标的仿真结果对比如图10所示，从图10中可以看出，本发明和传统的几种结构相比，其他几种指标并没有明显差异。
本发明中，将M11管的面积设计为M10管的三倍，现在通过仿真对比比较器在高速高噪声模式和低速低噪声两种模式下的锁存延迟(latch delay)和噪声性能。本发明比较器两种工作状态下锁存速度的对比图如图11所示，由图11可知，高速高噪声模式相比于低速低噪声模式，锁存延迟减小了至少32.5％。本发明比较器两种工作状态下噪声对的比图如图11所示，由图12可知，低速低噪声模式相比于高速高噪声模式，噪声减小了至少65％。由此可知，根据比较器差分输入信号的大小，灵活的选取比较器的工作模式，可以有效的提高比较器的工作效率，更合理的配置比较器的优点。
所以，本发明相比于现有技术至少具有以下有益效果：
1、比较器从复位状态进入锁存状态时，Tip/Tin两个信号从约0.7Vdd被下拉到锁存电压(约0.5Vdd)，而不是传统结构下，从Vdd被下拉到锁存电压约0.5Vdd，因此，锁存延迟(latch delay)减小，功耗降低。
2、比较器从锁存状态进入复位状态时，Tip/Tin两个信号从Vdd和约0.3Vdd分别下拉或者上拉到约0.7Vdd，而不是传统结构下，Tip/Tin其中一个信号从0被上拉到Vdd，因此，复位延迟(reset delay)减小，功耗降低。
3、根据输入差分信号ΔVin的大小不同所造成的比较器锁存延迟不同，比较器可通过同时或者先后关闭M11和M3/M10来调整比较器的工作状态，使其工作在高速高噪声状态或者低速低噪声状态，从而实现比较器工作状态的自动调节。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种高速动态比较器，其特征在于，包括：
由NMOS管M4和M5和PMOS管M7和M8耦合构成的锁存器；
第一NMOS管M1，耦合至所述锁存器的输入端；
第二NMOS管M2，耦合至所述锁存器的输入端；
第一复位控制开关，耦合至所述NMOS管M4和M5之间；
第二复位控制开关，耦合至所述PMOS管M7和M8之间；
第一下拉管，耦合至所述NMOS管M4和M5；
第二下拉管，耦合至所述第一NMOS管M1和第二NMOS管M2；
第三下拉管，耦合至所述第一NMOS管M1和第二NMOS管M2；
第一反相器，耦合在所述锁存器的第一输出端；
第二反相器，耦合在所述锁存器的第二输出端；
同或门电路，其输入端分别通过所述第一反相器、所述第二反相器耦合至所述锁存器的第一输出端和第二输出端；
第一与门电路，其输入端分别耦合至所述同或门电路的输出端以及接收外部的第一时序控制信号，其输出端分别耦合至所述第二下拉管的控制端；
第三反相器，其输入端用于接收所述第一时序控制信号，其输出端输出第二时序控制信号；所述第一复位控制开关的控制端用于接收所述第一时序控制信号；所述第二复位控制开关的控制端和第一下拉管的控制端分别用于接收所述第二时序控制信号；
第二与门电路，其输入端分别耦合至所述第一与门电路的输出端和接收所述第一时序控制信号，其输出端与所述第三下拉管的控制端耦合；所述第一时序控制信号至所述第二与门电路的输入端之间还依次串联有所述第三反相器和第一延迟单元；
第二延迟单元，其输入端与所述第二下拉管的控制端耦合，其输出端与所述第一下拉管的控制端耦合。
2.根据权利要求1所述的高速动态比较器，其特征在于，所述第一复位控制开关为一PMOS管M9。
3.根据权利要求1所述的高速动态比较器，其特征在于，所述第二复位控制开关为一NMOS管M6。
4.根据权利要求1所述的高速动态比较器，其特征在于，所述第一下拉管为一NMOS管M3，所述第二下拉管为一NMOS管M10，所述第三下拉管为一NMOS管M11。
5.一种逐次逼近型模数转换器，其特征在于，其包括上述权利要求1-4任一所述的高速动态比较器。
6.一种电子设备，其特征在于，其包括上述权利要求5所述的逐次逼近型模数转换器。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112636728B (zh) * 2020-12-11 2021-08-10 西南大学 一种具有输出级加速功能的电压比较器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103973273A (zh) * 2013-01-24 2014-08-06 西安电子科技大学 一种高速、高精度、低失调全差分动态比较器
CN105162441A (zh) * 2015-09-25 2015-12-16 中国电子科技集团公司第二十四研究所 一种高速低功耗动态比较器
CN105763192A (zh) * 2016-02-01 2016-07-13 东南大学 一种适用于高速模数转换器的低延时比较器
US9473163B1 (en) * 2015-07-29 2016-10-18 Mediatek Inc. Preamplifier circuit and SAR ADC using the same
CN107493093A (zh) * 2017-08-21 2017-12-19 中国电子科技集团公司第二十四研究所 一种高速低功耗动态亚稳态抑制比较器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8829942B2 (en) * 2012-11-13 2014-09-09 University Of Macau Comparator and calibration thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103973273A (zh) * 2013-01-24 2014-08-06 西安电子科技大学 一种高速、高精度、低失调全差分动态比较器
US9473163B1 (en) * 2015-07-29 2016-10-18 Mediatek Inc. Preamplifier circuit and SAR ADC using the same
CN105162441A (zh) * 2015-09-25 2015-12-16 中国电子科技集团公司第二十四研究所 一种高速低功耗动态比较器
CN105763192A (zh) * 2016-02-01 2016-07-13 东南大学 一种适用于高速模数转换器的低延时比较器
CN107493093A (zh) * 2017-08-21 2017-12-19 中国电子科技集团公司第二十四研究所 一种高速低功耗动态亚稳态抑制比较器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A 10-bit 800MS/S low power time-interleaved SAR ADC with background calibration;Jie Pu 等;《2016 13th IEEE International Conference on Solid-State and Integrated Circuit Technology》;20170803;第1-3页 *
High-speed low-power and low-power supply voltage dynamic comparator;Daiguo Xu 等;《Electronics Letters》;20151101;第51卷(第23期);第1914-1916页 *

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