CN103595413B - 一种用于逐次逼近模数转换器的时域比较器 - Google Patents

Abstract

本发明公开了一种用于逐次逼近模数转换器的时域比较器，包括两个转换子电路和一鉴相电路；转换子电路包括一反相器和级联形式的五级延时电路；其中，第二级和第三级的延时电路采用阶梯延时电路；阶梯延时电路对输入的时钟信号延时后输出，延时时间为输入时钟信号的全摆幅时长。本发明应用于逐次逼近型模数转换器中可以降低电源电压及功耗，减小噪声提高精度，适用于低功耗、高精度逐次逼近模数转换器的设计。

Description

一种用于逐次逼近模数转换器的时域比较器

技术领域

本发明属于时域比较器技术领域，具体涉及一种用于逐次逼近模数转换器的时域比较器。

背景技术

模拟数字转换器是各类应用系统中必不可少的一部分，用于将我们感兴趣的模拟信号转换为一定精度的数字信号以用于记录、传输以及处理。常见的模拟数字转换器一般有delta-sigmaADC、FlashADC、流水线ADC、逐次逼近ADC等。其中逐次逼近ADC由于其结构简单、功耗消耗少被广泛应用于无线传感网络以及生物医疗设备等对功耗要求较高的应用场合。

如图1所示为差分型逐次逼近模数转换器（SARADC）的结构图，由采样电路、电容阵列、时域比较器以及逻辑控制电路组成。SARADC的工作原理描述如下，差分输入信号经过采样电路进行采样保持；电容阵列的上极板与时域比较器的输入端相连接，下极板受逻辑控制电路控制；时域比较器判断输入信号大小，并将输出信号送入时序控制逻辑逐次逼近寄存器中进行处理；时序控制逻辑逐次逼近寄存器决定数字输出，同时产生高电平、低电平或者中间电平来控制电容阵列的下极板电压，电容上极板电荷重新分配后进行下一位比较。

逐次逼近模数转换器中，时域比较器作为量化器将模拟输入信号量化为数字输出信号，是模拟信号与数字信号的桥梁，时域比较器的性能直接决定了模数转换器的性能，因此对于逐次逼近模数转换器的设计至关重要。

现有的高精度比较器普遍采用带有高增益预放大级的比较器来实现，放大器的直流偏置使得这种结构会消耗很大的静态电流，因此不适合使用在低功耗的模数转换器中。

2008年，AndreaAgnes及EdoardoBonizzoni在标题为“A9.4-ENOB1V3.8μW100kS/sSARADCwithTime-DomainComparator”[IEEEInt.Solid-StateCircuitsConf.(ISSCC)Dig.Tech.Papers,Feb.2008,pp.246-247]的文章中提出了一种将输入电压转换为延时时间的时域比较器。如图2所示，这种比较器由两部分组成，转换电路和鉴相电路。时域比较器不消耗静态电流，在1V电源电压下可以做到小于1uW的动态功耗。该文章提出的时域比较器给比较器的设计方法提供了一种全新的思路。但该文章提出的结构是针对单端模数转换器应用的，并且采用该电路对延时时间进行电压控制不适用于低电压电路。

2011年，Seon-KyooLee及Seung-JinPark在标题为“A21fJ/Conversion-Step100kS/s10-bitADCWithaLow-NoiseTime-DomainComparatorforLow-PowerSensorInterface”[IEEEJournalofSolid-StateCircuits.(JSSC)Vol.46,No.3,March2011,pp.651-659]的文章中提出了一种改进的时域比较器。如图3(a)所示，这种比较器由两部分组成，转换电路（如图3(b)所示）和鉴相电路（如图3(c)所示），转换电路包括两个转换子电路，该比较器可用于差分电路结构中，转换子电路负责将待比较的输入差分电压信号转化为比较时钟的延时信号，鉴相电路负责判断两个转换子电路的脉冲输出时序，据此得出时域比较器的比较结果。转换子电路由10级延时电路级联而成，采用更接近于数字电路控制延时的方式，因此可以工作在0.6V的低电源电压下，并且将功耗降低至130nW。但是该电路的每一级延时电路只能提供全摆幅一半的延时时间，因而也只能提供一半的差分电压-时间差增益，对电路延时的利用效率不高。

发明内容

为了进一步提高时域比较器的性能，本发明提出一种用于逐次逼近模数转换器的时域比较器，能为延时电路提供全摆幅的延时时间，可以提高比较器的精度和效率，降低功耗。

一种用于逐次逼近模数转换器的时域比较器，包括两个转换子电路和一鉴相电路；所述的转换子电路包括一反相器和级联形式的五级延时电路；其中，第二级和第三级的延时电路采用阶梯延时电路；

所述的阶梯延时电路对输入的时钟信号延时后输出，延时时间为输入时钟信号的全摆幅时长。

所述的五级延时电路包括：

第一级延时电路，接收外部设备提供的时钟信号clk0，并对时钟信号clk0翻转延时后输出时钟信号clk1，延时时间为时钟信号clk0的半摆幅时长；

第二级延时电路，接收时钟信号clk1，并对时钟信号clk1延时后输出时钟信号clk2，延时时间为时钟信号clk1的全摆幅时长；

第三级延时电路，接收时钟信号clk2，并对时钟信号clk2延时后输出时钟信号clk3，延时时间为时钟信号clk2的全摆幅时长；

第四级延时电路，接收时钟信号clk3，并对时钟信号clk3翻转延时后输出时钟信号clk4，延时时间为时钟信号clk3的半摆幅时长；

第五级延时电路，接收时钟信号clk4，并对时钟信号clk4翻转延时后输出时钟信号clk5，延时时间为时钟信号clk4的半摆幅时长；时钟信号clk5经反相器反相后传输至鉴相电路。

所述的第一级延时电路由两个NMOS管M1～M2以及一PMOS管M3组成；NMOS管M1的栅极接收外部设备提供的延时控制信号inp，NMOS管M1的源极接地；NMOS管M1的漏极与NMOS管M2的源极相连，NMOS管M2的栅极与PMOS管M3的栅极相连并接收时钟信号clk0；NMOS管M2的漏极与PMOS管M3的漏极相连并输出时钟信号clk1；PMOS管M3的源极接电源。

所述的第二级延时电路由NMOS管M4和PMOS管M5组成；NMOS管M4的栅极接收外部设备提供的延时控制信号inp，NMOS管M4的源极接收时钟信号clk1，NMOS管M4的漏极与PMOS管M5的漏极相连并输出时钟信号clk2，PMOS管M5的栅极接收时钟信号clk0，PMOS管M5的源极接电源。

所述的第三级延时电路由NMOS管M6和PMOS管M7组成；NMOS管M6的栅极接收外部设备提供的延时控制信号inp，NMOS管M6的源极接收时钟信号clk2，NMOS管M6的漏极与PMOS管M7的漏极相连并输出时钟信号clk3，PMOS管M7的栅极接收时钟信号clk0，PMOS管M7的源极接电源。

所述的第四级延时电路由一NMOS管M8以及两个PMOS管M9～M10组成；PMOS管M10的栅极接收外部设备提供的延时控制信号inn，PMOS管M10的源极接电源，PMOS管M10的漏极与PMOS管M9的源极相连，PMOS管M9的栅极与NMOS管M8的栅极相连并接收时钟信号clk3，PMOS管M9的漏极与NMOS管M8的漏极相连并输出时钟信号clk4，NMOS管M8源极接地。

所述的第五级延时电路由两个NMOS管M11～M12以及一PMOS管M13组成；NMOS管M11的栅极接收外部设备提供的延时控制信号inp，NMOS管M11的源极接地，NMOS管M11的漏极与NMOS管M12的源极相连，NMOS管M12的栅极与PMOS管M13的栅极相连并接收时钟信号clk4，NMOS管M12的漏极与PMOS管M13的漏极相连并输出时钟信号clk5，PMOS管M13的源极接电源。

在任一级延时电路中，

若NMOS管的栅极接收延时控制信号inp，延时控制信号越大，延时时间越短；延时控制信号越小，延时时间越长。

若PMOS管的栅极接收延时控制信号inn，延时控制信号越小，延时时间越短；延时控制信号越大，延时时间越长。

在时钟信号从1翻转至0，或从0翻转至1的过程中，存在翻转的延时时间，该延时时间称为全摆幅时长，延时时间的一半则称为半摆幅时长。

本发明的工作原理：

本发明提出的时域比较器由转换子电路和鉴相电路两部分组成，时域比较器的输入信号首先经过转换子电路，通过级联的延时电路对输入比较时钟进行延时控制，延时控制的输出为脉冲信号，延时时间与输入电压的值成比例。两个转换子电路的输出脉冲信号由后面的鉴相电路进行时序判断，得出时域比较器的输出信号。

本发明的有益效果：

本发明通过在转换子电路中采用阶梯延时电路，使得每级延时电路的延时时间利用率倍增，更有效地利用了功耗和延时时间并减小了噪声。本发明应用于逐次逼近型模数转换器中可以降低电源电压及功耗，减小噪声提高精度，适用于低功耗、高精度逐次逼近模数转换器的设计。

附图说明

图1为逐次逼近转换器的内部结构图。

图2为AndreaAgnes提出的时域比较器结构图。

图3(a)为Seon-KyooLee提出的时域比较器结构图。

图3(b)为图3(a)中时域比较器的10级延时电路图。

图3(c)为图3(a)中时域比较器的鉴相电路图。

图4为本发明中时域比较器的结构示意图。

图5为本发明的工作时序图。

图6为本发明所采用的转换子电路图。

图7(a)为现有技术中的第一级和第二级延时电路的结构图。

图7(b)为现有技术中clk0到clk1的延时时间示意图。

图8(a)为本发明中的第一级和第二级延时电路的结构图。

图8(b)为本发明中clk0到clk1的延时时间示意图。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案及相关原理进行详细说明。

如图4所示，一种用于逐次逼近模数转换器的时域比较器，包括转换电路1和鉴相电路2；转换电路1为一个对称的差分电路，由两个结构相同的转换子电路11和12构成。

转换电路1负责将待比较的输入差分电压信号inp、inn转化为比较时钟的延时信号，延时时间受输入差分电压信号inp、inn的大小控制；鉴相电路2负责判断转换子电路的脉冲输出时序，据此得出时域比较器的比较结果。

对于转换子电路11，其输入差分电压信号inp与时域比较器的差分输入端INP相连接，并作为延时控制信号，其输入差分电压信号inn与时域比较器的差分输入端INN相连接，并作为延时控制信号，其输出端IN1与鉴相电路2的正输入端IN1相连接。对于电压-时间转换子电路12，其输入差分电压信号inp与时域比较器的差分输入端INN相连接，其输入差分电压信号inn与时域比较器的差分输入端INP相连接，其输出端IN2与鉴相电路2的负输入端IN2相连接。转换子电路的输入差分电压信号inp、inn对于比较时钟的延时控制作用是相反的，因此时域比较器输入端的差分接法使得差分输入端INP和INN的信号对于比较时钟的延时控制作用倍增。

时域比较器的工作时序如图5所示。时域比较器的工作分为两个相位，当输入时钟clk0为0时为复位相位，clk0为1时为比较相位。复位相位中，每级转换子电路的时钟输出端被复位到初始值VDD或者GND。比较相位中，clk0=1，当差分输入端电压INP>INN时，转换子电路11比转换子电路12的充放电电流大，对比较时钟的延时时间相应较短，所以电压-时间转换子电路11的输出脉冲信号IN1超前于电压-时间转换子电路12的输出脉冲信号IN2，鉴相电路检测到该时序差，输出比较结果1。随后输入时钟clk0进入复位相位，准备下一次比较。在图5中第二个比较周期中，差分输入INP<INN，此时转换子电路12比转换子电路11的充放电电流大，对比较时钟的延时时间相应较短，所以转换子电路12的输出脉冲信号IN2超前于转换子电路11的输出脉冲信号IN1，鉴相电路检测到该时序差，输出比较结果0。该时域比较器由时钟控制比较，因此既可应用于同步时钟模数转换器，也可以应用于异步时钟模数转换器。应用于异步时钟模数转换器中，只需在时域比较器的输出端加一个检测电路，检测到比较完成时给时钟电路输入一个完成信号，进而产生下一个比较时钟。

图6为本发明所采用的转换子电路11。

转换子电路11由5级延时电路级联而成。

第一级延时电路S₁接收外部设备提供的时钟信号clk0，并对时钟信号clk0翻转延时后输出时钟信号clk1，延时时间为时钟信号clk0的半摆幅时长；

第二级延时电路S₂接收时钟信号clk1，并对时钟信号clk1延时后输出时钟信号clk2，延时时间为时钟信号clk1的全摆幅时长；

第三级延时电路S₃接收时钟信号clk2，并对时钟信号clk2延时后输出时钟信号clk3，延时时间为时钟信号clk2的全摆幅时长；

第四级延时电路S₄接收时钟信号clk3，并对时钟信号clk3翻转延时后输出时钟信号clk4，延时时间为时钟信号clk3的半摆幅时长；

第五级延时电路S₅接收时钟信号clk4，并对时钟信号clk4翻转延时后输出时钟信号clk5，延时时间为时钟信号clk4的半摆幅时长；时钟信号clk5作为转换子电路的最终时钟信号，传输至鉴相电路。

第一级延时电路S₁由两个NMOS管M1～M2以及一PMOS管M3组成；第二级延时电路S₂由NMOS管M4和PMOS管M5组成；第三级延时电路S₃由NMOS管M6和PMOS管M7组成；第四级延时电路S₄由一NMOS管M8以及两个PMOS管M9～M10组成；第五级延时电路S₅由两个NMOS管M11～M12以及PMOS管M13组成；最终经由一个反向器输出脉冲延时信号。

第一级延时电路S₁中，NMOS管M1的栅极接收输入差分电压信号inp，NMOS管M1的源极接地；NMOS管M1的漏极与NMOS管M2的源极相连，NMOS管M2的栅极与PMOS管M3的栅极相连并接收时钟信号clk0；NMOS管M2的漏极与PMOS管M3的漏极相连并输出时钟信号clk1；PMOS管M3的源极接电源。

第二级延时电路S₂中，NMOS管M4的栅极接收输入差分电压信号inp，NMOS管M4的源极接收时钟信号clk1，NMOS管M4的漏极与PMOS管M5的漏极相连并输出时钟信号clk2，PMOS管M5的栅极接收时钟信号clk0，PMOS管M5的源极接电源。

第三级延时电路S₃中，NMOS管M6的栅极接收输入差分电压信号inp，NMOS管M6的源极接收时钟信号clk2，NMOS管M6的漏极与PMOS管M7的漏极相连并输出时钟信号clk3，PMOS管M7的栅极接收时钟信号clk0，PMOS管M7的源极接电源。

第四级延时电路S₄中，PMOS管M10的栅极接收输入差分电压信号inn，PMOS管M10的源极接电源，PMOS管M10的漏极与PMOS管M9的源极相连，PMOS管M9的栅极与NMOS管M8的栅极相连并接收时钟信号clk3，PMOS管M9的漏极与NMOS管M8的漏极相连并输出时钟信号clk4，NMOS管M8源极接地。

第五级延时电路S₅中，NMOS管M11的栅极接收输入差分电压信号inp，NMOS管M11的源极接地，NMOS管M11的漏极与NMOS管M12的源极相连，NMOS管M12的栅极与PMOS管M13的栅极相连并接收时钟信号clk4，NMOS管M12的漏极与PMOS管M13的漏极相连并输出时钟信号clk5，PMOS管M13的源极接电源。

由图6可知，五级延时电路中，每一级都有各自的电压控制端、时钟输入端和时钟输出端，每一级对于电压-时间的延时时间贡献取决于每级的电压控制端电压。对于PMOS管电压控制延时电路，控制端电压越大，充放电电流越小，延时时间越长，控制端电压越小，充放电电流越大，延时时间越短。对于NMOS管电压控制延时电路，情况相反，控制端电压越小，充放电电流越小，延时时间越长，控制端电压越大，充放电电流越大，延时时间越短。

第一级和第五级的延时电路结构相同，分别由NMOS管M1和M11的栅极接收输入差分电压信号inp，且栅极作为延时控制端，根据输入差分电压信号inp控制充放电电流从而控制延时电路相对于输入时钟的延时时间。时钟输入端分别为M2、M3的栅极和M12、M13的栅极，脉冲输出端分别为M2、M3的漏极和M12、M13的漏极，这是比较常见的NMOS管电压控制延时电路，在NMOS管电压控制延时电路中，输入差分电压信号inp越大，充放电电流越大，延时时间越短；输入差分电压信号inp越小，充放电电流越小，延时时间越长。

第四级延时电路是常见的PMOS管电压控制延时电路，PMOS管M10的栅极接收输入差分电压信号inn，且栅极作为延时控制端，PMOS管M9的栅极与NMOS管M8的栅极相连作为该级的时钟输入端，与第三级延时电路的脉冲输出端相连，M8的漏极与M9的漏极相连作为第四级的脉冲输出端，与第五级的时钟输入端相连。在PMOS管电压控制延时电路中，输入差分电压信号inn越小，充放电电流越大，延时时间越短；输入差分电压信号inn越大，充放电电流越小，延时时间越长。

第二级和第三级延时电路的结构相同，分别由NMOS管M4和M6的栅极接收输入差分电压信号inp，且栅极作为延时控制端，该延时电路的时钟输入端分别位于NMOS管M4和M6的源极，脉冲输出端分别位于NMOS管M4和M6的漏极。PMOS管M5和M7分别为第二级和第三极延时电路的reset端，用于将M4和M6的漏极电压预设为1。在该结构中，输入电压信号inp越大，充放电电流越大，延时时间越短；输入电压信号inp越小，充放电电流越小，延时时间越长。

第五级延时电路的输出端与反向器inv的输入端相连，反向器inv的输出端作为转换子电路的输出端IN1，输出信号为经过一定延时的比较时钟信号，延时时间由差分输入电压信号控制，与差分输入电压信号成比例。

同理，转换子电路12中反相器的输出端作为转换子电路的输出端IN2。

与常见的NMOS管电压控制延时电路及PMOS管电压控制延时电路不同的是，第二级与第三级延时电路采用了一种阶梯延时电路。该阶梯延时电路仅采用两个MOS管，一个NMOS管的栅极、源极和漏极分别作为电压控制级、时钟输入级和时钟输出级，另一个PMOS管作为该延时电路的reset端。常见的NMOS管电压控制延时电路及PMOS管电压控制延时电路其输入-输出延时发生于反向管到达其阈值电压处，约为电源电压VDD的一半，而阶梯延时电路的输入-输出延时发生于控制管源极电压越为GND处，也就是说，当前级的时钟输入从1变到0时阶梯延时电路才开始工作，这样，前一级的延时时间可以被充分利用。

如图7(a)所示，为传统的PMOS、NMOS控制延时电路，第一级延时电路S1后面接第四级延时电路S4；如图8(a)所示，为本发明所使用的阶梯延时电路，第一级延时电路S1后面接第二级延时电路S2。

如图7(a)所示，第一级延时电路为NMOS管控制电路，第二级延时电路为PMOS管控制电路，NMOS管M1为控制管，其栅极连接输入差分电压信号inp，为电压控制端，M2、M3构成一个反向器，反向器的放电电流大小由M1管的栅极电压来控制。反向器的输入端为比较时钟Clk0，Clk0=0时是时域比较器的复位相位，Clk1节点电压通过M3管被拉到VDD，Clk2节点电压通过M8被拉到GND。Clk0=1时进入比较相位，比较器开始工作，Clk1节点通过M2和NMOS电压控制管M1进行放电，放电电流受输入电压inp控制，inp越大，放电电流越大，clk0到clk1的延时时间越短。当Clk1节点电压从Vdd减小到Vdd/2时，S4的反向器中PMOS管M9开始导通，Clk2节点电压通过PMOS管M9和PMOS管M10充电，PMOS管M10为控制管，充电电流取决于输入电压inn，inn越小，充电电流越大，clk1到clk2的延时时间越短。因此从clk0到clk2的延时时间分为两部分，第一部分为从clk0到clk1的延时时间，受输入电压inp控制，第二部分为从clk1到clk2的延时时间，受输入电压inn控制。如图7(b)所示，其中从clk0到clk1的延时时间为：

$t_{d0\&RightArrow;1}=\frac{V_{\mathrm{dd}}{C}_{\mathrm{clk}1}}{{2I}_{\mathrm{ss}}}$

Cclk1为节点clk1的节点电容，由PMOS管M3、M9和NMOS管M2、M8的寄生电容组成。Iss为M1管的放电电流，假设clk1的斜率恒定为Iss/Cclk1。

如图8(a)所示，为本发明所使用的阶梯延时电路。第一级为NMOS控制级，NMOS管M1为控制管，其栅极连接输入差分电压信号inp，为电压控制端，M2、M3构成一个反向器，反向器的放电电流大小由M1管的栅极电压来控制。第二级为阶梯电压控制级，仅由PMOS管M5和NMOS管M4组成，其中，NMOS管M4的栅极、源极和漏极分别作为电压控制级、时钟输入级和时钟输出级，PMOS管M5为该延时电路的reset端。比较时钟Clk0=0时是时域比较器的复位相位，Clk1节点电压通过M3管被拉到VDD，Clk2节点电压通过M5被拉到VDD。Clk0=1时进入比较相位，比较器开始工作，Clk1节点通过M2和NMOS电压控制管M1进行放电，放电电流受输入电压inp控制，inp越大，放电电流越大，clk0到clk1的延时时间越短。节点Clk1的电压放到Vdd/2时，第二级延时电路并不会开始工作，因为此时第二级延时电路的控制管M4的栅源电压并未达到导通的阈值电压。当节点Clk1的电压继续放电至GND时，第二级延时电路才开始工作，节点Clk2的电压通过NMOS管M4、M2以及M1进行放电。放电电流受输入电压inp控制，inp越大，放电电流越大，相应的从clk0到clk1的延时时间越短。如图8(b)所示，其中从clk0到clk1的延时时间为：

$t_{d0\&RightArrow;1}^{\&prime;}=\frac{V_{\mathrm{dd}}{C}_{\mathrm{clk}1}}{I_{\mathrm{ss}}}$

从表达式中可以看出，本发明所使用的阶梯延时电路可以实现两倍的延时时间而不增加延时级数，因而可以实现延时电路的低功耗、低噪声以及高效率。

利用本发明所使用的阶梯延时电路，可以使该时域比较器在最大功耗电流仅为200nA的情况下达到120uV的等效输入噪声。当电源电压为1V时，可用于实现有效位数为11bit的逐次逼近模数转换器，当电源电压为1.8V时，可用于实现有效位数为12bit的逐次逼近模数转换器。当对电路噪声要求较高时，可以通过合理调整电路参数来实现，本发明所使用的基于阶梯延时电路的时域比较器可以在最大功耗电流为900nA的情况下实现40uV的等效输入噪声，当电源电压为1V时，可用于实现有效位数为12bit的逐次逼近模数转换器，当电源电压为1.8V时，可用于实现有效位数为13bit的逐次逼近模数转换器。

本发明提供了一种用于逐次逼近模数转换器的时域比较器。通过在转换子电路中采用阶梯延时电路，更有效地利用了功耗和延时时间并减小了噪声。适用于低功耗、高精度的逐次逼近模数转换器。

Claims (2)

1.一种用于逐次逼近模数转换器的时域比较器，包括两个转换子电路和一鉴相电路；其特征在于：所述的转换子电路包括一反相器和级联形式的五级延时电路；其中，第二级和第三级的延时电路采用阶梯延时电路；

所述的阶梯延时电路对输入的时钟信号延时后输出，延时时间为输入时钟信号的全摆幅时长；

所述的五级延时电路包括：

第一级延时电路，接收外部设备提供的时钟信号clk0，并对时钟信号clk0翻转延时后输出时钟信号clk1，延时时间为时钟信号clk0的半摆幅时长；

第二级延时电路，接收时钟信号clk1，并对时钟信号clk1延时后输出时钟信号clk2，延时时间为时钟信号clk1的全摆幅时长；

第三级延时电路，接收时钟信号clk2，并对时钟信号clk2延时后输出时钟信号clk3，延时时间为时钟信号clk2的全摆幅时长；

第四级延时电路，接收时钟信号clk3，并对时钟信号clk3翻转延时后输出时钟信号clk4，延时时间为时钟信号clk3的半摆幅时长；

第五级延时电路，接收时钟信号clk4，并对时钟信号clk4翻转延时后输出时钟信号clk5，延时时间为时钟信号clk4的半摆幅时长；时钟信号clk5经反相器反相后传输至鉴相电路；

所述的第一级延时电路由两个NMOS管M1～M2以及一PMOS管M3组成；NMOS管M1的栅极接收外部设备提供的延时控制信号inp，NMOS管M1的源极接地；NMOS管M1的漏极与NMOS管M2的源极相连，NMOS管M2的栅极与PMOS管M3的栅极相连并接收时钟信号clk0；NMOS管M2的漏极与PMOS管M3的漏极相连并输出时钟信号clk1；PMOS管M3的源极接电源；

所述的第二级延时电路由NMOS管M4和PMOS管M5组成；NMOS管M4的栅极接收外部设备提供的延时控制信号inp，NMOS管M4的源极接收时钟信号clk1，NMOS管M4的漏极与PMOS管M5的漏极相连并输出时钟信号clk2，PMOS管M5的栅极接收时钟信号clk0，PMOS管M5的源极接电源；

所述的第三级延时电路由NMOS管M6和PMOS管M7组成；NMOS管M6的栅极接收外部设备提供的延时控制信号inp，NMOS管M6的源极接收时钟信号clk2，NMOS管M6的漏极与PMOS管M7的漏极相连并输出时钟信号clk3，PMOS管M7的栅极接收时钟信号clk0，PMOS管M7的源极接电源；

所述的第四级延时电路由一NMOS管M8以及两个PMOS管M9～M10组成；PMOS管M10的栅极接收外部设备提供的延时控制信号inn，PMOS管M10的源极接电源，PMOS管M10的漏极与PMOS管M9的源极相连，PMOS管M9的栅极与NMOS管M8的栅极相连并接收时钟信号clk3，PMOS管M9的漏极与NMOS管M8的漏极相连并输出时钟信号clk4，NMOS管M8源极接地；

所述的第五级延时电路由两个NMOS管M11～M12以及一PMOS管M13组成；NMOS管M11的栅极接收外部设备提供的延时控制信号inp，NMOS管M11的源极接地，NMOS管M11的漏极与NMOS管M12的源极相连，NMOS管M12的栅极与PMOS管M13的栅极相连并接收时钟信号clk4，NMOS管M12的漏极与PMOS管M13的漏极相连并输出时钟信号clk5，PMOS管M13的源极接电源。

2.如权利要求1所述的时域比较器，其特征在于：在任一级延时电路中，

若NMOS管的栅极接收延时控制信号inp，延时控制信号越大，延时时间越短；延时控制信号越小，延时时间越长；

若PMOS管的栅极接收延时控制信号inn，延时控制信号越小，延时时间越短；延时控制信号越大，延时时间越长。