CN101924540B - 一种差分时域比较器电路 - Google Patents

Abstract

本发明涉及一种差分时域比较器电路，包括差分电压时间转换电路、鉴相电路和输出产生电路。其中，差分电压时间转换电路用于将两个待比较的模拟差分输入信号转换成两个脉冲信号，它们相对时钟信号的延时与输入信号大小成比例，并且在比较结果出来后电路可关断，以降低功耗；鉴相电路用于确定这两个脉冲信号之间的相位关系；输出产生电路根据鉴相电路的输出产生比较结果。本发明具有低功耗、较强的抗干扰能力等优点。将本发明用于逐次逼近模数转换器中时，可降低电路功耗、抑制偶次谐波、提高模数转换器的精度。

Description

一种差分时域比较器电路

技术领域

本发明涉及一种低功耗的差分时域比较器电路，属于逐次逼近模数转换器技术领域。

背景技术

模数转换器是混合信号系统中的重要组成部分，有多种结构类型。逐次逼近模数转换器由于具有低的功耗和小的芯片面积，在许多对模数转换器速度要求不高的领域中得到广泛应用，例如，微控制器的接口电路、便携式设备以及植入式生物传感器等等。

逐次逼近模数转换器由一个数模转换器、一个比较器和一些数字逻辑电路组成。其功耗主要由数模转换器的功耗和比较器的功耗来决定。降低比较器的功耗可以大大降低逐次逼近模数转换器的功耗。

比较器的实现方式有很多种，有静态比较器和动态比较器。静态比较器通常会有较大的静态电流，因而在低功耗的逐次逼近模数转换器中不被使用。在模数转换器的精度要求不高时，通常采用动态比较器来实现低功耗设计，这是因为动态比较器没有静态电流。在模数转换器的精度要求高时，为了实现高分辨率的比较器，通常采用静态比较器和动态比较器相结合的结构。但这种结构从低功耗设计的角度上来说，并不是最优的。采用两个单端输入的电压时间转换器实现的时域比较器具用极低功耗的优点，它们的输入分别是模拟输入信号和参考电压信号。但是由于该时域比较器是单端输入的，使得使用它的模数转换器只能采用单端结构，导致偶次谐波得不到抑制，成为影响模数转换器性能的主要因素。另一方面，单端输入结构具有较差的抗干扰能力。

发明内容

本发明的主要目的在于提供一种差分时域比较器电路，当它用于逐次逼近模数转换器时，可以降低电路的功耗，提高模数转换器的性能。

为了达到上述目的，本发明的技术方案是：一种差分时域比较器电路(如图1所示)，由差分电压时间转换电路(1)、鉴相电路(2)和输出产生电路(3)组成。其中：

所述差分电压时间转换电路(1)的Vinp输入端、Vinn输入端和Clk信号端分别与外部的模拟输入信号Vinp、Vinn和输入时钟信号Clk相连；其D_p输出端、D_n输出端和控制信号ctrl2输入端分别与所述鉴相电路(2)的D_p输入端、D_n输入端和控制信号ctrl2输出端相连；其Clkn信号输出端与所述输出产生电路(3)的Clkn信号输入端相连。

所述鉴相电路(2)的Clk信号端与输入时钟信号Clk相连；其O₁、O₂和O₃三个输出端分别与所述输出产生电路(3)的O₁、O₂和O₃三个输入端相连。

所述输出产生电路(3)的Comp_out输出端输出一个比较结果信号。

差分电压时间转换电路为一个左右对称的差分电路(如图2所示)，由11个MOS管、5个反相器、一个与门、2个电容器和一个电阻器构成；用于对输入信号Clk，差分模拟输入信号Vinp和Vinn进行处理，产生三个输出信号，分别从D_p端，D_n端和Clkn端输出；其中：

时钟信号Clk通过反相器I₅与Clkn信号输出端相连；时钟信号Clk和控制信号ctrl2通过与门I₆相与，产生控制信号ctrl1。

所述Vinp输入端与NMOS管M₁的栅极相连；NMOS管M₂的栅极与ctrl1信号相连，其源极与NMOS管M₁的漏极相连，其漏极和PMOS管M₃的漏极、PMOS管M₄的栅极共点并通过电容器C₁与地GND相连；PMOS管M₃的栅极与所述Clk信号端相连，其源极和PMOS管M₄的源极共点并与电源电压VDD相连；PMOS管M₄的漏极和NMOS管M₅的漏极共点并通过反相器I₁和反相器I₂与所述D_p输出端相连；NMOS管M₅的源极与地GND相连，其栅极与Clkn信号端相连。

所述Vinn输入端与NMOS管M₆的栅极相连；NMOS管M₇的栅极与ctrl1信号端相连，其源极与NMOS管M₆的漏极相连，其漏极和PMOS管M₈的漏极、PMOS管M₉的栅极共点并通过电容器C₂与地GND相连；PMOS管M₈的栅极与所述Clk信号端相连，其源极和PMOS管M₉的源极共点并与电源电压VDD相连；PMOS管M₉的漏极和NMOS管M₁₀的漏极共点并通过反相器I₃和反相器I₄与所述D_n输出端相连；NMOS管M₁₀的源极与地GND相连，其栅极与Clkn信号端相连。

NMOS管M₁₁的漏极和NMOS管M₁的源极、NMOS管M₆的源极共点，其源极与地GND相连，其栅极与Clkn信号端相连；电阻器R_D与NMOS管M₁₁并联。

差分电压时间转换电路在Clk等于0期间，对输出D_p和D_n进行复位；在Clk等于1期间，差分电压时间转换电路产生两路与Vinp和Vinn之差成比例的电流，使输出D_p和D_n根据输入信号的大小先后由0变成1。输出D_p和D_n的上升沿相对Clk信号的延时与输入信号的大小成一定的比例关系。当Vinp大于Vinn时，输出D_p的上升沿先于D_n的上升沿；当Vinp小于Vinn时，输出D_p的上升沿后于D_n的上升沿。

鉴相电路由小相位差的鉴相电路(2.1)和大相位差的鉴相电路(2.2)组成(如图3所示)；用于确定输入脉冲信号D_p和D_n之间的相位关系；其中：

所述小相位差的鉴相电路(2.1)由2个D触发器组成；D触发器I₇在输入信号D_p的上升沿触发，其D端与输入信号D_n相连，其Rn端与时钟信号Clk相连，其输出端与所述O_l输出端相连；D触发器I₈在输入信号D_n的上升沿触发，其D端与输入信号D_p相连，其Rn端与时钟信号Clk相连，其输出端与所述O₂输出端相连。

当Clk等于0时，2个D触发器被复位，输出为0；当Clk等于1时，检测输入脉冲信号D_p的上升沿到来时D_n的值，产生输出信号O₁；检测输入脉冲信号D_n的上升沿到来时D_p的值，产生输出信号O₂。

所述大相位差的鉴相电路(2.2)由4个D触发器、2个或非门和一个与门组成；D触发器I₉在输入信号D_p的上升沿触发，其D端与电源电压VDD相连；D触发器I₁₀在输入信号D_n的上升沿触发，其D端与电源电压VDD相连；D触发器I₁₁在D触发器I₉的输出的上升沿触发，其D端与电源电压VDD相连，其Rn端与时钟信号Clk相连，其输出端与所述O₃输出端相连；D触发器I₁₂在D触发器I₁₀的输出的上升沿触发，其D端与电源电压VDD相连，其Rn端与时钟信号Clk相连；D触发器I₉和D触发器I₁₀的输出通过或非门I₁₃进行或非运算，D触发器I₁₁和D触发器I₁₂的输出通过或非门I₁₄进行或非运算；或非门I₁₃和或非门I₁₄的输出通过与门I₁₅相与，其输出端与所述控制信号ctrl2输出端相连；同时，控制信号ctrl2输出端与D触发器I₉和D触发器I₁₀的Rn端相连。

大相位差的鉴相电路中的2个D触发器I₉和I₁₀用于检测输入脉冲信号D_p和D_n的上升沿到来的先后顺序，其输出结果再分别与D触发器I₁₁和I₁₂相连。只要输入脉冲信号D_p和D_n中有上升沿出现，相应的D触发器的输出就会由0变成1，触发其后所接的D触发器，将其状态置为1，同时ctrl2信号由1变成0，对与输入脉冲信号D_p和D_n相连的两个D触发器进行复位，并关断差分电压时间转换电路，从而有效地降低差分时域比较器的功耗。这个复位信号将保持到Clk的下降沿到来时。大相位差的鉴相电路产生输出信号O₃。

输出产生电路由3个D触发器、4个反相器、一个与门和一个二选一数据选择器构成(如图4所示)；它根据输入信号O₁，O₂、O₃和Clkn产生比较结果，从输出端Comp_out输出；其中：

D触发器I₁₆、D触发器I₁₇和D触发器I₁₈在输入信号Clkn的上升沿进行触发；D触发器I₁₆的D端接输入信号O₁，其输出端通过反相器I₁₉与O₄信号端相连；D触发器I₁₇的D端接输入信号O₂，其输出端通过反相器I₂₀与O₅信号端相连；D触发器I₁₈的D端接输入信号O₃，其输出端通过反相器I₂₂和反相器I₂₃与O₆信号端相连；与门I₂₁的两个输入端分别与O₄信号端和O₅信号端相连，其输出端是控制信号ctrl3输出端；二选一数据选择器I₂₄的两个数据输入端分别与O₄信号端和O₆信号端相连，其选择端与控制信号ctrl3输出端相连。

输出产生电路对输入信号O₁、O₂和O₃进行锁存，使它们保持一个时钟周期；当O₁和O₂都等于0时，比较器的输出等于O₃；否则比较器的输出为O₁的非。

本发明差分时域比较器电路可以对差分输入模拟信号进行比较，可用于差分结构的低速高精度的逐次逼近模数转换器中，具有以下有益效果：

1、利用本发明，采用差分时域比较器，可降低电路功耗，同时具有较强的抗干扰能力。

2、利用本发明，采用差分时域比较器实现的逐次逼近模数转换器可以抑制偶次谐波，提高模数转换器的精度。

附图说明

图1为本发明差分时域比较器电路的体系结构图

图2为本发明差分电压时间转换电路的电路图

图3为本发明鉴相电路的电路图

图4为本发明输出产生电路的电路图

具体实施方式

下面结合附图对本发明进一步详细说明。

图1所示为本发明提供的差分时域比较器电路的体系结构图，包括差分电压时间转换电路(1)、鉴相电路(2)和输出产生电路(3)。

图2为本发明差分电压时间转换电路的电路图。NMOS管M₁、M₆和电阻R_D构成一个NMOS管差分对，其中电阻R_D用于提供差分对的尾电流。

差分电压时间转换电路是在时钟信号Clk控制下工作的。在Clk等于0期间，电源VDD分别通过PMOS管M₃和M₈对电容器C₁和C₂充电，充到VDD，同时NMOS管M₂和M₇截止，NMOS管M₁₁导通，使电阻R_D两端电压差为0，从而使整个电路没有静态电流流过。同时NMOS管M₅和M₁₀导通，对输出信号D_p和D_n进行复位，输出为0。

在Clk等于1期间，PMOS管M₃和M₈截止，NMOS管M₂、M₇导通，NMOS管M₅、M₁₀和M₁₁截止，电容器C₁上的电荷通过M₂，M₁和R_D进行放电，电容器C₂上的电荷通过M₇，M₆和R_D进行放电，放电的速度取决于流过NMOS差分对管M₁和M₆的电流。当输入模拟信号Vinp和Vinn不相等时，流过NMOS管M₁和M₆的电流也不相等，使得电容器C₁和C₂上的电荷放电的速度也不一样，导致PMOS管M₄和M₉的导通有先后，从而使输出信号D_p和D_n的上升沿(即从0变到1)有先后。

NMOS差分对管M₁和M₆的输入差值电压V_ID为：

V_ID＝Vinp-Vinn    (1)

NMOS差分对管M₁和M₆的输出差值电流ΔI_D为：

${\mathrm{\ΔI}}_D=I_1-I_6=\frac{{\mathrm{\βV}}_{\mathrm{ID}}}{2}\sqrt{\frac{{4I}_0}{\mathrm{\β}}-V_{\mathrm{ID}}^2}---\left(2\right)$

式(2)中，I₀为差分对的尾电流，β为：

β＝μ_nC_oxW/L    (3)

式(3)中，μ_n为电子的迁移率，C_ox为单位面积的栅电容，W和L分别为差分对管M₁和M₆的宽度和长度。

由式(2)可知，当输入差值电压V_ID等于零时，输出差值电流ΔI_D为零；当V_ID很小时，ΔI_D近似与V_ID成正比。当|V_ID|大于等于

时，输出差值电流|ΔI_D|等于I₀。

由式(2)可知，当输入模拟信号Vinp大于Vinn时，电容器C₁上的电荷的放电电流大于电容器C₂上的电荷放电电流，因此PMOS管M₄先于PMOS管M₉导通，使得输出信号D_p的上升沿先于输出信号D_n的上升沿；当输入模拟信号Vinp小于Vinn时，电容器C₁上的电荷的放电电流小于电容器C₂上的电荷放电电流，因此PMOS管M₄后于PMOS管M₉导通，使得输出信号D_p的上升沿后于输出信号D_n的上升沿。当NMOS管差分对工作在线性区时，输出信号D_p和D_n的上升沿相对时钟信号Clk的延时之差与输入电压差值V_ID成一定的比例关系。

NMOS差分对管M₁和M₆的共模输入电压V_com为：

$V_{\mathrm{com}}=\frac{\mathrm{Vinp}+\mathrm{Vinn}}{2}---\left(4\right)$

当NMOS管差分对工作在线性区时，差分对的尾电流I₀可写成：

$I_0=\frac{V_{\mathrm{com}}-V_{\mathrm{th}}}{R_D}+\frac{1}{2\mathrm{\β}{R}_D^2}-\frac{1}{2\mathrm{\β}{R}_D^2}\sqrt{1+4(V_{\mathrm{com}}-V_{\mathrm{th}}){\mathrm{\βR}}_D}---\left(5\right)$

式(5)中，V_th为NMOS管M₁和M₆的阈值电压。由式(5)可知，通过增大电阻R_D的阻值，降低共模输入电压可以减小差分对的尾电流I₀，降低差分电压时间转换电路的功耗。

当输出信号D_p和D_n中有一个信号出现上升沿后，ctrl1信号将由1变成0，NMOS管M₂和M₇将在ctrl1信号的控制下被关断，使差分电压时间转换电路的静态电流变为零，从而有效地降低差分时域比较器的功耗。

在选择电容器C₁和C₂的大小时，要考虑它们的kT/C噪声对差分时域比较器电路的分辨率的影响。同样，在确定PMOS管M₄和M₉的尺寸和NMOS管M₁和M₆的尺寸时，也需要考虑它们的噪声对差分时域比较器电路的分辨率的影响。在选择电阻R_D的大小时，在考虑电路功耗的同时，还需要考虑它对差分时域比较器电路的分辨率的影响。

图3为本发明鉴相电路的电路图。鉴相电路用于确定输入脉冲信号D_p和D_n之间的相位关系。它由两个部分组成，第一部分是小相位差的鉴相电路(2.1)，第二部分是大相位差的鉴相电路(2.2)，以提高差分时域比较器的分辨率。

小相位差的鉴相电路(2.1)由两个D触发器I₇和I₈组成。在Clk等于0时，它们被复位，输出信号O₁和O₂均为0。在Clk等于1时，D触发器I₇用于检测输入脉冲信号D_p的上升沿到来时D_n的值，产生输出信号O₁；D触发器I₈用于检测输入脉冲信号D_n的上升沿到来时D_p的值，产生输出信号O₂。如果在时钟信号Clk等于1时，输入脉冲信号D_p和D_n中只有一个信号有上升沿的话，输出信号O₁和O₂均为0。如果在时钟信号Clk等于1时，输入脉冲信号D_p和D_n都有上升沿的话，小相位差的鉴相电路(2.1)所能检测的最小相位差取决于D触发器I₇和I₈的建立时间。

大相位差的鉴相电路(2.2)由4个D触发器组成。其中两个D触发器I₉和I₁₀用于检测输入脉冲信号D_p和D_n的上升沿到来的先后顺序。当输入信号D_p的上升沿先于D_n的上升沿到来时，D触发器I₉输出将由0变为1，使其后所接的D触发器I₁₁触发，输出O₃由0变成1。同时，D触发器I₉和I₁₁的输出通过或非门I₁₃、I₁₄和与门I₁₅使ctrl2信号由1变成0，使D触发器I₉和I₁₀复位，输出由1变成0，并将复位状态一直保持到下一个比较周期开始(即时钟信号Clk的下降沿到来时)。当输入信号D_n的上升沿先于D_p的上升沿到来时，D触发器I₁₀输出将由0变为1，使其后所接的D触发器I₁₂触发，输出由0变成1。同时，D触发器I₁₀和I₁₂的输出通过或非门I₁₃、I₁₄和与门I₁₅使ctrl2信号由1变成0，使D触发器I₉和I₁₀复位，输出由1变成0，并将复位状态一直保持到下一个比较周期开始。大相位差的鉴相电路(2.2)所能检测的最小相位差满足式(6)：

$\mathrm{\Δt}\≥t_{\mathrm{pd},I_{13}}+t_{\mathrm{pd},I_{15}}+t_{\mathrm{reset},I_9}---\left(6\right)$

式(6)中，Δt、和分别为输入脉冲信号D_p和D_n的上升沿之间的时间差、或非门I₁₃的传输延迟、与门I₁₅的传输延迟和D触发器I₉(或I₁₀)正确复位所需的时间。

当输入脉冲信号D_p和D_n的上升沿之间的时间差满足式(6)时，大相位差的鉴相电路(2.2)能够正确地确定他们之间的相位关系。

当时钟信号Clk为零时，D触发器I₁₁和I₁₂复位，使ctrl2信号由0变成1，D触发器I₉和I₁₀不再处于复位状态，可以被输入脉冲信号D_p和D_n触发。

鉴相电路所能识别的输入脉冲信号D_p和D_n之间的最小相位差会影响差分时域比较器的分辨率。

图4为本发明输出产生电路的电路图。

输出产生电路用于根据输入信号O₁，O₂和O₃，产生比较结果Comp_out。输入信号O₁，O₂和O₃通过3个D触发器(I₁₆、I₁₇和I₁₈)，四个非门(I₁₉，I₂₀，I₂₂和I₂₃)，一个与门(I₂₁)和一个二选一的数据选择器(I₂₄)，产生差分时域比较器的输出结果Comp_out。D触发器I₁₆、I₁₇和I₁₈在一个比较周期结束后(即时钟信号Clk的下降沿)对输入信号O₁，O₂和O₃进行锁存，使它们保持一个时钟周期。当O₁和O₂都等于0时，ctrl3信号为1，比较器的输出等于O₃；否则比较器的输出为O₁的非。

综上所述，本发明提供的差分时域比较器电路具有低功耗、抗干扰能力强的优点。仿真结果表明，在时钟信号Clk频率为3MHz时，差分输入信号范围为2V时，可以达到12位的分辨率。当时钟频率降低时或者输入信号范围增大时，可以实现更高的分辨率。当其用于实现低功耗低速逐次逼近模数转换器时，可以抑制偶次谐波，提高模数转换器的性能。

Claims (1)

1.一种差分时域比较器电路，其特征在于：该电路由差分电压时间转换电路(1)、鉴相电路(2)和输出产生电路(3)组成；

所述差分电压时间转换电路(1)的Vinp输入端、Vinn输入端和Clk信号端分别与外部的模拟输入信号Vinp、Vinn和输入时钟信号Clk相连；其D_p输出端、D_n输出端和控制信号ctrl2输入端分别与所述鉴相电路(2)的D_p输入端、D_n输入端和控制信号ctrl2输出端相连；其Clkn信号输出端与所述输出产生电路(3)的Clkn信号输入端相连；

所述鉴相电路(2)的Clk信号端与输入时钟信号Clk相连；其O₁、O₂和O₃三个输出端分别与所述输出产生电路(3)的O₁、O₂和O₃三个输入端相连；

所述输出产生电路(3)的Comp_out输出端输出一个比较结果信号；

所述差分电压时间转换电路(1)为一个左右对称的差分电路，由11个MOS管、5个反相器、一个与门、2个电容器和一个电阻器构成；用于对输入时钟信号Clk、差分模拟输入信号Vinp和Vinn进行处理，产生三个输出信号，分别从D_p端，D_n端和Clkn端输出；其中

时钟信号Clk通过反相器I₅与Clkn信号输出端相连；时钟信号Clk和控制信号ctrl2通过与门I₆相与，产生控制信号ctrl1；

所述Vinp输入端与NMOS管M₁的栅极相连；NMOS管M₂的栅极与ctrl1信号相连，其源极与NMOS管M₁的漏极相连，其漏极和PMOS管M₃的漏极、PMOS管M₄的栅极共点并通过电容器C₁与地GND相连；PMOS管M₃的栅极与所述Clk信号端相连，其源极和PMOS管M₄的源极共点并与电源电压VDD相连；PMOS管M₄的漏极和NMOS管M₅的漏极共点并通过反相器I₁和反相器I₂与所述D_p输出端相连；NMOS管M₅的源极与地GND相连，其栅极与Clkn信号端相连；

所述Vinn输入端与NMOS管M₆的栅极相连；NMOS管M₇的栅极与ctrl1信号相连，其源极与NMOS管M₆的漏极相连，其漏极和PMOS管M₈的漏极、PMOS管M₉的栅极共点并通过电容器C₂与地GND相连；PMOS管M₈的栅极与所述Clk信号端相连，其源极和PMOS管M₉的源极共点并与电源电压VDD相连；PMOS管M₉的漏极和NMOS管M₁₀的漏极共点并通过反相器I₃和反相器I₄与所述D_n输出端相连；NMOS管M₁₀的源极与地GND相连，其栅极与Clkn信号端相连；

NMOS管M₁₁的漏极和NMOS管M₁的源极、NMOS管M₆的源极共点，其源极与地GND相连，其栅极与Clkn信号端相连；电阻器R_D与NMOS管M₁₁并联；

所述鉴相电路(2)由小相位差的鉴相电路(2.1)和大相位差的鉴相电路(2.2)组成；用于确定输入脉冲信号D_p和D_n之间的相位关系；其中

所述小相位差的鉴相电路(2.1)由2个D触发器组成；D触发器I₇在输入信号D_p的上升沿触发，其D端与输入信号D_n相连，其Rn端与时钟信号Clk相连，其输出端与所述O₁输出端相连；D触发器I₈在输入信号D_n的上升沿触发，其D端与输入信号D_p相连，其Rn端与时钟信号Clk相连，其输出端与所述O₂输出端相连；

所述大相位差的鉴相电路(2.2)由4个D触发器、2个或非门和一个与门组成；D触发器I₉在输入信号D_p的上升沿触发，其D端与电源电压VDD相连；D触发器I₁₀在输入信号D_n的上升沿触发，其D端与电源电压VDD相连；D触发器I₁₁在D触发器I₉的输出的上升沿触发，其D端与电源电压VDD相连，其Rn端与时钟信号Clk相连，其输出端与所述O₃输出端相连；D触发器I₁₂在D触发器I₁₀的输出的上升沿触发，其D端与电源电压VDD相连，其Rn端与时钟信号Clk相连；D触发器I₉和D触发器I₁₀的输出通过或非门I₁₃进行或非运算，D触发器I₁₁和D触发器I₁₂的输出通过或非门I₁₄进行或非运算；或非门I₁₃和或非门I₁₄的输出通过与门I₁₅相与，其输出端与所述控制信号ctrl2输出端相连；同时，控制信号ctrl2输出端与D触发器I₉和D触发器I₁₀的Rn端相连；

所述输出产生电路(3)由3个D触发器、4个反相器、一个与门和一个二选一数据选择器构成；它根据输入信号O₁，O₂、O₃和Clkn产生比较结果，从输出端Comp_out输出；其中

D触发器I₁₆、D触发器I₁₇和D触发器I₁₈在输入信号Clkn的上升沿进行触发；D触发器I₁₆的D端接输入信号O₁，其输出端通过反相器I₁₉与O₄信号端相连；D触发器I₁₇的D端接输入信号O₂，其输出端通过反相器I₂₀与O₅信号端相连；D触发器I₁₈的D端接输入信号O₃，其输出端通过反相器I₂₂和反相器I₂₃与O₆信号端相连；与门I₂₁的两个输入端分别与O₄信号端和O₅信号端相连，其输出端是控制信号ctrl3输出端；二选一数据选择器I₂₄的两个数据输入端分别与O₄信号端和O₆信号端相连，其选择端与控制信号ctrl3输出端相连。

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