CN103607204B - 一种高精度数字化的时域比较器 - Google Patents

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Abstract

本发明公开了一种高精度数字化的时域比较器，包括：输入电路，与非门开关电路和输出电路，其中输入电路，含有：第一全差分输入信号（VINP）子电路、第二全差分输入信号（VINN）子电路、输入电路的反馈控制子电路，所述反馈控制电路在时钟信号控制下，根据输入的全差分输入信号相对大小，通过电容充放电的方法，在反馈回来的输出信号调控下，控制输出电压的电平，并通过电阻RD将电容放电电流线性化，以达到耗更低，精度更高，抗干扰能力更强的目的。

Description

一种高精度数字化的时域比较器
技术领域
“高精度数字化的时域比较器”(TimeDomainComparator，缩写为TDC)直接应用的技术领域是模数转换器(Analog-to-DigitalConverter，缩写为ADC)，尤其是逐次逼近模数转换器(SuccessiveApproximationRegisterAnalog-to-DigitalConverter，缩写为SARADC)。
背景技术
近年来，无线传感器网络在军事、工业、农业以及医疗等领域都有着广泛的应用背景，引起了学术界和工业界的极大关注。模数转换器(Analog-to-DigitalConverter，缩写为ADC)是无线传感器网络中节点的重要组成部分。通过模数转换器，可以将模拟量转换成数字码。常用的模数转换器按照结构划分，一般分为全并行模数转换器、流水线模数转换器、过采样模数转换器以及逐次逼近模数转换器，其中，比较器是各种模数转换器中不可或缺的模拟元件。在2008年的国际固态电路会议(IEEEInternationalSolid-StateCircuitsConference，缩写为ISSCC)上，AndreaAgnes提出一种数字化的时间域比较器，它将输入电压转换成时间进行比较，大大降低了比较器的功耗和设计难度。该时域比较器全部由数字电路组成，不消耗静态电流，不包含模拟元件，从而使得逐次逼近模数转换器全部由数字电路构成，这样就可以从CMOS工艺的持续进步中不断获益，具有非常重要的意义。但是，AndreaAgnes提出的时域比较器的缺陷在于：它只适用于单端结构的逐次逼近模数转换器，不适用于全差分结构的逐次逼近模数转换器，而逐次逼近模数转换器通常采用全差分结构来提高转换精度、线性度以及电压输入范围，例如文献[Ying-ZuLin,Soon-JhyChang,Ya-TingShyu,Guan-YingHuangandChun-ChengLiu,“A0.9-V11-bit25-MSsbinary-searchSARADCin90-nmCMOS”,IEEEAsianSolid-StateCircuitsConference,pp.69-72,November2011.]。在此基础上，专利200910242582.3提出一种低功耗反馈控制结构的时域比较器，该比较器包括输入电压的反馈控制电路、与非门开关电路和输出电路，能同时用于单端结构和差分结构的逐次逼近模数转换器，但伪差分结构的时域比较器抗干扰能力差；电容C1、C2的放电电流为非线性，导致时域比较器的精度不高，仅为1.2mV，只能用于精度小于10位的逐次逼近模数转换器中；且电容瞬态放电电流峰值较大，在1.8V电源电压下，放电电流峰值达到622uA，导致时域比较器功耗较大。
发明内容
本发明提出一种既适用于单端逐次逼近模数转换器也适用于全差分逐次逼近模数转换器的高精度抗干扰能力强的数字化时域比较器。
本发明的特征在于，含有：输入电路、与非门开关电路和输出电路，其中：
输入电路，含有：第一全差分输入信号(VINP)子电路、第二全差分输入信号(VINN)子电路、输入电路的反馈控制子电路，其中：
第一全差分输入信号(VINP)子电路，含有：两个PMOS管：第一PMOS管(M5)和第二PMOS管(M7)；三个NMOS管：第一NMOS管(M3)、第二NMOS管(M1)以及第三NMOS管(M9)；第一电容(C1)，其中：
第一PMOS管(M5)、第一NMOS管(M3)和第二NMOS管(M1)依次串联，第一PMOS管(M5)的栅极和第一NMOS管(M3)的栅极都输入时钟信号(CLK)，第二NMOS管(M1)的栅极接第一全差分输入信号(VINP)，
第二PMOS管(M7)、第三NMOS管(M9)依次串联，该第二PMOS管(M7)的漏极、第三NMOS管(M9)的漏极相连后构成所述输入电路的第一输出端(Outp)，第二PMOS管(M7)的栅极和所述第一PMOS管(M5)、第一NMOS管(M3)这两个MOS管的漏极相连后接第一电容(C1)，而该第一电容(C1)的另一端接地，第三NMOS管(M9)的栅极接所述时钟信号(CLK)的反相信号而源极接地，
第二全差分输入信号(VINN)子电路，含有：两个PMOS管：第三PMOS管(M6)和第四PMOS管(M8)；三个NMOS管：第四NMOS管(M4)、第五NMOS管(M2)以及第六NMOS管(M10)；第二电容(C2)，其中：
第三PMOS管(M6)、第四NMOS管(M4)以及第五NMOS管(M2)依次串联，第三PMOS管(M6)和第四NMOS管(M4)这两个MOS管的栅极相连后接所述时钟信号(CLK)，第五NMOS管(M2)的栅极接第二全差分输入信号(VINN)，
第四PMOS管(M8)和第六NMOS管(M10)依次串联，该第四PMOS管(M8)的漏极、第六NMOS管(M10)的漏极相连后构成所述输入电路的第二输出端(Outn)，第四PMOS管(M8)的栅极在与第三PMOS管(M6)、第四NMOS管(M4)这两个MOS管的漏极相连后接第二电容(C2)，该第二电容(C2)的另一端接地，第六NMOS管(M10)的栅极接所述时钟信号(CLK)的反相信号而源极接地，
所述第一PMOS管(M5)、第二PMOS管(M7)、第三PMOS管(M6)和第四PMOS管(M8)这四个PMOS管的源极都与电源电压(VDD)相连，
输入电路的反馈控制子电路，含有：第一与门(AND1)，第七NMOS管(M11)以及第一电阻(RD)，其中：
第一与门(AND1)的第一输入端(G)为所述输入电路的反馈控制子电路的第一输入端，第一与门(AND1)的第二输入端(H)为所述输入电路的反馈控制子电路的第二输入端，第七NMOS管(M11)的栅极接第一与门(AND1)的输出，而该第七NMOS管(M11)的源极接第一电阻(RD)的正端，而该第一电阻(RD)的负端接地，第七NMOS管(M11)漏极和所述第二NMOS管(M1)、第五NMOS管(M2)这两个MOS管的源极相连，
与非门开关电路，含有：第一与非门(X1)和第二与非门(X2)，其中：
第一与非门(X1)的第一输入端(Outp)为所述与非门开关电路第一输入端，第一与非门(X1)的第二输入端与所述第二与非门(X2)的输出端(H)相连，该输出端(H)构成所述与非门开关电路的第二输出端，
第一与非门(X1)的第二输入端(Outn)为所述与非门开关电路第二输入端，第二与非门(X2)的第二个输入端与所述第一与非门(X1)的输出端(G)相连，该输出端(G)构成所述与非门开关电路的第一输出端，
输出电路，含有：两个PMOS管：第五PMOS管(M12)和第六PMOS管(M14)，两个NMOS管：第八NMOS管(M13)和第九NMOS管(M15)，其中：
第五PMOS管(M12)与第八NMOS管(M13)串联，且该第五PMOS管(M12)的栅极与第八NMOS管(M13)的栅极相连，构成所述输出电路的第一输入端(G)，第五PMOS管(M12)的漏极与第八NMOS管(M13)的漏极相连后构成所述时域比较器的第一输出端(Out)，而该第八NMOS管(M13)的源极接地，
第六PMOS管(M14)与第九NMOS管(M15)串联，且该第六PMOS管(M14)的栅极与第九NMOS管(M15)的栅极相连，构成所述输出电路的第二输入端(H)，第六PMOS管(M14)的漏极与所述第九NMOS管(M15)的漏极相连后构成所述时域比较器的第二输出端而第九NMOS管(M15)源极接地，
第五PMOS管(M12)的源极与第二与非门(X2)的输出端(H)相连，第六PMOS管(M14)的源极与第一与非门(X1)的输出端(G)相连，
所述第一与非门(X1)第一输入端(Outp)即为所述输入电路的第一输出端(Outp)，第二与非门(X2)第一输入端(Outn)同时作为所述输入电路的第二输出端(Outn)，
所述输入电路的反馈控制子电路的第一输入端(G)、输出电路的第一输入端(G)即为所述与非门开关电路第一输出端(G)，所述输入电路的反馈控制子电路的第二输入端(H)、输出电路的第二输入端(H)即为所述与非门开关电路第二输出端(H)。
本发明的有益效果是，与专利200910242582.3发明的时域比较器相比，本发明提出的时域比较器功耗更低，精度更高，抗干扰能力更强。
附图说明
图1是专利ZL200910242582.3发明的时域比较器。
图2是本发明所述的高精度数字化的时域比较器。
具体实施方式
以下结合附图，详细说明本发明的内容：
图1是200910242582.3所述的时域比较器。CLK为时钟信号，Vinp和Vinn为输入电压，Out1和Out2为比较器输出电压。在复位相，CLK为低电平，电容C1、C2通过M1、M2被充电至电源电压VDD。当时钟信号CLK从高电平变为低电平时，电容C1、C2开始放电，放电电流的大小与输入电压Vinp和Vinn的大小有关。如果Vinp大于Vinn，则电容C2的放电电流大于电容C1的放电电流，M17先于M18导通，比较器输出端Out1输出低电平，Out2输出高电平。反之，如果Vinp小于Vinn，比较器输出端Out1输出高电平，Out2输出低电平。该时域比较器的优点在于不含电阻，节省了芯片面积，但是电容C1、C2的放电电流为非线性，导致时域比较器的精度不高，且瞬态放电电流峰值较大，在1.8V电源电压下，放电电流峰值达到622uA，导致时域比较器功耗较大，且伪差分的结构抗干扰能力差，不适合应用于高精度的模数转换器中。
本发明将图1中上、下两条放电支路合并成一条支路，构成全差分的时域比较器，既适用于单端逐次逼近模数转换器也适用于全差分逐次逼近模数转换器。电阻RD将放电电流线性化，提高了时域比较器的精度。同时，电阻RD控制放电电流大小，在1.8V电源电压下，放电电流峰值为112uA，减小了时域比较器的功耗。
图2是本发明所述的高精度数字化的时域比较器。CLK为时钟信号，VINP和VINN为比较器输入电压，Out和为比较器输出电压。当CLK为低电平时，为高电平，开关M5、M6、M9和M10导通，电容C1、C2被充电至电源电压VDD，Outp和Outn输出低电平，G和H输出高电平，Out和重置为低电平。当CLK从低电平变为高电平时，初始时刻，G和H为高电平，M11导通，电容C1通过M3、M1、M11、RD放电,电容C2通过M4、M2、M11、RD放电，电容C1、C2的电压VC和VD开始下降，假设VINP大于VINN，则电容C1的放电电流大于电容C2的放电电流，则电压VC下降速度快于电压VD下降速度，M7先于M8导通，Outp首先变为高电平，G变为低电平，比较器输出Out变为高电平，变为低电平。值得注意的是由与非门给反相器供电的这种方式使得Out和无法在同一时间变为高电平。(见文献[R.JacobBaker,“CMOS电路设计、布局与仿真(第二版，第一卷)”，2007：Page(s):347])。反之，若VINP小于VINN，则电容C2的放电电流大于电容C1的放电电流，则电压VD下降速度快于电压VC下降速度，M8先于M7导通，Outn首先变为高电平，H变为低电平，比较器输出变为高电平，Out变为低电平。
在电源电压为1.8V，电容为800F，电阻为64KΩ的情况下，其仿真结果表明，本发明所述的时域比较器功耗为5.49uW，精度为18uV，可用于精度小于15位的模数转换器中，而专利200910242582.3发明的时域比较器功耗为9uW，精度为1.2mV，只能用于精度小于10位的模数转换器中。可见本发明所述的时域比较器功耗更低，精度更高。

Claims (1)

1.一种高精度数字化的时域比较器，其特征在于含有：输入电路、与非门开关电路和输出电路，其中：输入电路，含有：第一全差分输入信号(VINP)子电路、第二全差分输入信号(VINN)子电路、输入电路的反馈控制子电路；其中：
第一全差分输入信号(VINP)子电路，含有：两个PMOS管：第一PMOS管(M5)和第二PMOS管(M7)；三个NMOS管：第一NMOS管(M3)、第二NMOS管(M1)以及第三NMOS管(M9)；第一电容(C1)，其中：
第一PMOS管(M5)、第一NMOS管(M3)和第二NMOS管(M1)依次串联，第一PMOS管(M5)的栅极和第一NMOS管(M3)的栅极都输入时钟信号(CLK)，第二NMOS管(M1)的栅极接第一全差分输入信号(VINP)，
第二PMOS管(M7)、第三NMOS管(M9)依次串联，该第二PMOS管(M7)的漏极、第三NMOS管(M9)的漏极相连后构成所述输入电路的第一输出端(Outp)，第二PMOS管(M7)的栅极和所述第一PMOS管(M5)、第一NMOS管(M3)这两个MOS管的漏极相连后接第一电容(C1)，而该第一电容(C1)的另一端接地，第三NMOS管(M9)的栅极接所述时钟信号(CLK)的反相信号而源极接地，
第二全差分输入信号(VINN)子电路，含有：两个PMOS管：第三PMOS管(M6)和第四PMOS管(M8)；三个NMOS管：第四NMOS管(M4)、第五NMOS管(M2)以及第六NMOS管(M10)；第二电容(C2)，其中：
第三PMOS管(M6)、第四NMOS管(M4)以及第五NMOS管(M2)依次串联，第三PMOS管(M6)和第四NMOS管(M4)这两个MOS管的栅极相连后接所述时钟信号(CLK)，第五NMOS管(M2)的栅极接第二全差分输入信号(VINN)，
第四PMOS管(M8)和第六NMOS管(M10)依次串联，该第四PMOS管(M8)的漏极、第六NMOS管(M10)的漏极相连后构成所述输入电路的第二输出端(Outn)，第四PMOS管(M8)的栅极在与第三PMOS管(M6)、第四NMOS管(M4)这两个MOS管的漏极相连后接第二电容(C2)，该第二电容(C2)的另一端接地，第六NMOS管(M10)的栅极接所述时钟信号(CLK)的反相信号而源极接地，
所述第一PMOS管(M5)、第二PMOS管(M7)、第三PMOS管(M6)和第四PMOS管(M8)这四个PMOS管的源极都与电源电压(VDD)相连，
输入电路的反馈控制子电路，含有：第一与门(AND1)，第七NMOS管(M11)以及第一电阻(RD)，其中：
第一与门(AND1)的第一输入端(G)为所述输入电路的反馈控制子电路的第一输入端，第一与门(AND1)的第二输入端(H)为所述输入电路的反馈控制子电路的第二输入端，第七NMOS管(M11)的栅极接第一与门(AND1)的输出，而该第七NMOS管(M11)的源极接第一电阻(RD)的正端，而该第一电阻(RD)的负端接地，第七NMOS管(M11)漏极和所述第二NMOS管(M1)、第五NMOS管(M2)这两个MOS管的源极相连，
与非门开关电路，含有：第一与非门(X1)和第二与非门(X2)，其中：
第一与非门(X1)的第一输入端(Outp)为所述与非门开关电路第一输入端，第一与非门(X1)的第二输入端与所述第二与非门(X2)的输出端(H)相连，该输出端(H)构成所述与非门开关电路的第二输出端，
第一与非门(X1)的第二输入端(Outn)为所述与非门开关电路第二输入端，第二与非门(X2)的第二个输入端与所述第一与非门(X1)的输出端(G)相连，该输出端(G)构成所述与非门开关电路的第一输出端，
输出电路，含有：两个PMOS管：第五PMOS管(M12)和第六PMOS管(M14)，两个NMOS管：第八NMOS管(M13)和第九NMOS管(M15)，其中：
第五PMOS管(M12)与第八NMOS管(M13)串联，且该第五PMOS管(M12)的栅极与第八NMOS管(M13)的栅极相连，构成所述输出电路的第一输入端(G)，第五PMOS管(M12)的漏极与第八NMOS管(M13)的漏极相连后构成所述时域比较器的第一输出端(Out)，而该第八NMOS管(M13)的源极接地，
第六PMOS管(M14)与第九NMOS管(M15)串联，且该第六PMOS管(M14)的栅极与第九NMOS管(M15)的栅极相连，构成所述输出电路的第二输入端(H)，第六PMOS管(M14)的漏极与所述第九NMOS管(M15)的漏极相连后构成所述时域比较器的第二输出端而第九NMOS管(M15)源极接地，
第五PMOS管(M12)的源极与第二与非门(X2)的输出端(H)相连，第六PMOS管(M14)的源极与第一与非门(X1)的输出端(G)相连，
所述第一与非门(X1)第一输入端(Outp)即为所述输入电路的第一输出端(Outp)，第二与非门(X2)第一输入端(Outn)同时作为所述输入电路的第二输出端(Outn)，
所述输入电路的反馈控制子电路的第一输入端(G)、输出电路的第一输入端(G)即为所述与非门开关电路第一输出端(G)，所述输入电路的反馈控制子电路的第二输入端(H)、输出电路的第二输入端(H)即为所述与非门开关电路第二输出端(H)。
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