CN109639282B - 一种单端输入的低功耗同步寄存器型逐次逼近adc - Google Patents

一种单端输入的低功耗同步寄存器型逐次逼近adc Download PDF

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Abstract

本发明涉及一种单端输入的低功耗同步寄存器型逐次逼近ADC，包括：自举开关(1)、差分电容阵列(2)、比较器(3)、SAR逻辑控制器(4)和输出寄存器(5)；其中，差分电容阵列(2)分别连接比较器(3)和SAR逻辑控制器(4)；差分电容阵列(2)通过自举开关(1)连接输入端；比较器(3)连接SAR逻辑控制器(4)；SAR控制器(4)连接输出寄存器(5)；输出寄存器(5)连接输出端。本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC，能够直接对单端信号进行处理，避免了额外的单端转差分电路，从而降低了设计难度，减少了电路面积，降低了功耗；而且能够在转换过程中保证比较器的共模电压基本稳定在参考电压Vcm附近，从而降低比较器的动态失调，提高电路整体精度。

Description

一种单端输入的低功耗同步寄存器型逐次逼近ADC
技术领域
本发明属于集成电路设计领域，具体涉及一种单端输入的低功耗同步寄存器型逐次逼近ADC。
背景技术
逐次逼近型模数转换器(SAR ADC，successive approximation register Analogto Digital)，是在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。由于逐次逼近型模数转换器的结构简单，功耗低等优点，因此，SAR ADC在可穿戴设备和医疗器械等低功耗需求领域被广泛采用。
近些年数字技术的飞速发展导致了各种系统对模数转换器的要求也越来越高，新型的模数转换技术不断涌现。对模数转换器的电路结构设计来说，提高速度，自然要牺牲分辨率和功耗；提高精度或分辨率，要牺牲转换速度和功耗；降低功耗则要相应降低速度和分辨率。所以必须根据模数转换器的不同应用场合来选择不同的电路结构，从而使性能价格比达到最优。
随着移动电子市场的不断扩大，对模数转换器基本有几个要求，首先要求低功耗，由于移动便携式电子产品一般都是由电池供电，所以降低电路的功耗显得尤为重要。其次面积小，减小模数转换器电路的版图面积无疑可以降低电子产品的成本。最后，精度高，一般为了达到精度的要求，大多类型的ADC均采用差分输入来抑制共模噪声以及偶次谐波的影响。然而在现实生活中遇到的信号例如音频，视频以及其他类型的信号均为单端的信号，因此，需要额外的单端转差分电路将此类信号进行转换才能供后级ADC进行处理，这样不仅增加了电路设计的难度，而且增加了电路的面积与功耗,这与对模数转换器的要求是矛盾的。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种单端输入的低功耗同步寄存器型逐次逼近ADC。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种单端输入的低功耗同步寄存器型逐次逼近ADC，包括：自举开关、差分电容阵列、比较器、SAR逻辑控制器和输出寄存器；其中，
所述差分电容阵列分别连接所述比较器和所述SAR逻辑控制器；
所述差分电容阵列通过所述自举开关连接输入端；
所述比较器连接所述SAR逻辑控制器；
所述SAR控制器连接所述输出寄存器；
所述输出寄存器连接输出端。
在本发明的一个实施例中，所述差分电容阵列包括：第一电容阵列、第二电容阵列、第一开关组、第二开关组、第一选择电压端和第二选择电压端；
所述自举开关包括：开关S1和开关S2；其中，
所述第一电容阵列分别连接所述开关S1和所述比较器的正向输入端；
所述第一电容阵列的下极板通过第一开关组连接至所述第一选择电压端；
所述第二电容阵列分别连接所述开关S2和所述比较器的反向输入端；
所述第二电容阵列的下极板通过第二开关组连接至所述第二选择电压端。
在本发明的一个实施例中，所述第一电容阵列包括：电容C10、电容C11、电容C12、电容C13、电容C14、电容C15、电容C16、电容C17和电容C18；其中，
所述电容C10、所述电容C11、所述电容C12、所述电容C13、所述电容C14、所述电容C15、所述电容C16、所述电容C17和所述电容C18的电容值依次为C、C、2C、4C、8C、16C、32C、64C和128C；
所述第二电容阵列包括：电容C20、电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27和电容C28；其中，
所述电容C20、所述电容C21、所述电容C22、所述电容C23、所述电容C24、所述电容C25、所述电容C26、所述电容C27和所述电容C28的电容值依次为C、C、2C、4C、8C、16C、32C、64C和128C；
在本发明的一个实施例中，所述第一选择电压端包括：参考电压、地电压和基准电压；
所述第二参考电压包括：参考电压、地电压、基准电压和输入电压。
在本发明的一个实施例中，所述比较器包括：预放大电路和动态锁存电路；其中，
所述预放大电路的输入端为所述比较器的输入端；
所述预放大电路的输出端连接所述动态锁存电路的输出端；
所述动态锁存电路的输出端为所述比较器的输出端。
在本发明的一个实施例中，所述预放大电路包括：MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5和MOS管M6；其中，
所述MOS管M1的栅极为所述比较器的反向输入端；
所述MOS管M1的源极与所述MOS管M5的漏极和MOS管M2的源极连接；
所述MOS管M1的漏极与所述MOS管M3的漏极连接后连接至输出端Vn；
所述MOS管M3的源极与所述MOS管M4的源极连接后连接至电源电压端VDD；
所述MOS管M3的栅极与所述MOS管M4的栅极连接后连接至时钟信号端CLK；
所述MOS管M4的漏极与所述MOS管M2的漏极连接后连接至输出端Vp；
所述MOS管M2的栅极为所述比较器的正向输入端；
所述MOS管M5的栅极连接时钟信号端CLK；
所述MOS管M5的源极与所述MOS管M6的漏极连接；
所述MOS管M6的栅极连接直流偏置电压端VB；
所述MOS管M6的源极连接地电压。
在本发明的一个实施例中，所述动态锁存电路包括：MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13和MOS管M14；其中，
所述MOS管M7的栅极连接所述输出端Vp；
所述MOS管M7的源极与所述MOS管M9的漏极连接；
所述MOS管M7的漏极与所述MOS管M13的漏极、所述MOS管M11的漏极、所述MOS管M10的栅极和所述MOS管M12的栅极连接后，连接至输出端VOUTP；
所述MOS管M9的源极与所述MOS管M10的源极连接后，连接至电源电压端VDD；
所述MOS管M9的栅极与所述MOS管M11的栅极、所述MOS管M8的漏极、所述MOS管M12的漏极和所述MOS管M14的漏极连接后，连接至输出端VOUTN；
所述MOS管M10的漏极与所述MOS管M8的源极连接；
所述MOS管M11的源极与所述MOS管M12的源极、所述MOS管M13的源极和所述MOS管M14的源极连接至地电压；
所述MOS管M13的栅极与所述MOS管M14的栅极分别连接至反相时钟信号端CLK_B。
与现有技术相比，本发明的有益效果：
(1)本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC，能够直接对单端信号进行处理，避免了额外的单端转差分电路，从而降低了设计难度，减少了电路面积，降低了功耗；
(2)本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC，能够在转换过程中保证比较器的共模电压基本稳定在参考电压Vcm附近，从而降低比较器的动态失调，提高电路整体精度；
(3)本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC，在比较器中加入偏置电流源，不仅降低了在动态比较过程中的功耗，而且减小了回踢噪声。
附图说明
图1为本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC的结构示意图；
图2为本发明提供的逐次逼近ADC的差分电容阵列结构示意图；
图3为本发明提供的逐次逼近ADC的比较器电路结构示意图；
图4为本发明提供的逐次逼近ADC在比较过程中电容开关时序图；
图5a为本发明提供的逐次逼近ADC在转换过程比较器两端输出电压变化；
图5b为传统单端ADC转换过程比较器两端输出电压变化
图6为本发明提供的逐次逼近ADC在每个期转换过程中，各个电路模块的时序图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1至图6，图1为本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC的结构示意图；图2为本发明提供的逐次逼近ADC的差分电容阵列结构示意图；图3为本发明提供的逐次逼近ADC的比较器电路结构示意图；图4为本发明提供的逐次逼近ADC在比较过程中电容开关时序图；图5a为本发明提供的逐次逼近ADC在转换过程比较器两端输出电压变化；图5b为传统单端ADC转换过程比较器两端输出电压变化图6为本发明提供的逐次逼近ADC在每个期转换过程中，各个电路模块的时序图。本发明实施例提供了一种单端输入的低功耗同步寄存器型逐次逼近ADC，如图1所示，该逐次逼近ADC包括：自举开关1、差分电容阵列2、比较器3、SAR逻辑控制器4和输出寄存器5；其中，
差分电容阵列2分别连接比较器3和SAR逻辑控制器4；
差分电容阵列2通过自举开关1连接输入端；
比较器3连接SAR逻辑控制器4；
SAR控制器4连接输出寄存器5；
输出寄存器5连接输出端。
进一步地，如图2所示，差分电容阵列包括：第一点容阵列21、第二电容阵列22、第一开关组23、第二开关组24、第一选择电压端25和第二选择电压端26；
自举开关包括：开关S1和开关S2；其中，
第一电容阵列21分别连接开关S1和比较器3的正向输入端；
第一电容阵列21的下极板通过第一开关组23连接至第一选择电压端25；
第二电容阵列22分别连接开关S2和比较器3的反向输入端；
第二电容阵列22的下极板通过第二开关组24连接至第二选择电压端26。
具体地，第一电容阵列21的上极板通过开关S1连接至输入电压Vin，第二电容阵列22的上极板通过开关S2连接至参考电压Vcm。
进一步地，第一电容阵列21包括：电容C10、电容C11、电容C12、电容C13、电容C14、电容C15、电容C16、电容C17和电容C18；其中，
电容C10、电容C11、电容C12、电容C13、电容C14、电容C15、电容C16、电容C17和电容C18的电容值依次为C、C、2C、4C、8C、16C、32C、64C和128C；
第二电容阵列22包括：电容C20、电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27和电容C28；其中，
电容C20、电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27和电容C28的电容值依次为C、C、2C、4C、8C、16C、32C、64C和128C；
进一步地，第一选择电压端25包括：参考电压Vcm、地电压GND和基准电压Vref；
第二参考电压26包括：参考电压Vcm、地电压GND、基准电压Vref和输入电压Vin。
具体地，参考电压Vcm为基准电压Vref的一半。
进一步地，第一开关组23包括：开关K10、开关K11、开关K12、开关K13、开关K14、开关K15、开关K16、开关K17、开关K18；其中，第一开关组23共9个开关均为单刀三掷开关。
具体地，电容C10的下极板通过开关K10选择性连接至第一选择电压端25，即可以选择性连接至参考电压Vcm或地电压GND或基准电压Vref；以此类推，电容C1i的下极板通过开关K1i选择性连接至第一选择电压端25，其中，1≤i≤8。
进一步地，第二开关组24包括：开关K20、开关K21、开关K22、开关K23、开关K24、开关K25、开关K26、开关K27、开关K28；其中，第二开关组24共9个开关，均为单刀四掷开关。
具体地，电容C20的下极板通过开关K20选择性连接至第二选择电压端26，即可以选择性连接至参考电压Vcm、地电压GND、基准电压Vref和输入电压Vin；以此类推，电容C2i的下极板通过开关K2i选择性连接至第二选择电压端26，其中，1≤i≤8。
进一步地，如图3所示，比较器3包括：预放大电路31和动态锁存电路32；其中，
预放大电路31的输入端为比较器3的输入端；
预放大电路31的输出端连接动态锁存电路32的输出端；
动态锁存电路32的输出端为比较器3的输出端。
进一步地，预放大电路包括：MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5和MOS管M6；其中，
MOS管M1的栅极为比较器3的反向输入端；
MOS管M1的源极与MOS管M5的漏极和MOS管M2的源极连接；
MOS管M1的漏极与MOS管M3的漏极连接后连接至输出端Vn；
MOS管M3的源极与MOS管M4的源极连接后连接至电源电压端VDD；
MOS管M3的栅极与MOS管M4的栅极连接后连接至时钟信号端CLK；
MOS管M4的漏极与MOS管M2的漏极连接后连接至输出端Vp；
MOS管M2的栅极为比较器3的正向输入端；
MOS管M5的栅极连接时钟信号端CLK；
MOS管M5的源极与MOS管M6的漏极连接；
MOS管M6的栅极连接直流偏置电压端VB；
MOS管M6的源极连接地电压GND。
进一步地，动态锁存电路32包括：MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13和MOS管M14；其中，
MOS管M7的栅极连接输出端Vp；
MOS管M7的源极与MOS管M9的漏极连接；
MOS管M7的漏极与MOS管M13的漏极、MOS管M11的漏极、MOS管M10的栅极和MOS管M12的栅极连接后，连接至输出端VOUTP；
MOS管M9的源极与MOS管M10的源极连接后，连接至电源电压端VDD；
MOS管M9的栅极与MOS管M11的栅极、MOS管M8的漏极、MOS管M12的漏极和MOS管M14的漏极连接后，连接至输出端VOUTN；
MOS管M10的漏极与MOS管M8的源极连接；
MOS管M11的源极与MOS管M12的源极、MOS管M13的源极和MOS管M14的源极连接至地电压GND；
MOS管M13的栅极与MOS管M14的栅极分别连接至反相时钟信号端CLK_B。
具体地，MOS管M1、MOS管M2、MOS管M5、MOS管M6、MOS管M11、MOS管M12、MOS管M13和MOS管M14为N型MOS管；MOS管M3、MOS管M4、MOS管M7、MOS管M8、MOS管M9和MOS管M10为P型MOS管。
具体地，比较器3连接SAR逻辑控制器4，比较器3用于比较电容阵列上极板位置的电压幅值大小，并输出比较结果以及比较完成的Ready信号；SAR控制器4用于在Ready信号控制下将比较器3的输出存储下来，并根据比较结果调整电容阵列中的开关，来调整比较器3正负两端待比较输入电压的幅值。
具体地，本发明实施例提供的比较器采用具有低回踢噪声的比较器结构，比较器由预放大电路和动态锁存电路两个部分构成，相比传统的比较器，加入了偏置电流源，不仅能够降低在动态比较过程中的功耗，而且还具有较低的回踢噪声。
如图4所示，本发明实施例提供的逐次逼近ADC每一次的转换过程主要包括如下阶段：
采样阶段：第一电容阵列21的所有电容上极板通过开关S1输入电压Vin，所有电容下极板通过第一开关组23选择连接参考电压Vcm，第二电容阵列22所有电容的上极板接参考电压Vcm，所有电容下极板通过第二开关组24接输入电压Vin。
置位阶段：第一电容阵列21所有电容的上极板断开开关S1，下极板保持采样阶段不变。第二电容阵列22所有电容的上极板断开，下极板接参考电压Vcm。
比较阶段：若比较器正3向输入端信号小于负向输入端信号，则将第二电容阵列22中所有电容下极板接地电压GND；若比较器3负向输入端信号小于正向输入端信号，则将第一电容阵列21中所有电容下极板接地电压GND。
后续比较过程：在第一次的比较基础上，若第一次比较过程中，比较器3正向输入端信号小于负向输入端信号，且在第二次比较过程中，比较器3正向输入端信号小于负向输入端信号，则将第一电容阵列21中最高位的电容C18的下极板通过开关K18从参考电压Vcm转换为基准电压Vref；
在第一次的比较基础上，若第一次比较过程中，比较器3正向输入端信号小于负向输入端信号，且在第二次比较过程中，比较器3正向输入端信号大于负向输入端信号，则将第二电容阵列22中最高位的电容C28的下极板通过开关K28从地电压GND转换为参考电压Vcm；
在第一次的比较基础上，若第一次比较过程中，比较器3正向输入端信号大于负向输入端信号，且在第二次比较过程中，比较器3正向输入端信号小于负向输入端信号，则将第一电容阵列21中最高位的电容C18的下极板通过开关K18从地电压GND转换为参考电压Vcm；
在第一次的比较基础上，若第一次比较过程中，比较器3正向输入端信号大于负向输入端信号，且在第二次比较过程中，比较器3正向输入端信号大于负向输入端信号，则将第二电容阵列22中最高位的电容C28的下极板通过开关K28从参考电压Vcm转换为基准电压Vref；
依次类推，直到最低位电容下极板完成的状态切换完成，得到最低位数字码后，得到所有的10位数字码，完成本次转换周期的转换，并等待下一周期的到来。
在一个周期的比较完成后，输出寄存器5在时钟的控制下统一将10位数字码统一输出。
如图5a与图5b所示，图5a为本发明提供的逐次逼近ADC在转换过程比较器两端输出电压变化；图5b为传统单端ADC转换过程比较器两端输出电压变化，可以看出，本发明实施例提供的逐次逼近ADC能够在转换过程中保证比较器3的共模电压基本稳定在参考电压Vcm附近，从而降低比较器的动态失调，提高电路整体精度，其中，共模电压是指每次比较器正反输入端电压和的一半即(Vin+Vip)/2。
如图6所示，图6为本发明提供的逐次逼近ADC在每个期转换过程中，各个电路模块的时序图。本发明实施例提供的逐次逼近ADC，在采样时钟高电平阶段进行采样操作；在置位时钟高电平阶段进行置位操作；在比较器3的高电平到来时，进行第一次比较，低电平时进行比较器置位，依次完成10次比较过程。在每次比较器完成比较后，在寄存器的时钟控制下，SAR控制器4完成对比较器3结果的存储。最后在输出寄存器5的控制时钟高电平到来时，完成对整个周期转换过程的数字码的输出。
本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC，能够直接对单端信号进行处理，避免了额外的单端信号转换电路，从而降低了设计难度，减小了电路面积，降低了功耗；在比较器中加入偏置电流源，不仅降低了在动态比较过程中的功耗，减小了回踢噪声，而且能够在转换过程中保证比较器的共模电压基本稳定在Vcm附近，从而降低比较器的动态失调，提高电路整体精度。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种单端输入的低功耗同步寄存器型逐次逼近ADC，其特征在于，包括：自举开关(1)、差分电容阵列(2)、比较器(3)、SAR逻辑控制器(4)和输出寄存器(5)；其中，
所述差分电容阵列(2)分别连接所述比较器(3)和所述SAR逻辑控制器(4)；
所述差分电容阵列(2)通过所述自举开关(1)连接输入端；
所述比较器(3)连接所述SAR逻辑控制器(4)；
所述SAR逻辑 控制器(4)连接所述输出寄存器(5)；
所述输出寄存器(5)连接输出端；
所述差分电容阵列包括：第一电容阵列(21)、第二电容阵列(22)、第一开关组(23)、第二开关组(24)、第一选择电压端(25)和第二选择电压端(26)；
所述自举开关包括：开关S1和开关S2；其中，
所述第一电容阵列(21)的上极板分别连接所述开关S1和所述比较器(3)的正向输入端；
所述第一电容阵列(21)的下极板通过第一开关组(23)连接至所述第一选择电压端(25)；
所述第二电容阵列(22)的上极板分别连接所述开关S2和所述比较器(3)的反向输入端；
所述第二电容阵列(22)的下极板通过第二开关组(24)连接至所述第二选择电压端(26)；
第一电容阵列(21)的上极板通过开关S1连接至输入电压Vin，第二电容阵列(22)的上极板通过开关S2连接至参考电压Vcm；
其中，若比较器(3)正向输入端信号小于负向输入端信号，则将第二电容阵列(22)中所有电容下极板接地电压GND；若比较器(3)负向输入端信号小于正向输入端信号，则将第一电容阵列(21)中所有电容下极板接地电压GND；
后续比较过程：在第一次的比较基础上，若第一次比较过程中，比较器(3)正向输入端信号小于负向输入端信号，且在第二次比较过程中，比较器(3)正向输入端信号小于负向输入端信号，则将第一电容阵列(21)中最高位的电容C18的下极板通过第一开关组(23)的开关K18从参考电压Vcm转换为基准电压Vref；
在第一次的比较基础上，若第一次比较过程中，比较器3正向输入端信号小于负向输入端信号，且在第二次比较过程中，比较器3正向输入端信号大于负向输入端信号，则将第二电容阵列(22)中最高位的电容C28的下极板通过第二开关组(24)的开关K28从地电压GND转换为参考电压Vcm；
在第一次的比较基础上，若第一次比较过程中，比较器(3)正向输入端信号大于负向输入端信号，且在第二次比较过程中，比较器(3)正向输入端信号小于负向输入端信号，则将第一电容阵列(21)中最高位的电容C18的下极板通过开关K18从地电压GND转换为参考电压Vcm；
在第一次的比较基础上，若第一次比较过程中，比较器3正向输入端信号大于负向输入端信号，且在第二次比较过程中，比较器3正向输入端信号大于负向输入端信号，则将第二电容阵列(22)中最高位的电容C28的下极板通过开关K28从参考电压Vcm转换为基准电压Vref；
依次类推，直到最低位电容下极板完成的状态切换完成。
2.根据权利要求1所述的逐次逼近ADC，其特征在于，所述第一电容阵列(21)包括：电容C10、电容C11、电容C12、电容C13、电容C14、电容C15、电容C16、电容C17和电容C18；其中，
所述电容C10、所述电容C11、所述电容C12、所述电容C13、所述电容C14、所述电容C15、所述电容C16、所述电容C17和所述电容C18的电容值依次为C、C、2C、4C、8C、16C、32C、64C和128C；
所述第二电容阵列(22)包括：电容C20、电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27和电容C28；其中，
所述电容C20、所述电容C21、所述电容C22、所述电容C23、所述电容C24、所述电容C25、所述电容C26、所述电容C27和所述电容C28的电容值依次为C、C、2C、4C、8C、16C、32C、64C和128C。
3.根据权利要求1所述的逐次逼近ADC，其特征在于，所述第一选择电压端(25)包括：参考电压(Vcm)、地电压(GND)和基准电压(Vref)；
所述第二选择电压端(26)包括：参考电压(Vcm)、地电压(GND)、基准电压(Vref)和输入电压(Vin)。
4.根据权利要求1所述的逐次逼近ADC，其特征在于，所述比较器(3)包括：预放大电路(31)和动态锁存电路(32)；其中，
所述预放大电路(31)的输入端为所述比较器(3)的输入端；
所述预放大电路(31)的输出端连接所述动态锁存电路(32)的输入端；
所述动态锁存电路(32)的输出端为所述比较器(3)的输出端。
5.根据权利要求4所述的逐次逼近ADC，其特征在于，所述预放大电路包括：MOS管M1、MOS管M2、MOS管M3、MOS管M4、MOS管M5和MOS管M6；其中，MOS管M1、MOS管M2、MOS管M5和MOS管M6为PMOS管；MOS管M3和MOS管M4为NMOS管；
所述MOS管M1的栅极为所述比较器(3)的反向输入端；
所述MOS管M1的源极与所述MOS管M5的漏极和MOS管M2的源极连接；
所述MOS管M1的漏极与所述MOS管M3的漏极连接后连接至输出端Vn；
所述MOS管M3的源极与所述MOS管M4的源极连接后连接至电源电压端VDD；
所述MOS管M3的栅极与所述MOS管M4的栅极连接后连接至时钟信号端CLK；
所述MOS管M4的漏极与所述MOS管M2的漏极连接后连接至输出端Vp；
所述MOS管M2的栅极为所述比较器(3)的正向输入端；
所述MOS管M5的栅极连接时钟信号端CLK；
所述MOS管M5的源极与所述MOS管M6的漏极连接；
所述MOS管M6的栅极连接直流偏置电压端VB；
所述MOS管M6的源极连接地电压(GND)。
6.根据权利要求5所述的逐次逼近ADC，其特征在于，所述动态锁存电路(32)包括：MOS管M7、MOS管M8、MOS管M9、MOS管M10、MOS管M11、MOS管M12、MOS管M13和MOS管M14；其中，MOS管M7和MOS管M8、MOS管M9、MOS管M10为NMOS管，MOS管M11、MOS管M12、MOS管M13和MOS管M14为PMOS管；
所述MOS管M7的栅极连接所述输出端Vp；
所述MOS管M7的源极与所述MOS管M9的漏极连接；
所述MOS管M7的漏极与所述MOS管M13的漏极、所述MOS管M11的漏极、所述MOS管M10的栅极和所述MOS管M12的栅极连接后，连接至输出端VOUTP；
所述MOS管M9的源极与所述MOS管M10的源极连接后，连接至电源电压端VDD；
所述MOS管M9的栅极与所述MOS管M11的栅极、所述MOS管M8的漏极、所述MOS管M12的漏极和所述MOS管M14的漏极连接后，连接至输出端VOUTN；
所述MOS管M10的漏极与所述MOS管M8的源极连接；
所述MOS管M11的源极与所述MOS管M12的源极、所述MOS管M13的源极和所述MOS管M14的源极连接至地电压(GND)；
所述MOS管M13的栅极与所述MOS管M14的栅极分别连接至反相时钟信号端CLK_B。
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