CN102035527B - 一种采用失调电压消除技术的差分时域比较器电路 - Google Patents

Abstract

本发明属于逐次逼近模数转换器技术领域，涉及一种可用于差分时域比较器电路的失调电压消除技术，包括电荷泵及开关电路、绝对值比较电路、带失调补偿管的差分电压时间转换电路、鉴频鉴相电路、鉴相电路和输出产生电路。本发明可用于差分结构的低速高精度的逐次逼近模数转换器中，本发明可以将差分时域比较器电路的失调电压消除，可用于实现低功耗、高精度的比较。将本发明用于逐次逼近模数转换器中时，可降低电路功耗、消除比较器的直流失调对模数转换器性能的影响、提高模数转换器的精度。

Description

一种采用失调电压消除技术的差分时域比较器电路

技术领域

本发明属于逐次逼近模数转换器技术领域，涉及一种可用于差分时域比较器电路的失调电压消除技术。

背景技术

模数转换器是混合信号系统中的重要组成部分，有多种结构类型。逐次逼近模数转换器由于具有低的功耗和小的芯片面积，在若干对模数转换器速度要求不高的领域中得到广泛应用，例如，微控制器的接口电路、便携式设备以及植入式生物传感器等等。

现有技术公开的逐次逼近模数转换器由一个数模转换器、一个比较器和一些数字逻辑电路组成。其精度是由数模转换器的精度和比较器的精度来决定的。比较器的精度则受限于它的直流失调电压。

集成电路加工过程中每一道工序的不确定性会导致设计上完全相同的器件在制造时会存在一定的差异，称为失配。失配会引起比较器的直流失调，而直流失调会限制比较器的精度。因此，在高精度的逐次逼近模数转换器中，需要采用电子学的方法来消除比较器的失调。目前，消除比较器的直流失调电压的方法主要有以下两种电压存储技术，一种是输出失调存储技术，一种是输入失调存储技术。前者是将差分输入为零时的差分比较器的输出结果存储在与比较器输出端串联的电容上；后者是将比较器的直流失调存储在与比较器输入端串联的电容上。由于差分时域比较器通过电压时间转换电路将输入差分信号转换成两个脉冲信号，再根据这两个脉冲信号之间的相位关系来确定比较结果。也就是说，当它的差分输入为零时，它的输出不是一个与失调成正比的电压，而是两个脉冲信号，它们之间的相位差与比较器的失调成正比。因此，它的失调不能采用上述两种方法来消除。可以采用数字修正技术来调整时域比较器中元器件的值来减小时域比较器的失调，但是不能完全消除，因而会影响高精度逐次逼近模数转换器的性能。

发明内容

本发明的主要目的在于克服现有技术的不足，提供一种可用于差分时域比较器电路的失调电压消除技术，当其用于逐次逼近模数转换器时，可以降低电路的功耗，消除比较器的直流失调对模数转换器性能的影响、提高模数转换器的精度。

为了达到上述目的，本发明提供了下述技术方案：一种可用于差分时域比较器电路的失调电压消除技术（如图1所示），其包括电荷泵及开关电路（1）、绝对值比较电路（2）、带失调补偿管的差分电压时间转换电路（3）、鉴频鉴相电路（4）、鉴相电路（5）和输出产生电路（6），其中：

所述电荷泵及开关电路（1）的Vinp输入端、Vinn输入端、vcom输入端分别与外部的模拟输入信号Vinp、Vinn和vcom相连；其clk_offset输入端和offset_enable输入端分别与外部的数字输入信号clk_offset和offset_enable相连；其cp输入端和cn输入端分别与所述鉴频鉴相电路（4）的cp输出端和cn输出端相连；其ctrl4输入端与所述绝对值比较电路（2）的ctrl4输出端相连；其Vin1输出端、Vin2输出端、V_offp输出端、V_offn输出端和ctrl2输出端分别与所述带失调补偿管的差分电压时间转换电路（3）的Vin1输入端、Vin2输入端、V_offp输入端、V_offn输入端和ctrl2输入端相连；

所述绝对值比较电路（2）的Vinp输入端、Vinn输入端、Threshold输入端、Clk_in输入端和offset_enable输入端分别与外部的模拟输入信号Vinp、Vinn、Threshold、输入时钟信号Clk_in和数字输入信号offset_enable相连；其Clk输出端与所述带失调补偿管的差分电压时间转换电路（3）的Clk输入端相连；同时，其Clk输出端与所述鉴相电路（5）的Clk输入端相连；

所述带失调补偿管的差分电压时间转换电路（3）的D_p输出端、D_n输出端和ctrl3输入端分别与所述鉴相电路（5）的D_p输入端、D_n输入端和ctrl3输出端相连；同时，其D_p输出端和D_n输出端分别与所述鉴频鉴相电路（4）的D_p输入端和D_n输入端相连；其Clkn信号输出端与所述输出产生电路（6）的Clkn信号输入端相连；

所述鉴频鉴相电路（4）的offset_enable输入端与外部的数字输入信号offset_enable相连。

所述鉴相电路（5）的offset_enable输入端与外部的数字输入信号offset_enable相连；其O₁、O₂和O₃三个输出端分别与所述输出产生电路（6）的O₁、O₂和O₃三个输入端相连；

所述输出产生电路（6）的offset_enable输入端与外部的数字输入信号offset_enable相连；其Comp_out输出端输出一个比较结果信号。

本发明中，所述的电荷泵及开关电路由3个二选一数据选择器、5个反相器、8个传输门、4个电流源、4个MOS管、2个电容器、2个与门和2个或门构成（如图3所示）；用于对模拟输入信号Vinp、Vinn、vcom和数字输入信号cp、cn、clk_offset、offset_enable、ctrl4进行处理，产生5个输出信号，分别从Vin1端，Vin2端，V_offp端、V_offn端和ctrl2输出端输出；其中

二选一数据选择器I₃₁的两个数据输入端分别与电源电压VDD和所述clk_offset信号端相连，其选择端与所述offset_enable输入端相连，其输出与clk_offsetcancel2n信号端相连，同时通过反相器I₃₂与clk_offsetcancel2信号端相连；二选一数据选择器I₃₃的两个数据输入端分别与地GND和clk_offset信号端相连，其选择端与offset_enable信号端相连，其输出与clk_offsetcancel1信号端相连，同时通过反相器I₃₄与clk_offsetcancel1n信号端相连；所述offset_enable输入端通过反相器I₃₅与offset_enablen信号端相连；二选一数据选择器I₃₁₆的两个数据输入端分别与所述ctrl4输入端和电源电压VDD信号端相连，其选择端与所述offset_enable输入端相连，其输出与ctrl2输出端相连；

与门I₃₆的两个输入端与offset_enable输入端和cp输入端相连，输出与cp1信号端相连；与门I₃₇的两个输入端与offset_enable输入端和cn输入端相连，输出与cn1信号端相连；cp输入端通过反相器I₃₈与cpn信号端相连；或门I₃₉的两个输入端与offset_enablen信号端和cpn信号端相连，输出与cpn1信号端相连；cn输入端通过反相器I₃₁₀与cnn信号端相连；或门I₃₁₁的两个输入端与offset_enablen信号端和cnn信号端相连，输出与cnn1信号端相连。

传输门P₃₁的两端分别与vcom信号端和Vin1信号端相连，其控制信号分别与offset_enablen信号端和offset_enable信号端相连；当offset_enable等于1时，传输门P₃₁导通，Vin1等于vcom；当offset_enable等于0时，传输门P₃₁断开。

传输门P₃₂的两端分别与Vinp信号端和Vin1信号端相连，其控制信号分别与offset_enable信号端和offset_enablen信号端相连；当offset_enable等于1时，传输门P₃₂断开；当offset_enable等于0时，传输门P₃₂导通，Vin1等于Vinp。

传输门P₃₃的两端分别与vcom信号端和Vin2信号端相连，其控制信号分别与offset_enablen信号端和offset_enable信号端相连；当offset_enable等于1时，传输门P₃₃导通，Vin2等于vcom；当offset_enable等于0时，传输门P₃₃断开。

传输门P₃₄的两端分别与Vinn信号端和Vin2信号端相连，其控制信号分别与offset_enable信号端和offset_enablen信号端相连；当offset_enable等于1时，传输门P₃₄断开；当offset_enable等于0时，传输门P₃₄导通，Vin2等于Vinn。

电流源I₃₁₂的一端与电源电压VDD相连，一端与PMOS管M₃₁的源极相连；PMOS管M₃₁的栅极与cnn1信号端相连，其漏极与NMOS管M₃₂的漏极共点并与Vop信号端相连；NMOS管M₃₂的栅极与cp1信号端相连，其源极与电流源I₃₁₃的一端相连；电流源I₃₁₃的另一端与地GND相连；电容器C₃₁的一端与V_offp信号端相连，另一端与地GND相连。

传输门P₃₅的两端分别与vcom信号端和V_offp信号端相连，其控制信号分别与clk_offsetcancel1n信号端和clk_offsetcancel1信号端相连，当clk_offsetcancel1等于1时，传输门P₃₅导通，V_offp等于vcom；当clk_offsetcancel1等于0时，传输门P₃₅断开。

传输门P₃₆的两端分别与Vop信号端和V_offp信号端相连，其控制信号分别与clk_offsetcancel2n信号端和clk_offsetcancel2信号端相连，当clk_offsetcancel2等于1时，传输门P₃₆导通，V_offp等于Vop；当clk_offsetcancel2等于0时，传输门P₃₆断开。

电流源I₃₁₄的一端与电源电压VDD相连，一端与PMOS管M₃₃的源极相连；PMOS管M₃₃的栅极与cpn1信号端相连，其漏极与NMOS管M₃₄的漏极共点并与Von信号端相连；NMOS管M₃₄的栅极与cn1信号端相连，其源极与电流源I₃₁₅的一端相连；电流源I₃₁₅的另一端与地GND相连；电容器C₃₂的一端与V_offn信号端相连，另一端与地GND相连。

传输门P₃₇的两端分别与vcom信号端和V_offn信号端相连，其控制信号分别与clk_offsetcancel1n信号端和clk_offsetcancel1信号端相连，当clk_offsetcancel1等于1时，传输门P₃₇导通，V_offn等于vcom；当clk_offsetcancel1等于0时，传输门P₃₇断开。

传输门P₃₈的两端分别与Von信号端和V_offn信号端相连，其控制信号分别与clk_offsetcancel2n信号端和clk_offsetcancel2信号端相连，当clk_offsetcancel2等于1时，传输门P₃₈导通，V_offn等于Von；当clk_offsetcancel2等于0时，传输门P₃₈断开。

本发明中，所述绝对值比较电路由两个动态差分比较器、9个反相器、2个D触发器、2个与门和一个同或门组成（如图4所示）；用于对输入信号Clk_in、Vinp、Vinn、Threshold和offset_enable进行处理，产生两个输出信号，分别从Clk端和ctrl4端输出；其中：

时钟信号Clk_in通过反相器I₄₁与clk1信号端相连，clk1信号端通过反相器I₄₂与Clk输出信号端相连；时钟信号Clk_in和clk1信号通过与门I₄₃相与，输出与Clk_dynamic1信号端相连。

输入信号offset_enable通过反相器I₄₁₀与两输入与门I₄₁₆的一个输入端相连。与门I₄₁₆的另一个输入端与Clk_dynamic1信号端相连，输出与Clk_dynamic信号端相连。

Clk_dynamic信号端通过反相器I₄₄与ckn信号端相连，ckn信号端通过反相器I₄₅与ckp信号端相连。

动态差分比较器I₄₆的ck输入信号端、Vinp输入信号端、Vinn输入信号端和Threshold输入信号端分别与所述ckp信号端、Vinp输入端、Vinn输入端和Threshold输入端相连，其outp输出信号端与反相器I₄₇的输入端相连，其outn输出信号端通过反相器I₄₈与D触发器I₄₉的D端相连；D触发器I₄₉在ckn信号的上升沿触发，其输出与同或门I₄₁₁的一个输入端相连。

动态差分比较器I₄₁₂的ck输入信号端、Vinp输入信号端、Vinn输入信号端和Threshold输入信号端分别与所述ckp信号端、Vinn输入端、Vinp输入端和Threshold输入端相连，其outp输出信号端与反相器I₄₁₃的输入端相连，其outn输出信号端通过反相器I₄₁₄与D触发器I₄₁₅的D端相连；D触发器I₄₁₅在ckn信号的上升沿触发，其输出与同或门I₄₁₁的一个输入端相连。同或门I₄₁₁的输出与输出信号端ctrl4相连。

在offset_enable等于1时，绝对值比较电路处于不工作状态，不对输入的信号进行比较。

在offset_enable等于0时，绝对值比较电路在ckp等于1期间，将（Vinp-Vinn）的绝对值与Threshold进行比较，如果（Vinp-Vinn）的绝对值大于Threshold的话，输出信号ctrl4为0并保持一个时钟周期；如果（Vinp-Vinn）的绝对值小于Threshold的话，输出信号ctrl4为1并保持一个时钟周期。

本发明中，所述带失调补偿管的差分电压时间转换电路为一个左右对称的差分电路（如图5所示），由17个MOS管、5个反相器、一个与门、2个电容器和一个电阻器构成；用于对输入信号Clk、差分模拟输入信号Vin1和Vin2，差分模拟输入信号V_offp和V_offn，数字输入信号ctrl2和ctrl3进行处理，产生三个输出信号，分别从D_p端，D_n端和Clkn端输出；其中：

时钟信号Clk通过反相器I₅₅与Clkn信号输出端相连；时钟信号Clk和控制信号ctrl3通过与门I₅₆相与，产生控制信号ctrl1。

所述Vin1输入端与NMOS管M₅₁的栅极相连；NMOS管M₅₂的栅极与ctrl1信号端相连，其源极与NMOS管M₅₁的漏极、NMOS管M₅₁₂的漏极共点，其漏极和PMOS管M₅₃的漏极、PMOS管M₅₄的栅极共点并通过电容器C₅₁与地GND相连；PMOS管M₅₃的栅极与所述Clk信号端相连，其源极和PMOS管M₅₄的源极共点并与电源电压VDD相连；PMOS管M₅₄的漏极和NMOS管M₅₅的漏极共点并通过反相器I₅₁和反相器I₅₂与所述D_p输出端相连；NMOS管M₅₅的源极与地GND相连，其栅极与Clkn信号端相连；NMOS管M₅₁₂的栅极与NMOS管M₅₁₄的栅极共点并与ctrl2信号端相连，其源极与NMOS管M₅₁₃的漏极相连；NMOS管M₅₁₃的栅极与所述V_offp输入端相连，其源极与NMOS管M₅₁₄的漏极相连。

所述Vin2输入端与NMOS管M₅₆的栅极相连；NMOS管M₅₇的栅极与ctrl1信号端相连，其源极与NMOS管M₅₆的漏极、NMOS管M₅₁₅的漏极共点，其漏极和PMOS管M₅₈的漏极、PMOS管M₅₉的栅极共点并通过电容器C₅₂与地GND相连；PMOS管M₅₈的栅极与所述Clk信号端相连，其源极和PMOS管M₅₉的源极共点并与电源电压VDD相连；PMOS管M₅₉的漏极和NMOS管M₅₁₀的漏极共点并通过反相器I₅₃和反相器I₅₄与所述D_n输出端相连；NMOS管M₅₁₀的源极与地GND相连，其栅极与Clkn信号端相连；NMOS管M₅₁₅的栅极与NMOS管M₅₁₇的栅极共点并与ctrl2信号端相连，其源极与NMOS管M₅₁₆的漏极相连；NMOS管M₅₁₆的栅极与所述V_offn输入端相连，其源极与NMOS管M₅₁₇的漏极相连。

NMOS管M₅₁₁的漏极和NMOS管M₅₁的源极、NMOS管M₅₆的源极、NMOS管M₅₁₄的源极、NMOS管M₅₁₇的源极共点，其源极与地GND相连，其栅极与Clkn信号端相连；电阻器R_D与NMOS管M₅₁₁并联。

本发明具有如下特点：所述的电路有两种不同的工作状态：一种是失调消除工作状态，一种是比较工作状态。当所述电路工作在失调消除工作状态时，差分时域比较器的直流失调通过电荷泵及开关电路、带失调补偿管的差分电压时间转换电路和鉴频鉴相电路转换成等效的电压存储在电容上；此时，绝对值比较电路、鉴相电路和输出产生电路均处于不工作状态，以降低比较器功耗。当所述电路工作在比较工作状态时，两个待比较的模拟差分输入信号通过已消除直流失调的差分电压时间转换电路（由电荷泵及开关电路和带失调补偿管的差分电压时间转换电路组成）、绝对值比较电路、鉴相电路和输出产生电路产生比较结果；此时，鉴频鉴相电路处于不工作状态，以降低比较器功耗。

本发明可用于差分时域比较器电路的失调电压消除技术可以消除差分时域比较器的失调，可用于差分结构的低速高精度的逐次逼近模数转换器中，其能产生以下有益效果：

1、利用本发明，采用差分时域比较器，可实现低功耗、高精度的比较。

2、利用本发明，采用差分时域比较器实现的逐次逼近模数转换器可以消除比较器的失调电压对模数转换器性能的影响，提高模数转换器的精度。

附图说明

图1为本发明一种可用于差分时域比较器电路的失调电压消除技术的体系结构图。

图2为本发明的部分数字信号时序关系示意图。

图3为本发明电荷泵及开关电路的电路图。

图4为本发明绝对值比较电路的电路图。

图5为本发明带失调补偿管的差分电压时间转换电路的电路图。

具体实施方式

下面结合附图对本发明进一步详细说明。

图1所示为本发明提供的一种可用于差分时域比较器电路的失调电压消除技术的体系结构图，包括电荷泵及开关电路（1）、绝对值比较电路（2）、带失调补偿管的差分电压时间转换电路（3）、鉴频鉴相电路（4）、鉴相电路（5）和输出产生电路（6）。

图2为本发明的部分数字信号时序关系示意图。在offset_enable等于1期间,图1所示电路工作在失调消除工作状态，在offset_enable等于0期间，图1所示电路工作在比较工作状态。

图3为本发明电荷泵及开关电路（1）的电路图。下面结合图2所示的部分数字信号时序关系，来进一步详细说明。

在T₁期间，此时offset_enable等于1，clk_offset也等于1，传输门P₃₁、P₃₃、P₃₅和P₃₇导通，传输门P₃₂、P₃₄、P₃₆和P₃₈断开，输出信号Vin1=Vin2=V_offp=V_offn=vcom。

在T₂到T_n期间，此时offset_enable等于1，clk_offset等于0，有：

●传输门P₃₁和P₃₃导通，传输门P₃₂和P₃₄断开，输出信号Vin1和Vin2都等于vcom。

●传输门P₃₆和P₃₈导通，传输门P₃₅和P₃₇断开。

●在cn=1，cp=0时，有cn1=1，cnn1=0，cp1=0，cpn1＝1，电流源I₃₁₂通过PMOS管M₃₁和传输门P₃₆向电容器C₃₁充电，输出信号V_offp上升；电容器C₃₂通过传输门P₃₈、NMOS管M₃₄和电流源I₃₁₅放电，输出信号V_offn下降。

●在cn=0，cp=1时，有cn1=0，cnn1=1，cp1=1，cpn1=0，电容器C₃₁通过传输门P₃₆、NMOS管M₃₂和电流源I₃₁₃放电，输出信号V_offp下降；电流源I₃₁₄通过PMOS管M₃₃和传输门P₃₈向电容器C₃₂充电，输出信号V_offn上升。

●在cn=1，cp=1时，有cn1＝1，cnn1=0，cp1=1，cpn1=0，电容器C₃₁通过传输门P₃₆、NMOS管M₃₂和电流源I₃₁₃放电，同时，电流源I₃₁₂通过PMOS管M₃₁和传输门P₃₆向电容器C₃₁充电；电流源I₃₁₄通过PMOS管M₃₃和传输门P₃₈向电容器C₃₂充电，同时，电容器C₃₂通过传输门P₃₈、NMOS管M₃₄和电流源I₃₁₅放电。由于电流源I₃₁₂、I₃₁₃、I₃₁₄和I₃₁₅具有相同的电流值，因此，输出信号V_offp和V_offn将保持不变。

●在cn=0，cp=0时，有cn1＝0，cnn1=1，cp1=0，cpn1=1，PMOS管M₃₁和M₃₃、NMOS管M₃₂和M₃₄均处于截止工作状态，电容器C₃₁和C₃₂上的电荷将保持不变，输出信号V_offp和V_offn将保持不变。

在offset_enable等于0时，传输门P₃₁和P₃₃断开，传输门P₃₂和P₃₄导通，输出信号Vin1和Vin2分别等于Vinp和Vinn；传输门P₃₅、P₃₆、P₃₇和P₃₈都处于断开状态，电容器C₃₁和C₃₂上的电荷将保持不变，输出信号V_offp和V_offn将保持不变。

在offset_enable等于1时，ctrl2等于1；在offset_enable等于0时，ctrl2等于ctrl4。

图4为本发明绝对值比较电路（2）的电路图。

在offset_enable等于1时，绝对值比较电路处于不工作状态，不对输入的信号进行比较，以降低功耗。

在offset_enable等于0时，绝对值比较电路的工作情况如下：

动态差分比较器I₄₆在ckp等于0期间，outp1和outn1均为1；在ckp等于1期间，如果（Vinp-Vinn）大于Threshold，outp1等于1，outn1等于0；否则outp1等于0，outn1等于1。D触发器I₄₉在ckn的上升沿对outn1的非进行锁存，以将比较结果保持一个周期。

动态差分比较器I₄₁₂在ckp等于0期间，outp2和outn2均为1；在ckp等于1期间，如果（Vinn-Vinp）大于Threshold，outp2等于1，outn2等于0；否则outp2等于0，outn2等于1。D触发器I₄₁₅在ckn的上升沿对outn2的非进行锁存，以将比较结果保持一个周期。

当（Vinp-Vinn）大于Threshold或（Vinn-Vinp）大于Threshold时，即（Vinp-Vinn）的绝对值大于Threshold时，有outn1=0，outn2=1或者outn1=1，outn2=0，输出信号ctrl4（同或门I₄₁₁的输出）为0，否则输出信号ctrl4为1。

图5为本发明带失调补偿管的差分电压时间转换电路（3）的电路图。NMOS管M₅₁和M₅₆构成主差分对，NMOS管M₅₁₃和M₅₁₆构成失调补偿差分对。

图5所示电路是在时钟信号Clk控制下工作的。在Clk等于0期间，电源VDD分别通过PMOS管M₅₃和M₅₈对电容器C₅₁和C₅₂充电，充到VDD，同时NMOS管M₅₂和M₅₇截止，NMOS管M₅₁₁导通，使电阻R_D两端电压差为0，从而使整个电路没有静态电流流过。同时NMOS管M₅₅和M₅₁₀导通，对输出信号D_p和D_n进行复位，输出为0。

图5中的NMOS管M₅₁和M₅₆、NMOS管M₅₁₂和M₅₁₅、NMOS管M₅₁₃和M₅₁₆、NMOS管M₅₁₄和M₅₁₇、NMOS管M₅₂和M₅₇、PMOS管M₅₃和M₅₈、PMOS管M₅₄和M₅₉、NMOS管M₅₅和M₅₁₀、电容器C₅₁和C₅₂、反相器I₅₁和I₅₃、反相器I₅₂和I₅₄具有相同的器件参数值。在理论上，在上述相关器件具有相同的器件参数时，当Vin1与Vin2相等且V_offp和V_offn相等时，输出信号D_p和D_n在Clk等于1期间，将同时由0变成1，即它们之间不存在相位差。但实际上，由于集成电路加工过程中的每一道工序的不确定性会导致设计上完全相同的器件在制造时会存在一定的差异，这就会使得上述相同的器件在制造后不能保持相同，存在一定的失配，导致差分时域比较器存在直流失调，即在Vin1与Vin2相等且V_offp和V_offn相等时，输出信号D_p和D_n在Clk等于1期间，将先后由0变成1，即它们之间存在相位差。相位差的大小反映了差分时域比较器直流失调的大小。直流失调会限制比较器的精度。

鉴频鉴相电路（4）在offset_enable等于1时，对其输入D_p和D_n的上升沿到来的先后顺序进行检测。如果D_p的上升沿先于D_n的上升沿到来，其输出cp将由0变成1，同时经过一定的延时后，cp将由1再变为0；其输出cn的值取决于它的输入信号之间相位差的大小，如果相位差很大的话，cn将一直保持为0，否则cn将滞后于cp由0变成1，然后再跟cp同时由1变成0。如果D_p的上升沿后于D_n的上升沿到来，其输出cn将由0变成1，同时经过一定的延时后，cn将由1再变为0；其输出cp的值取决于它的输入信号之间相位差的大小，如果相位差很大的话，cp将一直保持为0，否则cp将滞后于cn由0变成1，然后再跟cn同时由1变成0。

鉴频鉴相电路（4）在offset_enable等于0时，处于不工作状态，以降低功耗。此时，其输出cp和cn均等于0。

鉴相电路（5）在offset_enable等于1时，处于不工作状态，以降低功耗；在offset_enable等于0时，对其输入D_p和D_n的上升沿到来的先后顺序进行检测。

输出产生电路（6）在offset_enable等于1时，处于不工作状态，以降低功耗；在offset_enable等于0时，对其输入O₁、O₂和O₃进行处理，产生比较结果。

下面结合图2所示的部分数字信号时序关系，来进一步详细说明。

在T₁期间，此时offset_enable等于1，clk_offset也等于1，ctrl2等于1（见图3），失调补偿差分对和主差分对都处于工作状态，Vin1=Vin2=V_offp=V_offn=vcom（见图3），同时，图3中的电容器C₃₁和C₃₂充电充到vcom。其中，

vcom=(Vinp+Vinn)/2           （1）

在T₂期间，此时offset_enable等于1，clk_offset等于0，ctrl2等于1，Vin1=Vin2=vcom（见图3）。当Clk等于0时，鉴频鉴相电路（4）的输出cp和cn均等于0，图3中的PMOS管M₃₁和M₃₃、NMOS管M₃₂和M₃₄均处于截止工作状态，电容器C₃₁和C₃₂上的电压保持不变，仍为vcom.所以有：Vop=Von=V_offp=V_offn=vcom。当Clk等于1时，由于直流失调V_os的存在，使图5所示电路在差分输入为零的情况下，输出D_p和D_n的上升沿到来有先后。鉴频鉴相电路（4）对其输入D_p和D_n的上升沿到来的先后顺序进行检测。

●如果D_p的上升沿先于D_n的上升沿到来（这意味着图5所示电路的直流失调V_os为正），则cp先于cn由0变成1。在cp先于cn等于1期间，cp1等于1，cpn1等于零，此时电容器C₃₁通过传输门P₃₆、NMOS管M₃₂和电流源I₃₁₃放电，输出信号V_offp下降；电流源I₃₁₄通过PMOS管M₃₃和传输门P₃₈向电容器C₃₂充电，输出信号V_offn上升；使失调补偿差分对的差分输入V_{os_c}（V_{os_c}=V_offp-V_offn）为负。在cn和cp同时等于1期间，由于对电容器C₃₁和C₃₂进行充电的电流等于对它们进行放电的电流，失调补偿差分对的差分输入V_{os_c}保持不变（见图3）。

●如果D_p的上升沿后于D_n的上升沿到来（这意味着图5所示电路的直流失调V_os为负），则cn先于cp由0变成1。在cn先于cp等于1期间，cn1等于1，cnn1等于零，电流源I₃₁₂通过PMOS管M₃₁和传输门P₃₆向电容器C₃₁充电，输出信号V_offp上升；电容器C₃₂通过传输门P₃₈、NMOS管M₃₄和电流源I₃₁₅放电，输出信号V_offn下降；使失调补偿差分对的差分输入V_{os_c}为正。在cn和cp同时等于1期间，由于对电容器C₃₁和C₃₂进行充电的电流等于对它们进行放电的电流，失调补偿差分对的差分输入V_{os_c}保持不变（见图3）。

在T₃期间，此时offset_enable等于1，clk_offset等于0，ctrl2等于1，Vin1=Vin2=vcom（见图3），当Clk等于0时，鉴频鉴相电路（4）的输出cp和cn均等于0，图3中的PMOS管M₃₁和M₃₃、NMOS管M₃₂和M₃₄均处于截止工作状态，电容器C₃₁和C₃₂上的电压保持不变，有：V_{os_c}=V_offp-V_offn。当Clk等于1时，输出D_p和D_n的上升沿之间的时间差Δt与V_os，V_{os_c}有以下关系式：

Δt∝a*V_os+b*V_{os_c}         （2）

式（2）中a和b分别是与主差分对和失调补偿差分对的器件参数相关的系数，具有相同的符号。由式（2）可知，当直流失调V_os和V_{os_c}具有相反的符号时，输出D_p和D_n的上升沿之间的时间差会减小。鉴频鉴相电路（4）对其输入D_p和D_n的上升沿到来的先后顺序进行检测。如果D_p的上升沿先于D_n的上升沿到来，V_{os_c}会增加一个负的量；如果D_p的上升沿后于D_n的上升沿到来，V_{os_c}会增加一个正的量（见图3）。

在T₄期间，输出D_p和D_n的上升沿之间的时间差将进一步减小，直到在T_i期间（i为4，5，……，n中的某一个值），输出D_p和D_n的上升沿之间的时间差将变为零。这时，存在电容器C₃₁和C₃₂上的电压差V_{os_c}能够完全消除掉差分时域比较器的直流失调。此时的差分时域比较器可以看成是一个没有直流失调的差分时域比较器。此后（从T_i到T_n），存在电容器C₃₁和C₃₂上的电压差V_{os_c}将保持不变。这是由于鉴频鉴相电路（4）的输出cn和cp将同时由0变成1，对电容器C₃₁和C₃₂进行充电的电流等于对它们进行放电的电流，失调补偿差分对的差分输入保持不变（见图3）。

当offset_enable从1变成0时（见图2），图1所示电路处于比较工作状态。此时，图3中的PMOS管M₃₁和M₃₃、NMOS管M₃₂和M₃₄均处于截止工作状态，传输门P₃₅、P₃₆、P₃₇和P₃₈均工作在断开状态，电容器C₃₁和C₃₂上的电压将保持不变，分别与失调补偿差分对M₅₁₃和M₅₁₆的栅极相连，主差分对M₅₁和M₅₆的栅极分别与待比较的模拟输入信号Vinp和Vinn相连（见图5）。此时图5的输出D_p和D_n的上升沿相对Clk信号的延时与（Vinp-Vinn）成一定的比例关系，再通过鉴相电路（5）和输出产生电路（6）产生比较结果。此时由于比较器的直流失调已消除了，所以比较器的精度主要由图5所示电路的噪声、鉴相电路（5）能鉴别的最小相位差以及比较器所允许的功耗和所要求的工作速度等因素来决定。

由于比较器的直流失调在模拟差分输入信号（Vinp-Vinn）的绝对值较大时，不会影响比较器的输出结果，而只在（Vinp-Vinn）的绝对值较小时，才会影响比较器的精度。因此，为了避免大差分输入信号影响电容器C₃₁和C₃₂上存储的电荷，在图1所示电路工作在比较工作状态时，根据输入差分信号的大小，分成两种工作模式。其中，一种是当（Vinp-Vinn）的绝对值小于某一电压Threshold时，图5中的ctrl2等于1，失调补偿差分对和主差分对同时处于工作状态，此时比较结果不受比较器直流失调的影响（因为直流失调被消除掉了）；另一种是当（Vinp-Vinn）的绝对值大于某一电压Threshold时，图5中的ctrl2等于0，只有主差分对管处于工作状态，此时比较器的输入为比较器直流失调加上输入差分信号，但由于输入差分信号的绝对值比比较器的直流失调要大很多，因此比较器的直流失调不会影响最终的比较结果。（Vinp-Vinn）的绝对值和某一电压Threshold的比较是通过绝对值比较电路（2）来实现的。

本发明提供的一种可用于差分时域比较器电路的失调电压消除技术可实现低功耗、高精度的比较。仿真结果表明，在考虑了比较器的失调电压后，在时钟信号Clk频率为3MHz，Threshold为100mV时，差分输入信号范围为2V时，可以达到12位的分辨率。当时钟频率降低时或者输入信号范围增大时，可以实现更高的分辨率。当其用于实现低功耗低速高精度逐次逼近模数转换器时，可以消除比较器的失调电压对模数转换器性能的影响，提高模数转换器的精度。

Claims (1)

1.一种采用失调电压消除技术的差分时域比较器电路，其特征在于：其包括电荷泵及开关电路（1）、绝对值比较电路（2）、带失调补偿管的差分电压时间转换电路（3）、鉴频鉴相电路（4）、鉴相电路（5）和输出产生电路（6）；

其中：

所述电荷泵及开关电路（1）的Vinp输入端、Vinn输入端、vcom输入端分别与外部的模拟输入信号Vinp、Vinn和vcom相连；其clk_offset输入端和offset_enable输入端分别与外部的数字输入信号clk_offset和offset_enable相连；其cp输入端和cn输入端分别与所述鉴频鉴相电路（4）的cp输出端和cn输出端相连；其ctrl4输入端与所述绝对值比较电路（2）的ctrl4输出端相连；其Vin1输出端、Vin2输出端、V_offp输出端、V_offn输出端和ctrl2输出端分别与所述带失调补偿管的差分电压时间转换电路（3）的Vin1输入端、Vin2输入端、V_offp输入端、V_offn输入端和ctrl2输入端相连；

所述绝对值比较电路（2）的Vinp输入端、Vinn输入端、Threshold输入端、Clk_in输入端和offset_enable输入端分别与外部的模拟输入信号Vinp、Vinn、Threshold、输入时钟信号Clk_in和数字输入信号offset_enable相连；其Clk输出端与所述带失调补偿管的差分电压时间转换电路（3）的Clk输入端相连；同时，其Clk输出端与所述鉴相电路（5）的Clk输入端相连；

所述带失调补偿管的差分电压时间转换电路（3）的D_p输出端、D_n输出端和ctrl3输入端分别与所述鉴相电路（5）的D_p输入端、D_n输入端和ctrl3输出端相连；同时，其D_p输出端和D_n输出端分别与所述鉴频鉴相电路（4）的D_p输入端和D_n输入端相连；其Clkn信号输出端与所述输出产生电路（6）的Clkn信号输入端相连；

所述鉴频鉴相电路（4）的offset_enable输入端与外部的数字输入信号offset_enable相连；

所述鉴相电路（5）的offset_enable输入端与外部的数字输入信号offset_enable相连；其O₁、O₂和O₃三个输出端分别与所述输出产生电路（6）的O₁、O₂和O₃三个输入端相连；

所述输出产生电路（6）的offset_enable输入端与外部的数字输入信号offset_enable相连；其Comp_out输出端输出一个比较结果信号；

所述电荷泵及开关电路（1）由3个二选一数据选择器、5个反相器、8个传输门、4个电流源、4个MOS管、2个电容器、2个与门和2个或门构成；用于对模拟输入信号Vinp、Vinn、vcom和数字输入信号cp、cn、clk_offset、offset_enable、ctrl4进行处理，产生5个输出信号，分别从Vin1输出端、Vin2输出端、V_offp输出端、V_offn输出端和ctrl2输出端输出；其中，

二选一数据选择器I₃₁的两个数据输入端分别与电源电压VDD和所述clk_offset输入端相连，其选择端与offset_enable输入端相连，其输出与clk_offsetcancel2n信号端相连，同时通过反相器I₃₂与clk_offsetcancel2信号端相连；二选一数据选择器I33的两个数据输入端分别与地GND和clk_offset输入端相连，其选择端与offset_enable输入端相连，其输出与clk_offsetcancel1信号端相连，同时通过反相器I₃₄与clk_offsetcancel1n信号端相连；offset_enable输入端通过反相器I₃₅与offset_enablen信号端相连；二选一数据选择器I₃₁₆的两个数据输入端分别与所述ctrl4输入端和电源电压VDD相连，其选择端与offset_enable输入端相连，其输出与ctrl2输出端相连；

与门I₃₆的两个输入端分别与offset_enable输入端和cp输入端相连，输出与cp1信号端相连；与门I₃₇的两个输入端分别与offset_enable输入端和cn输入端相连，输出与cn1信号端相连；cp输入端通过反相器I₃₈与cpn信号端相连；或门I₃₉的两个输入端分别与offset_enablen信号端和cpn信号端相连，输出与cpn1信号端相连；cn输入端通过反相器I₃₁₀与cnn信号端相连；或门I₃₁₁的两个输入端分别与offset_enablen信号端和cnn信号端相连，输出与cnn1信号端相连；

传输门P₃₁的两端分别与vcom输入端和Vin1输出端相连，其控制信号分别与offset_enablen信号端和offset_enable输入端相连；当offset_enable等于1时，传输门P₃₁导通，Vin1等于vcom；当offset_enable等于0时，传输门P₃₁断开；

传输门P₃₂的两端分别与Vinp输入端和Vin1输出端相连，其控制信号分别与offset_enable输入端和offset_enablen信号端相连；当offset_enable等于1时，传输门P₃₂断开；当offset_enable等于0时，传输门P₃₂导通，Vin1等于Vinp；

传输门P₃₃的两端分别与vcom输入端和Vin2输出端相连，其控制信号分别与offset_enablen信号端和offset_enable输入端相连；当offset_enable等于1时，传输门P₃₃导通，Vin2等于vcom；当offset_enable等于0时，传输门P₃₃断开；

传输门P₃₄的两端分别与Vinn输入端和Vin2输出端相连，其控制信号分别与offset_enable输入端和offset_enablen信号端相连；当offset_enable等于1时，传输门P₃₄断开；当offset_enable等于0时，传输门P₃₄导通，Vin2等于Vinn；

电流源I₃₁₂的一端与电源电压VDD相连，一端与PMOS管M₃₁的源极相连；PMOS管M₃₁的栅极与cnn1信号端相连，其漏极与NMOS管M₃₂的漏极共点并与Vop信号端相连；NMOS管M₃₂的栅极与cp1信号端相连，其源极与电流源I₃₁₃的一端相连；电流源I₃₁₃的另一端与地GND相连；电容器C₃₁的一端与V_offp输出端相连，另一端与地GND相连；

传输门P₃₅的两端分别与vcom输入端和V_offp输出端相连，其控制信号分别与clk_offsetcancel1n信号端和clk_offsetcancel1信号端相连，当clk_offsetcancel1等于1时，传输门P₃₅导通，V_offp等于vcom；当clk_offsetcancel1等于0时，传输门P₃₅断开；

传输门P₃₆的两端分别与Vop信号端和V_offp输出端相连，其控制信号分别与clk_offsetcancel2n信号端和clk_offsetcancel2信号端相连，当clk_offsetcancel2等于1时，传输门P₃₆导通，V_offp等于Vop；当clk_offsetcancel2等于0时，传输门P₃₆断开；

电流源I₃₁₄的一端与电源电压VDD相连，一端与PMOS管M₃₃的源极相连；PMOS管M₃₃的栅极与cpn1信号端相连，其漏极与NMOS管M₃₄的漏极共点并与Von信号端相连；NMOS管M₃₄的栅极与cn1信号端相连，其源极与电流源I₃₁₅的一端相连；电流源I₃₁₅的另一端与地GND相连；电容器C₃₂的一端与V_offn输出端相连，另一端与地GND相连；

传输门P₃₇的两端分别与vcom输入端和V_offn输出端相连，其控制信号分别与clk_offsetcancel1n信号端和clk_offsetcancel1信号端相连，当clk_offsetcancel1等于1时，传输门P₃₇导通，V_offn等于vcom；当clk_offsetcancel1等于0时，传输门P₃₇断开；

传输门P₃₈的两端分别与Von信号端和V_offn输出端相连，其控制信号分别与clk_offsetcancel2n信号端和clk_offsetcancel2信号端相连，当clk_offsetcancel2等于1时，传输门P₃₈导通，V_offn等于Von；当clk_offsetcancel2等于0时，传输门P₃₈断开；

所述绝对值比较电路（2）由两个动态差分比较器、9个反相器、2个D触发器、2个与门和一个同或门组成；用于对输入信号Clk_in、Vinp、Vinn、Threshold和offset_enable进行处理，产生两个输出信号，分别从Clk输出端和ctrl4输出端输出；其中：

Clk_in输入端通过反相器I₄₁与clk1信号端相连，clk1信号端通过反相器I₄₂与Clk输出端相连；与门I₄₃的两个输入端分别与Clk_in输入端和clk1信号端相连，输出与Clk_dynamic1信号端相连；

offset_enable输入端通过反相器I₄₁₀与两输入与门I₄₁₆的一个输入端相连，与门I₄₁₆的另一个输入端与Clk_dynamic1信号端相连，输出与Clk_dynamic信号端相连；

Clk_dynamic信号端通过反相器I₄₄与ckn信号端相连，ckn信号端通过反相器I₄₅与ckp信号端相连；

动态差分比较器I₄₆的ck输入信号端、Vinp输入信号端、Vinn输入信号端和Threshold输入信号端分别与所述ckp信号端、Vinp输入端、Vinn输入端和Threshold输入端相连，其outp输出信号端与反相器I₄₇的输入端相连，其outn输出信号端通过反相器I₄₈与D触发器I₄₉的D端相连；D触发器I₄₉在ckn信号的上升沿触发，其输出与同或门I₄₁₁的一个输入端相连；

动态差分比较器I₄₁₂的ck输入信号端、Vinp输入信号端、Vinn输入信号端和Threshold输入信号端分别与所述ckp信号端、Vinn输入端、Vinp输入端和Threshold输入端相连，其outp输出信号端与反相器I₄₁₃的输入端相连，其outn输出信号端通过反相器I₄₁₄与D触发器I₄₁₅的D端相连；D触发器I₄₁₅在ckn信号的上升沿触发，其输出与同或门I₄₁₁的一个输入端相连；同或门I₄₁₁的输出与ctrl4输出端相连；

所述带失调补偿管的差分电压时间转换电路（3）为一个左右对称的差分电路，由17个MOS管、5个反相器、一个与门、2个电容器和一个电阻器构成；用于对输入信号Clk、差分模拟输入信号Vin1和Vin2，差分模拟输入信号V_offp和V_offn，数字输入信号ctrl2和ctrl3进行处理，产生三个输出信号，分别从D_p输出端，D_n输出端和Clkn信号输出端输出；其中：

Clk输入端通过反相器I₅₅与Clkn信号输出端相连；与门I₅₆的两个输入端分别与Clk输入端和ctrl3输入端相连，输出与ctrl1信号端相连；

所述Vin1输入端与NMOS管M₅₁的栅极相连；NMOS管M₅₂的栅极与ctrl1信号端相连，其源极与NMOS管M₅₁的漏极、NMOS管M₅₁₂的漏极共点，其漏极和PMOS管M₅₃的漏极、PMOS管M₅₄的栅极共点并通过电容器C₅₁与地GND相连；PMOS管M₅₃的栅极与所述Clk输入端相连，其源极和PMOS管M₅₄的源极共点并与电源电压VDD相连；PMOS管M₅₄的漏极和NMOS管M₅₅的漏极共点并通过反相器I₅₁和反相器I₅₂与所述D_p输出端相连；NMOS管M₅₅的源极与地GND相连，其栅极与Clkn信号输出端相连；NMOS管M₅₁₂的栅极与NMOS管M₅₁₄的栅极共点并与ctrl2输入端相连，其源极与NMOS管M₅₁₃的漏极相连；NMOS管M₅₁₃的栅极与所述V_offp输入端相连，其源极与NMOS管M₅₁₄的漏极相连；

所述Vin2输入端与NMOS管M₅₆的栅极相连；NMOS管M₅₇的栅极与ctrl1信号端相连，其源极与NMOS管M₅₆的漏极、NMOS管M₅₁₅的漏极共点，其漏极和PMOS管M₅₈的漏极、PMOS管M₅₉的栅极共点并通过电容器C₅₂与地GND相连；PMOS管M₅₈的栅极与所述Clk输入端相连，其源极和PMOS管M₅₉的源极共点并与电源电压VDD相连；PMOS管M₅₉的漏极和NMOS管M₅₁₀的漏极共点并通过反相器I₅₃和反相器I₅₄与所述D_n输出端相连；NMOS管M₅₁₀的源极与地GND相连，其栅极与Clkn信号输出端相连；NMOS管M₅₁₅的栅极与NMOS管M₅₁₇的栅极共点并与ctrl2输入端相连，其源极与NMOS管M₅₁₆的漏极相连；NMOS管M₅₁₆的栅极与所述V_offn输入端相连，其源极与NMOS管M₅₁₇的漏极相连；

NMOS管M₅₁₁的漏极和NMOS管M₅₁的源极、NMOS管M₅₆的源极、NMOS管M₅₁₄的源极、NMOS管M₅₁₇的源极共点，其源极与地GND相连，其栅极与Clkn信号输出端相连；电阻器R_D与NMOS管M₅₁₁并联。

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