CN112737586A - 高速采样电路 - Google Patents

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Abstract

本发明提供了一种高速采样电路，包括采样模块、锁存模块、第一控制模块、第二控制模块和第三控制模块，所述采样模块，用于将差分输入信号进行放大；所述锁存模块，用于将所述采样模块的差分输出信号进行锁存；所述第一控制模块，用于在第一时钟信号下控制所述采样模块；所述第二控制模块，用于在第二时钟信号下控制所述锁存模块；所述第三控制模块，用于在第二时钟信号下控制差分输出信号输出。本发明的高速采样电路，采样模块采样差分输入信号后，输出给锁存模块，并控制锁存模块输出差分输出信号，相较于现有技术的两级采样模块，节省了第二级采样模块的传输延时，可以提上信号的高速采样带的性能。

Description

高速采样电路
【技术领域】
本发明涉及集成电路芯片技术领域，尤其涉及一种高速采样电路。
【背景技术】
采样电路是高速串行接收电路的重要组成。随着SERDES(Srializer/Deserializer，串行器/解串器)信号传输速率的不断提高，对其采样电路的速度要求也相应提高。现有技术中，数据采样电路一般包括两级采样模块和锁存模块，采样模块用于对输入数据的采样，锁存模块用于对采样的数据进行锁存保持。
然而，采用两级采样模块会产生较大的采样延时，无法满足SERDES、DDR(DoubleData Rate，双倍速率)、高速存储、ADC(Analog Digital Converter，模拟数字转换器)等对信号高速采集需求。
【发明内容】
本发明的目的在于提供了一种高速采样电路，以提高采样速度。
为达到上述目的，本发明提供了一种高速采样电路，包括采样模块、锁存模块、第一控制模块、第二控制模块和第三控制模块，
所述采样模块，用于将差分输入信号进行放大；
所述锁存模块，用于将所述采样模块的差分输出信号进行锁存；
所述第一控制模块，用于在第一时钟信号下控制所述采样模块；
所述第二控制模块，用于在第二时钟信号下控制所述锁存模块；
所述第三控制模块，用于在第二时钟信号下控制差分输出信号输出。
优选的，所述高速采样电路还包括差分输出端，用于差分输出信号的输出；所述采样模块、锁存模块和第三控制模块均与所述差分输出端连接。
优选的，所述差分输出端包括第一差分输出节点和第二差分输出节点。
优选的，所述采样模块和所述第一控制模块连接于第一控制节点。
优选的，所述锁存模块和所述第二控制模块连接于第二控制节点。
优选的，所述第一控制模块包括NMOS管，所述第二控制模块包括NMOS管。
优选的，所述第三控制模块包括两个PMOS管。
优选的，所述采样模块包括两个NMOS管。
优选的，所述锁存模块包括第一锁存支路和第二锁存支路，所述第一锁存支路包括串接在供电电源和所述第二控制节点之间的PMOS管和NMOS管，所述第二锁存支路包括串接在所述供电电源和所述第二控制节点之间的PMOS管和NMOS管。
本发明的有益效果在于：提供了一种高速采样电路，采样模块采样差分输入信号后，输出给锁存模块，并控制锁存模块输出差分输出信号，相较于现有技术的两级采样模块，节省了第二级采样模块的传输延时，可以提上信号的高速采样带的性能。
【附图说明】
图1为本发明实施例高速采样电路的电路结构图；
图2为本发明实施例高速采样电路的时钟信号生成电路图；
图3为本发明实施例高速采样电路的时钟信号生成示意图；
图4为本发明实施例高速采样电路的延时比较图。
【具体实施方式】
为使本说明书的目的、技术方案和优点更加清楚，下面将结合本说明书具体实施例及相应的附图对本说明书技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本说明书一部分实施例，而不是全部的实施例。基于本说明书中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本说明书保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而非用于描述特定顺序。此外，术语“包括”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施例提供一种高速采样电路，包括采样模块、锁存模块、第一控制模块、第二控制模块和第三控制模块。
所述采样模块，用于将差分输入信号进行放大；所述锁存模块，用于将所述采样模块的差分输出信号进行锁存；所述第一控制模块，用于在第一时钟信号下控制所述采样模块；所述第二控制模块，用于在第二时钟信号下控制所述锁存模块；所述第三控制模块，用于在第二时钟信号下控制差分输出信号输出。
本发明实施例提供的高速采样电路，采样模块采样差分输入信号后，输出给锁存模块，并控制锁存模块输出差分输出信号，相较于现有技术的两级采样模块，节省了第二级采样模块的传输延时，可以提上信号的高速采样带的性能。
在其中一个实施例中，所述高速采样电路还包括差分输出端，用于差分输出信号的输出；所述采样模块、锁存模块和第三控制模块均与所述差分输出端连接。
优选的，所述差分输出端包括第一差分输出节点和第二差分输出节点。所述采样模块与所述第一差分输出节点和第二差分输出节点连接，所述锁存模块与所述第一差分输出节点和第二差分输出节点连接，所述第三控制模块与所述第一差分输出节点和第二差分输出节点连接。
在其中一个实施例中，所述高速采样电路还包括差分输入端、第一控制节点和第二控制节点，所述差分输入端包括第一差分输入节点和第二差分输入节点。
优选的，所述采样模块和所述第一控制模块相连于第一控制节点；所述锁存模块和所述第二控制模块相连于第二控制节点。
在其中一个实施例中，所述第一控制模块包括第五NMOS管，所述第五NMOS管的漏极连接第一控制节点，第五NMOS管的栅极连接第一时钟信号，第五NMOS管的源极连接接地端；所述第二控制模块包括第六NMOS管，所述第六NMOS管的漏极连接第二控制节点，第六NMOS管的栅极连接第二时钟信号，第六NMOS管的源极连接接地端。
在其中一个实施例中，所述第三控制模块包括第四一PMOS管和第四二PMOS管，所述第四一PMOS管的源极连接供电电源，第四一PMOS管的栅极连接第二时钟信号，第四一PMOS管的漏极连接第二差分输出节点；所述第四二PMOS管的源极连接供电电源，第四二PMOS管的栅极连接第二时钟信号，第四二PMOS管的漏极连接第一差分输出节点。
在其中一个实施例中，所述采样模块包括第一一NMOS管和第一二NMOS管，所述第一一NMOS管的漏极连接第二差分输出节点，第一一NMOS管的栅极连接第一差分输入节点，第一一NMOS管的源极与第一二NMOS管的源极相连于第一控制节点，第一二NMOS管的栅极连接第二差分输入节点，第一二NMOS管的漏极连接第一差分输出节点。
在其中一个实施例中，所述锁存模块包括第一锁存支路和第二锁存支路。
所述第一锁存支路包括串接在供电电源和第二控制节点之间的第三一PMOS管和第二一NMOS管；所述第三一PMOS管的源极连接供电电源，第三一PMOS管的栅极与第二一NMOS管的栅极相连于第一差分输出节点，所述第三一PMOS管的漏极与第二一NMOS管的漏极相连于第二差分输出节点，第二一NMOS管的源极连接第二控制节点。
所述第二锁存支路包括串接在供电电源和第二控制节点之间的第三二PMOS管和第二二NMOS管；所述第三二PMOS管的源极连接供电电源，第三二PMOS管的栅极与第二二NMOS管的栅极相连于第二差分输出节点，所述第三二PMOS管的漏极与第二二NMOS管的漏极相连于第一差分输出节点，第二二NMOS管的源极连接第二控制节点。
在其中一个实施例中，提供一种高速采样电路，包括用于将差分输入信号进行放大的采样模块，用于将所述采样模块的差分输出信号进行锁存的锁存模块，用于在第一时钟信号clk’下控制所述采样模块的第一控制模块，用于在第二时钟信号clk下控制所述锁存模块的第二控制模块和用于在第二时钟信号clk下控制差分输出信号输出的第三控制模块。
如图1所示，所述高速采样电路还包括由第一差分输出节点out+和第二差分输出节点out-组成的差分输出端，由第一差分输入节点in+和第二差分输入节点in-组成的差分输入端，第一控制节点A和第二控制节点B。
所述第一控制模块包括第五NMOS管M5，所述第五NMOS管M5的漏极连接第一控制节点A，第五NMOS管M5的栅极连接第一时钟信号clk’，第五NMOS管M5的源极连接接地端GND。
所述第二控制模块包括第六NMOS管M6，所述第六NMOS管M6的漏极连接第二控制节点B，第六NMOS管M6的栅极连接第二时钟信号clk，第六NMOS管M6的源极连接接地端GND。
所述第三控制模块包括第四一PMOS管M4和第四二PMOS管，所述第四一PMOS管的源极连接供电电源VDD，第四一PMOS管M4的栅极连接第二时钟信号，第四一PMOS管M4的漏极连接第二差分输出节点out-；所述第四二PMOS管M4’的源极连接供电电源VDD，第四二PMOS管M4’的栅极连接第二时钟信号clk，第四二PMOS管M4’的漏极连接第一差分输出节点out+。
所述采样模块包括第一一NMOS管M1和第一二NMOS管M1’，所述第一一NMOS管M1的漏极连接第二差分输出节点out-，第一一NMOS管M1的栅极连接第一差分输入节点in+，第一一NMOS管M1的源极与第一二NMOS管M1’的源极相连于第一控制节点，第一二NMOS管M1’的栅极连接第二差分输入节点in-，第一二NMOS管M1’的漏极连接第一差分输出节点out+。
所述锁存模块包括第一锁存支路和第二锁存支路。
所述第一锁存支路包括串接在供电电源VDD和第二控制节点B之间的第三一PMOS管M3和第二一NMOS管M2；所述第三一PMOS管M3的源极连接供电电源VDD，第三一PMOS管M3的栅极与第二一NMOS管M2的栅极相连于第一差分输出节点out+，所述第三一PMOS管M3的漏极与第二一NMOS管M2的漏极相连于第二差分输出节点out-，第二一NMOS管M2的源极连接第二控制节点B。
所述第二锁存支路包括串接在供电电源VDD和第二控制节点B之间的第三二PMOSM3管’和第二二NMOS管M2’；所述第三二PMOS管M3’的源极连接供电电源VDD，第三二PMOS管M3’的栅极与第二二NMOS管M2’的栅极相连于第二差分输出节点out-，所述第三二PMOS管M3’的漏极与第二二NMOS管M2’的漏极相连于第一差分输出节点out+，第二二NMOS管M2’的源极连接第二控制节点B。
第一时钟信号clk’和第二时钟信号clk由初始时钟信号clk_pre产生，如图2所示，为第一时钟信号clk’和第二时钟信号clk的生成电路图。所述初始时钟信号clk_pre一路依次经延时模块Delta_t、第一反相器INV1输送到第一与非门Y1的一输入端，所述初始时钟信号clk_pre一路输送到第一与非门Y1的另一输入端，之后自所述第一与非门Y1的输出端经第二反相器INV2生成第一时钟信号clk’。
所述初始时钟信号clk_pre与时钟使能信号clk_en分别输送到第二与非门Y2的两个输入端，之后自所述第二与非门Y2的输出端经第三反相器INV3生成第二时钟信号clk。
如图3所示，所述初始时钟信号clk_pre的上升沿触发第一时钟信号clk’(瞬时脉冲信号)，在该第一时钟信号clk’持续为高的短时间内导通第五NMOS管M5，使能采样模块，在导通第五NMOS管M5的时间内进行采样。该第一时钟信号clk’的宽度由延时模块Delta_t决定。第一时钟信号clk’的宽度还可以通过多种方式实现，包括但不仅限于电容充放电延时、buf延时等。
第一时钟信号clk’导通第五NMOS管M5，同时第二时钟信号clk导通第六NMOS管M6并关断第四一PMOS管M4、第四二PMOS管M4’，从而使能锁存模块；第五NMOS管M5短时导通后立刻关断，由锁存模块将采样到的瞬时信号放大、保存。
第一一NMOS管M1、第一二NMOS管M1’组成的采样模块由第一差分输入节点in+和第二差分输入节点in-采样差分输入后，输出给第二一NMOS管M2、第二二NMOS管M2’、第三一PMOS管M3、第三二PMOS管M3’组成的锁存模块，由锁存模块输出至第一差分输出节点out+和第二差分输出节点out-。
具体的，T0～T1阶段，clk和clk’均为0，关断第五NMOS管M5、第六NMOS管M6(关闭采样模块和锁存模块)，导通第四一PMOS管M4和第四二PMOS管M4’，差分输出(第一差分输出节点out+和第二差分输出节点out-)均拉到供电电源VDD。
T1～T2阶段，CLK和CLK’均为1，关断第四一PMOS管M4和第四二PMOS管M4’，打开采样模块和锁存模块；由于T0～T1阶段，第一差分输出节点out+和第二差分输出节点out-均被拉到相等的VDD，打开采样模块后，第一差分输入节点in+和第二差分输入节点in-的电压差，将使锁存模块进入不平衡状态。
T2～T3阶段，CLK’为0，此时关闭采样模块，而锁存模块仍处于工作状态；锁存模块的两个支路第三一PMOS管M3和第二一NMOS管M2、第三二PMOSM3管’和第二二NMOS管M2’此时为一正反馈连接，锁存模块两个支路的不平衡状态通过正反馈进行放大，从而把T1～T2阶段采样到的输入状态通过第一差分输出节点out+和第二差分输出节点out-输出。
T3～T4阶段，CLK和CLK’均为0，又回到T0～T1阶段的复位状态。
相比于现有技术方案，通过减少第二级采样模块，可以为信号的高速采样带来性能的提升。如图4所示，为本申请的高速采样电路与现有技术方案的延时比较图，第二时钟信号clk上升沿的一半幅度到输出差分信号(第一差分输出节点out+和第二差分输出节点out-的输出Vout+、Vout-)0.9倍amp(amplitude，幅度)的时间为采样延时t_delay；相同的晶体管尺寸下，本申请的高速采样电路其采样延时为现有技术中采用两级采样模块电路其采样延时的0.65倍。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。

Claims (9)

1.一种高速采样电路，其特征在于，包括采样模块、锁存模块、第一控制模块、第二控制模块和第三控制模块，
所述采样模块，用于将差分输入信号进行放大；
所述锁存模块，用于将所述采样模块的差分输出信号进行锁存；
所述第一控制模块，用于在第一时钟信号下控制所述采样模块；
所述第二控制模块，用于在第二时钟信号下控制所述锁存模块；
所述第三控制模块，用于在第二时钟信号下控制差分输出信号输出。
2.根据权利要求1所述的高速采样电路，其特征在于，所述高速采样电路还包括差分输出端，用于差分输出信号的输出；所述采样模块、锁存模块和第三控制模块均与所述差分输出端连接。
3.根据权利要求2所述的高速采样电路，其特征在于，所述差分输出端包括第一差分输出节点和第二差分输出节点。
4.根据权利要求1所述的高速采样电路，其特征在于，所述采样模块和所述第一控制模块连接于第一控制节点。
5.根据权利要求4所述的高速采样电路，其特征在于，所述锁存模块和所述第二控制模块连接于第二控制节点。
6.根据权利要求5所述的高速采样电路，其特征在于，所述第一控制模块包括NMOS管，所述第二控制模块包括NMOS管。
7.根据权利要求5所述的高速采样电路，其特征在于，所述第三控制模块包括两个PMOS管。
8.根据权利要求5所述的高速采样电路，其特征在于，所述采样模块包括两个NMOS管。
9.根据权利要求5所述的高速采样电路，其特征在于，所述锁存模块包括第一锁存支路和第二锁存支路，所述第一锁存支路包括串接在供电电源和所述第二控制节点之间的PMOS管和NMOS管，所述第二锁存支路包括串接在所述供电电源和所述第二控制节点之间的PMOS管和NMOS管。
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