KR102534157B1 - 버퍼, 이를 이용하는 멀티 페이즈 클럭 생성기, 반도체 장치 및 시스템 - Google Patents
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Abstract
본 발명의 실시예에 따른 버퍼는 증폭 회로, 증폭 전류 생성 회로 및 래치클럭 회로를 포함할 수 있다. 상기 증폭 회로는 신호 및 입력 신호 쌍에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 증폭 전류 생성 회로는 제 1 동작 구간에서 상기 제 1 및 제 2 출력 노드로 서로 다른 크기의 전류를 제공하고, 제 2 동작 구간에서 상기 제 1 및 제 2 출력 노드로 동일한 크기의 전류를 제공할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 버퍼, 이를 이용하는 멀티 페이즈 클럭 생성기, 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 상기 반도체 장치들은 반도체 장치 내부에서 많은 용량의 데이터를 빠르게 처리하기 위해서 다른 반도체 장치로부터 직렬 방식으로 입력되는 데이터를 수신하여 병렬 방식의 데이터로 변환한다. 또한, 상기 반도체 장치들은 병렬 방식의 내부 데이터를 직렬 방식의 데이터로 변환하고, 변환된 데이터를 다른 반도체 장치로 출력할 수 있다.
상기 반도체 장치는 버스를 통해 직렬 방식으로 전송된 데이터를 정렬하기 위해 클럭 신호를 사용할 수 있다. 그러나, 시스템의 동작 속도가 빨라지면서, 클럭 신호의 주파수가 증가하였고, 고주파수 클럭 신호로 데이터를 정확하게 수신하는 것은 매우 어렵다. 따라서, 반도체 장치는 클럭 신호의 주파수를 분주하여 멀티 페이즈 클럭 신호를 생성할 수 있는 클럭 생성기를 포함하고, 분주된 클럭 신호를 이용하여 데이터를 증폭 및 래치함으로써 정확한 데이터를 수신할 수 있도록 한다.
본 발명의 실시예는 동작 초기에 준안정 상태가 되는 것을 방지하기 위해 입력 신호에 무관하게 출력 신호를 생성할 수 있는 버퍼, 이를 이용하는 멀티 페이즈 클럭 생성기, 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 버퍼는 클럭 신호 및 입력 신호 쌍에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로; 제 1 동작 구간에서 상기 제 1 및 제 2 출력 노드로 서로 다른 크기의 전류를 제공하고, 제 2 동작 구간에서 상기 제 1 및 제 2 출력 노드로 동일한 크기의 전류를 제공하는 증폭 전류 생성 회로; 및 상기 클럭 신호에 기초하여 상기 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼는 클럭 신호 및 입력 신호 쌍에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로; 전원전압과 상기 제 1 출력 노드 사이에 직렬로 연결되는 제 1 로드 저항, 제 2 로드 저항 및 제 3 로드 저항; 상기 전원전압과 상기 제 2 출력 노드 사이에 직렬로 연결되는 제 4 로드 저항, 제 5 로드 저항 및 제 6 로드 저항; 상기 클럭 신호에 기초하여 상기 전원전압을 상기 제 5 로드 저항 및 상기 제 6 로드 저항 사이의 노드로 제공하는 제 1 오프셋 스위치; 및 상기 클럭 신호에 기초하여 상기 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼는 클럭 신호 및 입력 신호 쌍에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로; 상기 클럭 신호가 입력되지 않을 때, 상기 입력 신호 쌍과 무관하게 상기 제 1 및 제 2 출력 노드를 서로 다른 전압 레벨로 변화시키는 증폭 전류 생성부; 및 상기 클럭 신호에 기초하여 상기 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 래치하여 출력 신호 쌍을 생성하는 래치 회로를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼는 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 및 제 2 중간 출력 노드의 전압 레벨을 변화시키는 증폭 회로; 상기 클럭 신호가 입력되지 않을 때, 상기 제 1 및 제 2 입력 신호와 무관하게 상기 제 1 및 제 2 중간 출력 노드를 서로 다른 전압 레벨로 변화시키는 증폭 전류 생성부; 및 상기 제 1 및 제 2 중간 출력 노드의 전압 레벨을 래치하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 래치 회로를 포함할 수 있다.
본 발명의 실시예는 반도체 장치 및 시스템이 고속으로 정확하게 데이터 통신을 수행할 수 있도록 한다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 리시버 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성기의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 버퍼의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 버퍼 및 상기 버퍼가 적용된 도 3의 멀티 페이즈 클럭 생성기의 동작을 보여주는 타이밍도,
도 6은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성기의 동작을 종래기술과 비교하여 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 버퍼의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 리시버 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성기의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 버퍼의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 버퍼 및 상기 버퍼가 적용된 도 3의 멀티 페이즈 클럭 생성기의 동작을 보여주는 타이밍도,
도 6은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성기의 동작을 종래기술과 비교하여 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 버퍼의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(110)는 트랜시버 회로(TX, 112) 및 리시버 회로(RX, 113)를 포함할 수 있다. 상기 트랜시버 회로(112)는 상기 제 1 반도체 장치(110)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 리시버 회로(113)는 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 트랜시버 회로(TX, 122) 및 리시버 회로(RX, 123)를 포함할 수 있다. 상기 트랜시버 회로(122)는 상기 제 2 반도체 장치(120)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 리시버 회로(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
상기 신호 전송 라인(130)은 데이터 버스일 수 있다. 상기 제 1 반도체 장치(110)의 트랜시버 회로(112)는 상기 제 1 반도체 장치(110)의 내부 데이터를 상기 제 2 반도체 장치(120)로 전송하고, 상기 리시버 회로(113)는 상기 제 2 반도체 장치(120)로부터 전송된 데이터를 수신할 수 있다. 상기 제 2 반도체 장치(120)의 트랜시버 회로(122)는 상기 제 2 반도체 장치(120)의 내부 데이터를 상기 제 1 반도체 장치(110)로 전송하고, 상기 리시버 회로(123)는 상기 제 1 반도체 장치(110)로부터 전송된 데이터를 수신할 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)는 직렬 통신을 수행할 수 있고, 상기 신호 전송 라인(130)은 직렬 형태의 데이터를 전송할 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)는 큰 용량의 데이터를 빠르게 처리하기 위해 상기 직렬 형태의 데이터를 병렬 형태의 데이터로 변환하여 사용할 수 있다. 상기 리시버 회로(113, 123)는 직렬 형태의 데이터를 수신하여 병렬 형태의 데이터로 변환하기 위한 병렬화기를 포함할 수 있다. 상기 트랜시버 회로(112, 122)는 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하기 위한 직렬화기를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 리시버 회로(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 리시버 회로(200)는 멀티 페이즈 클럭 생성기(210) 및 병렬화기(220)를 포함할 수 있다. 상기 리시버 회로(200)는 도 1에 도시된 리시버 회로(113, 123)로 적용될 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 클럭 신호(CLK)에 기초하여 서로 다른 위상을 갖는 복수의 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 상기 클럭 신호(CLK)는 외부 클럭 신호로서 시스템 클럭 신호일 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 상기 클럭 신호를 분주하여 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 예를 들어, 상기 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 상기 클럭 신호보다 2배 낮은 주파수와 2배 긴 주기를 갖도록 분주될 수 있다. 상기 멀티 페이즈 클럭 생성기(210)는 서로 90도의 위상 차이를 갖는 4개의 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다.
상기 병렬화기(220)는 직렬 형태의 입력 데이터(DQ<0:n>)로부터 4개의 병렬 형태의 데이터(D0, D1, D2, D3)를 생성할 수 있다. 상기 병렬화기(220)는 첫 번째로 입력되는 입력 데이터(DQ<0>)를 제 1 멀티 페이즈 클럭 신호(ICLK)에 기초하여 증폭 및 래치하여 제 1 데이터(D0)를 생성할 수 있다. 상기 병렬화기(220)는 두 번째로 입력되는 입력 데이터(DQ<1>)를 제 2 멀티 페이즈 클럭 신호(QCLK)에 기초하여 증폭 및 래치하여 제 2 데이터(D1)를 생성할 수 있다. 상기 병렬화기(220)는 세 번째로 입력되는 입력 데이터(DQ<2>)를 제 3 멀티 페이즈 클럭 신호(ICLKB)에 기초하여 증폭 및 래치하여 제 3 데이터(D2)를 생성할 수 있다. 상기 병렬화기(220)는 네 번째로 입력되는 입력 데이터(DQ<3>)를 제 4 멀티 페이즈 클럭 신호(QCLKB)에 기초하여 증폭 및 래치하여 제 4 데이터(D3)를 생성할 수 있다. 다섯 번째 내지 여덟 번째로 입력되는 입력 데이터(DQ<4:7>)는 다시 상기 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 기초하여 증폭 및 래치될 수 있고, 래치된 데이터는 각각 상기 제 1 내지 제 4 데이터(D0, D1, D2, D3)로서 생성될 수 있다. 상기 입력 데이터(DQ<0:n>)는 상기 클럭 신호(CLK)에 동기되고, 상기 클럭 신호(CLK)의 반주기에 대응하는 윈도우 또는 듀레이션을 가질 수 있다. 상기 제 1 내지 제 4 데이터(D0, D1, D2, D3)는 각각 상기 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 동기되고, 상기 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 반주기에 대응하는 윈도우 또는 듀레이션을 가질 수 있다. 따라서, 상기 리시버 회로(200)는 상기 입력 데이터(DQ<0:n>)의 윈도우 또는 듀레이션에 비해 상기 제 1 내지 제 4 데이터(D0, D1, D2, D3)의 윈도 또는 듀레이션을 확장시킬 수 있다.
본 발명의 실시예에서, 상기 병렬화기(220)는 직렬 형태의 데이터를 4개의 병렬 형태의 데이터로 변환 또는 정렬하는 것을 예시하였으나, 이에 한정하는 것은 아니다. 어플리케이션에 따라 상기 병렬화기(220)가 생성하는 병렬 형태의 데이터의 개수는 변화될 수 있다. 예를 들어, 상기 병렬화기(220)는 상기 입력 데이터(DQ<0:n>)로부터 8개의 병렬 형태의 데이터를 생성할 수 있고, 상기 멀티 페이즈 클럭 생성기(210)는 서로 45도의 위상 차이를 갖는 8개의 멀티 페이즈 클럭 신호를 생성할 수 있다.
도 3은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성기(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 멀티 페이즈 클럭 생성기(300)는 제 1 플립플롭(310) 및 제 2 플립플롭(320)을 포함할 수 있다. 상기 제 1 및 제 2 플립플롭(310, 320)은 클럭 신호(CLK) 또는 차동 클럭 신호(CLKB)를 수신할 수 있다. 상기 제 1 및 제 2 플립플롭(310, 320)은 각각 상기 클럭 신호(CLK) 및 상기 차동 클럭 신호(CLKB)에 동기하여 동작할 수 있다. 상기 제 1 플립플롭(310)은 예를 들어, 상기 클럭 신호(CLK)에 동기하여 동작할 수 있고, 상기 제 2 플립플롭(320)은 상기 차동 클럭 신호(CLKB)에 동기하여 동작할 수 있다. 상기 제 1 플립플롭(310)은 제 2 및 제 4 멀티 페이즈 클럭 신호(QCLK, QCLKB)를 수신하여 제 1 및 제 3 멀티 페이즈 클럭 신호(ICLK, ICLKB)를 출력할 수 있고, 상기 클럭 신호(CLK)의 한 주기 동안 상기 제 1 및 제 3 멀티 페이즈 클럭 신호(ICLK, ICLKB)의 위상을 유지시킬 수 있다. 상기 제 1 플립플롭(310)은 상기 제 4 멀티 페이즈 클럭 신호(QCLKB)를 제 1 입력 신호로서 수신할 수 있고, 상기 제 2 멀티 페이즈 클럭 신호(QCLK)를 제 2 입력 신호로서 수신할 수 있다. 상기 제 2 플립플롭(320)은 상기 제 1 플립플롭(310)으로부터 출력되는 상기 제 1 및 제 3 멀티 페이즈 클럭 신호(ICLK, ICLKB)를 수신하여 상기 제 2 및 제 4 멀티 페이즈 클럭 신호(QCLK, QCLKB)를 출력할 수 있고, 상기 차동 클럭 신호(CLKB)의 한 주기 동안 상기 제 2 및 제 4 멀티 페이즈 클럭 신호(QCLK, QCLKB)의 위상을 유지시킬 수 있다. 상기 제 2 플립플롭(320)은 제 1 멀티 페이즈 클럭 신호(ICLK)를 제 1 입력 신호로서 수신할 수 있고, 상기 제 3 멀티 페이즈 클럭 신호(ICLKB)를 제 2 입력 신호로서 수신할 수 있다. 상기 제 1 및 제 3 멀티 페이즈 클럭 신호(ICLK, ICLKB)는 서로 180도의 위상 차이를 갖는 차동 신호일 수 있고, 상기 제 2 및 제 4 멀티 페이즈 클럭 신호(QCLK, QCLKB)는 서로 180도의 위상 차이를 갖는 차동 신호일 수 있다. 또한, 상기 제 1 멀티 페이즈 클럭 신호(ICLK)의 위상은 상기 제 2 멀티 페이즈 클럭 신호(QCLK)의 위상보다 90도만큼 앞설 수 있다. 상기 멀티 페이즈 클럭 생성기(300)는 서로의 출력을 입력받는 플립플롭 체인 구조로 이루어지므로, 상기 클럭 신호(CLK)가 입력되는 동안 상기 클럭 신호(CLK)에 비해 2배 낮은 주파수 및 2배 긴 주기를 갖고 토글하는 상기 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 계속하여 생성할 수 있다.
도 4는 본 발명의 실시예에 따른 버퍼(400)의 구성을 보여주는 도면이다. 상기 버퍼(400)는 도 3에 도시된 제 1 및 제 2 플립플롭(310, 320) 중 하나 이상으로 적용될 수 있다. 도 4에서, 상기 버퍼(400)는 입력 신호 쌍을 수신하고, 클럭 신호(CLK)에 기초하여 상기 입력 신호 쌍을 증폭하여 출력 신호 쌍을 생성할 수 있다. 상기 버퍼(400)가 상기 제 2 플립플롭(320)으로 적용되는 경우, 상기 버퍼(400)는 상기 클럭 신호(CLK) 대신에 차동 클럭 신호(CLKB)를 수신할 수 있다. 상기 입력 신호 쌍은 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)일 수 있고, 상기 출력 신호 쌍은 제 1 출력 신호(OUT) 및 제 2 출력 신호(OUTB)일 수 있다. 상기 버퍼(400)가 상기 제 1 플립플롭(310)으로 적용되었을 때, 상기 제 1 입력 신호(IN)는 제 4 멀티 페이즈 클럭(QCLKB)일 수 있고, 상기 제 2 입력 신호(INB)는 제 2 멀티 페이즈 클럭 신호(QCLK)일 수 있다. 상기 제 1 출력 신호(OUT)는 제 1 멀티 페이즈 클럭 신호(ICLK)일 수 있고, 상기 제 2 출력 신호(OUTB)는 제 3 멀티 페이즈 클럭 신호(ICLKB)일 수 있다.
상기 버퍼(400)는 증폭 회로(410), 래치 회로(420) 및 증폭 전류 생성부(430)를 포함할 수 있다. 상기 증폭 회로(410)는 상기 클럭 신호(CLK) 및 상기 입력 신호 쌍(IN, INB)에 기초하여 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(410)는 상기 클럭 신호(CLK)가 제 1 레벨일 때 상기 입력 신호 쌍(IN, INB)에 기초하여 상기 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 레벨은 예를 들어, 로직 하이 레벨일 수 있다. 상기 래치 회로(420)는 상기 클럭 신호(CLK)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 래치하여 상기 출력 신호 쌍(OUT, OUTB)을 생성할 수 있다. 상기 래치 회로(420)는 상기 클럭 신호(CLK)가 제 2 레벨일 때 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 래치할 수 있다. 상기 제 2 레벨은 예를 들어, 로직 로우 레벨일 수 있다.
상기 증폭 전류 생성부(430)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 증폭 전류를 제공할 수 있다. 상기 증폭 전류 생성부(430)는 상기 버퍼(400)의 동작 구간에 따라 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 제공하는 전류를 변화시킬 수 있다. 상기 버퍼(400)는 제 1 동작 구간 및 제 2 동작 구간에서 동작할 수 있다. 상기 제 1 및 제 2 동작 구간은 상기 클럭 신호(CLK)에 기초하여 결정될 수 있다. 상기 제 1 동작 구간은 상기 클럭 신호(CLK)가 상기 버퍼(400)로 입력되지 않는 초기 동작 구간일 수 있다. 상기 제 2 동작 구간은 상기 클럭 신호(CLK)가 상기 버퍼(400)로 입력되거나 입력 된 이후의 노멀 동작 구간일 수 있다. 상기 증폭 전류 생성부(430)는 제 1 동작 구간에서 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 서로 다른 크기의 전류를 제공할 수 있다. 상기 증폭 전류 생성부(430)는 상기 제 1 동작 구간에서 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 서로 다른 크기의 전류를 제공하여 상기 입력 신호 쌍(IN, INB)과 무관하게 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 서로 다르게 변화시킬 수 있다. 예를 들어, 상기 제 1 동작 구간에서 상기 증폭 전류 생성부(430)에 의해 상기 제 1 출력 노드(ON1)로 제공되는 전류는 상기 제 2 출력 노드(ON2)로 제공되는 전류보다 작을 수 있다. 상기 증폭 전류 생성부(430)는 상기 제 2 동작 구간에서 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 동일한 크기의 전류를 제공할 수 있다.
상기 버퍼(400)가 도 3에 도시된 상기 멀티 페이즈 클럭 생성기(300)로 적용되었을 때, 상기 버퍼(400)는 동작 초기에 준안정 상태(metastable state)가 될 수 있다. 상기 멀티 페이즈 클럭 생성기(300)의 동작 초기에 상기 제 1 내지 제 4 멀티 페이즈 클럭(ICLK, QCLK, ICLKB, QCLKB)의 위상 및 상태는 특정될 수 없다. 예를 들어, 상기 제 1 및 제 3 멀티 페이즈 클럭(ICLK, ICLKB)은 서로 동일한 레벨을 가질 수 있고, 상기 제 2 및 제 4 멀티 페이즈 클럭(QCLK, QCLKB)은 서로 동일한 레벨을 가질 수 있다. 따라서, 상기 제 1 및 제 2 플립플롭(310, 320)은 상기 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 정확하게 증폭하지 못하고, 상기 클럭 신호(CLK)의 수 주기 동안은 하이 또는 로우 레벨로 토글하는 출력 신호를 생성하지 못할 수 있다. 본 발명의 실시예에 따른 버퍼(400)는 준안정 상태에서 출력 신호가 생성되는 것을 방지하기 위해 버퍼(400)의 초기 동작 구간에 입력 신호 쌍(IN, INB)에 무관하게 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 출력 신호 쌍(OUT, OUTB)이 특정 레벨을 갖도록 생성되면, 클럭 신호(CLK)에 기초하여 수행되는 다음 증폭 및 래치 동작에서는 입력 신호 쌍(IN, INB)에 따라 정확한 출력 신호 쌍(OUT, OUTB)이 생성될 수 있다.
도 4에서, 상기 증폭 전류 생성부(430)는 제 1 로드 회로(510) 및 제 2 로드 회로(520)를 포함할 수 있다. 상기 제 1 로드 회로(510)는 제 1 동작 구간에서 제 1 전류를 상기 제 1 출력 노드(ON1)로 제공할 수 있고, 상기 제 2 로드 회로(520)는 제 1 동작 구간에서 제 2 전류를 상기 제 2 출력 노드(ON2)로 제공할 수 있다. 상기 제 1 전류의 크기는 상기 제 2 전류의 크기보다 작을 수 있다. 상기 제 1 및 제 2 로드 회로(510, 520)는 상기 제 2 동작 구간에서 동일한 크기의 전류를 각각 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 제공할 수 있다.
상기 제 1 로드 회로(510)는 제 1 로드 저항(511), 제 2 로드 저항(512) 및 제 3 로드 저항(513)을 포함할 수 있다. 상기 제 1 로드 저항(511), 제 2 로드 저항(512) 및 제 3 로드 저항(513)은 전원전압(VDD)과 상기 제 1 출력 노드(ON1) 사이에 직렬로 연결될 수 있다. 상기 제 2 로드 회로(520)는 제 4 로드 저항(521), 제 5 로드 저항(522), 제 6 로드 저항(523) 및 제 1 오프셋 스위치(524)를 포함할 수 있다. 상기 제 4 로드 저항(521), 제 5 로드 저항(522) 및 제 6 로드 저항(523)은 상기 전원전압(VDD)과 상기 제 2 출력 노드(ON2) 사이에 직렬로 연결될 수 있다. 상기 제 4 로드 저항(521)은 상기 제 1 로드 저항(511)과 대응하는 저항 값을 가질 수 있고, 상기 제 5 로드 저항(522)은 상기 제 2 로드 저항(512)과 대응하는 저항 값을 가질 수 있으며, 상기 제 6 로드 저항(523)은 상기 제 3 로드 저항(513)과 대응하는 저항 값을 가질 수 있다. 도 3에서, 상기 제 1 로드 저항(511), 제 3 로드 저항(513), 제 4 로드 저항(521) 및 제 6 로드 저항(523)은 각각 1개의 저항 소자를 포함할 수 있고, 상기 제 2 로드 저항(522) 및 제 4 로드 저항(522)은 복수의 저항 소자를 포함할 수 있다. 하지만, 각각의 로드 저항이 구비하는 저항 소자의 개수를 한정하려는 것은 아니다.
상기 제 1 오프셋 스위치(524)는 상기 클럭 신호(CLK)에 기초하여 상기 제 5 로드 저항(522) 및 제 6 로드 저항(523) 사이의 노드(B1)로 상기 전원전압(VDD)을 제공할 수 있다. 상기 제 1 오프셋 스위치(524)는 상기 제 1 동작 구간에서 상기 전원전압(VDD)을 상기 제 5 로드 저항(522) 및 제 6 로드 저항(523) 사이의 노드(B1)로 제공할 수 있다. 상기 제 1 오프셋 스위치(524)는 상기 제 2 동작 구간에서 턴오프될 수 있다. 상기 제 1 오프셋 스위치(524)는 제 1 피모스 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 동작 제어신호(CLKEN)를 수신하고, 소스로 상기 전원전압(VDD)을 수신하며, 드레인이 상기 제 5 로드 저항(522) 및 제 6 로드 저항(523) 사이의 노드(B1)와 연결될 수 있다. 상기 동작 제어신호(CLKEN)는 상기 제 1 동작 구간과 제 2 동작 구간을 구분하는 신호로서, 상기 클럭 신호(CLK)가 입력되지 않을 때 인에이블 상태로 유지될 수 있다. 예를 들어, 상기 제 1 동작 구간은 상기 클럭 신호(CLK)가 토글하는 구간일 수 있고, 상기 제 2 동작 구간은 상기 클럭 신호(CLK)가 토글하지 않는 구간일 수 있다. 도 5를 함께 참조하면, 상기 동작 제어신호(CLKEN)는 상기 클럭 신호(CLK)가 입력되거나 입력된 이후에 디스에이블될 수 있다. 상기 동작 제어신호(CLKEN)는 로우 레벨로 인에이블되고, 하이 레벨로 디스에이블될 수 있다. 또한, 동작 제어신호(CLKBEN)은 상기 차동 클럭 신호(CLKB)가 입력되지 않을 때 인에이블 상태로 유지될 수 있고, 상기 차동 클럭 신호(CLKB)가 입력되거나 입력된 이후에 디스에이블될 수 있다. 상기 동작 제어신호(CLKEN, CLKBEN)가 디스에이블되는 시점은 상기 클럭 신호(CLK) 또는 상기 차동 클럭 신호(CLKB)가 입력된 이후이면 되고, 상기 시점은 어플리케이션에 따라 변경될 수 있다. 동작 제어신호(CLKBENB)는 상기 동작 제어신호(CLKBEN)가 반전된 신호일 수 있다. 상기 동작 제어신호(CLKEN, CLKBEN, CLKBENB)의 디스에이블 시점은 자유롭게 조절될 수 있다.
상기 제 1 로드 회로(510)는 제 2 오프셋 스위치(514)를 더 포함할 수 있다. 상기 제 2 오프셋 스위치(514)는 상기 제 1 동작 구간에서 상기 전원전압(VDD)을 상기 제 1 로드 저항(511) 및 제 2 로드 저항(512) 사이의 노드(A2)로 제공할 수 있다. 상기 제 2 오프셋 스위치(514)는 상기 제 2 동작 구간에서 턴오프될 수 있다. 상기 제 2 오프셋 스위치(514)는 제 2 피모스 트랜지스터(P2)를 포함할 수 있다. 상기 제 2 피모스 트랜지스터(P2)는 게이트로 상기 동작 제어신호(CLKEN)를 수신하고, 소스가 상기 전원전압(VDD)을 수신하며, 드레인이 상기 제 1 로드 저항(511) 및 제 2 로드 저항(512) 사이의 노드(A2)에 연결될 수 있다.
상기 동작 제어신호(CLKEN)가 인에이블되면, 상기 제 1 및 제 2 오프셋 스위치(524, 514)가 턴온될 수 있다. 이 때, 상기 제 1 로드 회로(510)에서 상기 전원전압(VDD)으로부터 상기 제 2 오프셋 스위치(514), 제 2 로드 저항(512) 및 제 3 로드 저항(513)으로 연결되는 경로를 통해 상기 제 1 출력 노드(ON1)로 전류가 제공되고, 상기 제 2 로드 회로(520)에서, 상기 전원전압(VDD)으로부터 상기 제 1 오프셋 스위치(524) 및 제 6 로드 저항(523)으로 연결되는 경로를 통해 상기 제 2 출력 노드(ON2)로 전류가 제공될 수 있다. 상기 제 2 로드 회로(520)에 형성된 전류 경로의 저항 값은 상기 제 1 로드 회로(510)에 형성된 전류 경로의 저항 값보다 작으므로, 상기 제 1 출력 노드(ON1)에 비해 더 많은 전류가 상기 제 2 출력 노드(ON2)로 제공될 수 있다. 따라서, 상기 제 2 출력 노드(ON2)의 전압 레벨은 상기 제 1 출력 노드(ON1)의 전압 레벨보다 상대적으로 높아질 수 있다. 상기 동작 제어신호(CLKEN)가 디스에이블되면 상기 제 1 및 제 2 오프셋 스위치(524, 514)는 턴오프될 수 있다. 따라서, 상기 제 1 로드 회로(510)에서 상기 전원전압(VDD)으로부터 상기 제 1 로드 저항(511), 제 2 로드 저항(512) 및 제 3 로드 저항(513)으로 연결되는 경로를 통해 상기 제 1 출력 노드(ON1)로 전류가 제공될 수 있다. 상기 제 2 로드 회로(520)에서 상기 전원전압(VDD)으로부터 상기 제 4 로드 저항(521), 제 5 로드 저항(522) 및 제 6 로드 저항(523)으로 연결되는 경로를 통해 상기 제 2 출력 노드(ON2)로 전류가 제공될 수 있다. 상기 제 4 내지 제 6 로드 저항(521, 522, 523)은 각각 제 1 내지 제 3 로드 저항(511, 512, 513)과 대응하는 저항 값을 가지므로, 상기 제 1 및 제 2 로드 회로(510, 520)에 의해 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 동일한 크기의 전류가 제공될 수 있다.
도 4에서, 상기 제 1 로드 회로(510)는 제 1 더미 스위치(515)를 더 포함할 수 있다. 상기 제 1 더미 스위치(515)는 상기 제 2 로드 회로(520)가 제 1 오프셋 스위치(524)를 구비하면서 증가된 로딩을 보상하여 제 1 로드 회로(510)와 제 2 로드 회로(520)의 로딩을 맞추기 위해 위해 구비될 수 있다. 상기 제 1 더미 스위치(515)는 상기 전원전압(VDD)을 수신하고, 상기 제 2 로드 저항(512) 및 제 3 로드 저항(513) 사이의 노드(A1)에 연결될 수 있다. 상기 제 1 더미 스위치(515)는 제 3 피모스 트랜지스터(P3)를 포함할 수 있다. 상기 제 3 피모스 트랜지스터(P3)는 게이트로 전원전압(VDD)을 수신하고, 소스로 상기 전원전압(VDD)을 수신하며, 드레인이 상기 제 2 로드 저항(512) 및 상기 제 3 로드 저항(513) 사이의 노드(A1)에 연결될 수 있다. 상기 제 3 피모스 트랜지스터(P3)는 게이트로 전원전압(VDD)을 수신하므로, 항상 턴오프된 상태를 유지할 수 있다.
상기 제 2 로드 회로(520)는 제 2 더미 스위치(525)를 더 포함할 수 있다. 상기 제 2 더미 스위치(525)는 상기 제 1 로드 회로(510)가 상기 제 2 오프셋 스위치(514)를 구비하면서 증가된 로딩을 보상하여 상기 제 2 로드 회로(520)와 제 1 로드 회로(510)의 로딩을 맞추기 위해 구비될 수 있다. 상기 제 2 더미 스위치(525)는 상기 전원전압(VDD)을 수신하고, 상기 제 4 로드 저항(521) 및 상기 제 5 로드 저항(522) 사이의 노드(B2)에 연결될 수 있다. 상기 제 2 더미 스위치(525)는 제 4 피모스 트랜지스터(P4)를 포함할 수 있다. 상기 제 4 피모스 트랜지스터(P4)는 게이트로 상기 전원전압(VDD)을 수신하고, 소스로 상기 전원전압(VDD)을 수신하며, 드레인이 상기 제 4 로드 저항(521) 및 제 5 로드 저항 사이(522)의 노드(B2)에 연결될 수 있다. 상기 제 4 피모스 트랜지스터(P4)는 게이트로 전원전압(VDD)을 수신하므로, 항상 턴오프된 상태를 유지할 수 있다.
도 5는 본 발명의 실시예에 따른 버퍼(400) 및 상기 버퍼(400)가 적용된 도 3의 멀티 페이즈 클럭 생성기(300)의 동작을 보여주는 타이밍도이다. 도 3 내지 도 5를 참조하여, 본 발명의 실시예에 따른 버퍼(400) 및 멀티 페이즈 클럭 생성기(300)의 동작을 설명하면 다음과 같다. 도 4에 도시된 버퍼(400)가 상기 제 1 플립플롭(310)으로 적용되었을 때, 상기 제 1 입력 신호(IN)는 상기 제 4 멀티 페이즈 클럭 신호(QCLKB)이고, 제 2 입력 신호(INB)는 상기 제 2 멀티 페이즈 클럭 신호(QCLK)일 수 있다. 또한, 상기 제 1 출력 신호(OUT)는 상기 제 1 멀티 페이즈 클럭 신호(ICLK)일 수 있고, 상기 제 2 출력 신호(OUTB)는 상기 제 3 멀티 페이즈 클럭 신호(ICLKB)일 수 있다. 상기 버퍼(400)가 상기 제 2 플립플롭(320)으로 적용되었을 때, 상기 제 1 입력 신호(IN)는 상기 제 1 멀티 페이즈 클럭 신호(ICLK)일 수 있고, 상기 제 2 입력 신호(INB)는 상기 제 3 멀티 페이즈 클럭 신호(ICLKB)일 수 있다. 또한, 상기 제 1 출력 신호(OUT)는 상기 제 2 멀티 페이즈 클럭 신호(QCLK)일 수 있고, 상기 제 2 출력 신호(OUTB)는 상기 제 4 멀티 페이즈 클럭 신호(QCLKB)일 수 있다. 상기 제 1 동작 구간에서 상기 클럭 신호(CLK) 및 상기 차동 클럭 신호(CLKB)는 입력되지 않을 수 있고, 모두 로우 레벨일 수 있다. 따라서, 상기 동작 제어신호(CLKEN)는 인에이블 상태를 유지할 수 있다. 상기 동작 제어신호(CLKEN)가 인에이블 상태일 때, 상기 제 1 플립플롭(310)은 제 1 멀티 페이즈 클럭 신호(ICLK)가 출력되는 출력 노드를 로우 레벨로 변화시키고, 상기 제 3 멀티 페이즈 클럭 신호(ICLKB)가 출력되는 출력 노드를 하이 레벨로 변화시킬 수 있다. 상기 제 2 플립플롭(320)은 제 2 멀티 페이즈 클럭 신호(QCLK)가 출력되는 출력 노드를 로우 레벨로 변화시키고, 상기 제 4 멀티 페이즈 클럭 신호(QCLKB)가 출력되는 출력 노드를 하이 레벨로 변화시킬 수 있다.
제 2 동작 구간에서 상기 클럭 신호(CLK)가 입력되면 상기 동작 제어신호(CLKEN)는 디스에이블될 수 있다. 따라서, 상기 제 1 및 제 2 플립플롭(310, 320)은 일반적인 증폭 및 래치 동작을 수행할 수 있다. 상기 제 1 플립플롭(310)은 하이 레벨을 갖는 상기 제 4 멀티 페이즈 클럭 신호(QCLKB)를 제 1 입력 신호로서 수신하고, 로우 레벨을 갖는 상기 제 2 멀티 페이즈 클럭 신호(QCLK)를 제 2 입력 신호로서 수신할 수 있다. 상기 제 1 플립플롭(310)은 상기 클럭 신호(CLK)의 라이징 에지에 동기하여 하이 레벨을 갖는 제 1 멀티 페이즈 클럭 신호(ICLK)를 제 1 출력 신호로서 출력하고, 로우 레벨을 갖는 제 3 멀티 페이즈 클럭 신호(ICLKB)를 제 2 출력 신호로서 출력할 수 있다. 상기 제 2 플립플롭(320)은 상기 차동 클럭 신호(CLKB)의 라이징 에지에 동기하여 상기 제 1 플립플롭(310)으로부터 출력되는 제 1 멀티 페이즈 클럭 신호(ICLK)를 제 1 입력 신호로서 수신하고, 제 3 멀티 페이즈 클럭 신호(ICLKB)를 제 2 입력 신호로서 수신할 수 있다. 상기 제 1 멀티 페이즈 클럭 신호(ICLK)는 하이 레벨이고 상기 제 3 멀티 페이즈 클럭 신호(ICLKB)는 로우 레벨이므로, 상기 제 2 플립플롭(320)은 하이 레벨을 갖는 제 2 멀티 페이즈 클럭 신호(QCLK)를 출력하고 로우 레벨을 갖는 제 4 멀티 페이즈 클럭 신호(QCLKB)를 출력할 수 있다.
도 6은 본 발명의 실시예에 따른 멀티 페이즈 클럭 생성기(300)의 동작을 종래기술과 비교하여 보여주는 타이밍도이다. 도 6을 참조하면, 상기 클럭 신호(CLK) 및 차동 클럭 신호(CLKB)가 입력되지 않는 초기 동작 구간에서 상기 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 레벨은 특정되지 않을 수 있다. 예를 들어, 상기 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 모두 하이 레벨일 수 있다. 따라서, 상기 클럭 신호(CLK)가 입력되어 상기 멀티 페이즈 클럭 생성기가 동작하더라도, 종래기술에 따른 파형과 같이 초기 동작에서 일정 구간 동안 상기 멀티 페이즈 클럭 생성기로부터 출력되는 멀티 페이즈 클럭 신호는 특정한 레벨을 갖지 못하는 준안정 상태가 될 수 있다.
본 발명의 실시예에 따른 버퍼(400)는 클럭 신호(CLK)가 입력되기 전에 상기 제 1 출력 신호(OUT)를 로우 레벨로 만들고, 상기 제 2 출력 신호(OUTB)를 하이 레벨로 만들 수 있다. 이에 따라, 상기 멀티 페이즈 클럭 생성기(300)는 상기 클럭 신호(CLK)가 입력되지 않을 때 상기 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)가 특정 레벨을 갖도록 설정할 수 있다. 따라서, 상기 상기 멀티 페이즈 클럭 생성기(300)는 초기 동작 구간에서도 정확한 레벨을 갖는 멀티 페이즈 클럭 신호를 생성할 수 있고, 종래기술과 같은 준안정 상태 구간 없이 바로 정상적으로 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다.
도 7은 본 발명의 실시예에 따른 버퍼(700)의 구성을 보여주는 도면이다. 도 7에서, 상기 버퍼(700)는 도 3에 도시된 제 1 플립플롭(310) 및 제 2 플립플롭(320)으로 각각 적용될 수 있다. 도 7에서, 상기 버퍼(700)는 증폭 회로(710), 래치 회로(720) 및 증폭 전류 생성부(730)를 포함할 수 있다. 상기 증폭 회로(710)는 클럭 신호(CLK), 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 수신하고, 상기 클럭 신호(CLK) 및 입력 신호 쌍(IN, INB)에 기초하여 제 1 중간 출력 노드(LAT) 및 제 2 중간 출력 노드(LATB)의 전압 레벨을 변화시킬 수 있다. 상기 래치 회로(720)는 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)와 연결되어 제 1 및 제 2 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 래치 회로(720)는 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)의 전압 레벨을 래치하여 상기 제 1 및 제 2 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 래치 회로(720)는 SR 래치 회로 같은 일반적인 래치 회로로 구현될 수 있다.
상기 증폭 전류 생성부(730)는 상기 제 1 및 제 2 입력 신호(IN, INB)에 기초하여 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 전류 생성부(730)는 상기 버퍼(700)로 상기 클럭 신호(CLK)가 입력되지 않을 때, 상기 제 1 및 제 2 입력 신호(IN, INB)와 무관하게 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)의 전압 레벨을 서로 다른 레벨로 변화시킬 수 있다. 상기 증폭 전류 생성부(730)는 크로스 커플드 래치(731) 및 오프셋 스위치(732)를 포함할 수 있다. 상기 크로스 커플드 래치(731)는 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)의 전압 레벨을 래치할 수 있다.
상기 오프셋 스위치(732)는 동작 제어신호(CLKBENB)를 수신하고, 상기 제 1 중간 출력 노드(LAT) 및 접지전압(VSS) 사이에 연결될 수 있다. 상기 오프셋 스위치(732)는 상기 동작 제어신호(CLKBENB)에 기초하여 상기 제 1 중간 출력 노드(LAT)를 상기 접지전압(VSS)으로 디스차지시킬 수 있다. 따라서, 상기 오프셋 스위치(732)가 턴온되면 상기 제 1 중간 출력 노드(LAT)는 로우 레벨이 될 수 있다. 상기 오프셋 스위치(732)는 제 1 엔모스 트랜지스터(N1)를 포함할 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 동작 제어신호(CLKBENB)를 수신하고, 드레인이 상기 제 1 중간 출력 노드(LAT)와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다.
도 7에서, 상기 증폭 전류 생성부(730)는 더미 스위치(733) 및 프리차지 회로(734)를 더 포함할 수 있다. 상기 더미 스위치(733)는 상기 오프셋 스위치(732)가 상기 제 1 중간 출력 노드(LAT)와 상기 접지전압(VSS) 사이에 연결됨으로써 발생할 수 있는 로딩 미스매치를 보상하기 위해 구비될 수 있다. 상기 더미 스위치(733)는 상기 제 2 중간 출력 노드(LATB)와 상기 접지전압(VSS) 사이에 연결될 수 있다. 상기 더미 스위치(733)는 항상 턴오프될 수 있다. 상기 더미 스위치(733)는 제 2 엔모스 트랜지스터(N2)를 포함할 수 있다. 상기 제 2 엔모스 트랜지스터(N2)는 게이트로 상기 접지전압(VSS)을 수신하고, 드레인이 상기 제 2 중간 출력 노드(LATB)와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다.
상기 프리차지 회로(734)는 상기 클럭 신호(CLK)에 기초하여 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)를 프리차지 시킬 수 있다. 상기 프리차지 회로(734)는 제 3 엔모스 트랜지스터(N3) 및 제 4 엔모스 트랜지스터(N4)를 포함할 수 있다. 상기 제 3 엔모스 트랜지스터(N3)는 게이트로 상기 차동 클럭 신호(CLKB)를 수신하고, 드레인이 상기 제 1 중간 출력 노드(LAT)와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다. 상기 제 4 엔모스 트랜지스터(N4)는 게이트로 상기 차동 클럭 신호(CLKB)를 수신하고, 드레인이 상기 제 2 중간 출력 노드(LATB)와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다. 따라서, 상기 제 3 및 제 4 엔모스 트랜지스터(N3, N4)는 상기 차동 클럭 신호(CLKB)가 하이 레벨일 때 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)를 로우 레벨로 프리차지시킬 수 있다.
상기 클럭 신호(CLK)가 입력되지 않아서 상기 동작 제어신호(CLKBENB)가 인에이블 상태일 때, 상기 오프셋 스위치(732)는 턴온되어 상기 제 1 중간 출력 노드(LAT)를 로우 레벨로 디스차지할 수 있다. 상기 제 2 중간 출력 노드(LATB)는 상기 제 1 중간 출력 노드(LAT)에 비해 상대적으로 높은 전압 레벨을 가질 수 있으므로, 상기 제 2 중간 출력 노드(LATB)는 하이 레벨이 될 수 있다. 이후, 상기 클럭 신호(CLK)가 입력되면 상기 동작 제어신호(CLKBENB)는 디스에이블될 수 있고, 상기 버퍼(700)는 상기 제 1 및 제 2 입력 신호(IN, INB)에 기초하여 상기 제 1 및 제 2 중간 출력 노드(LAT, LATB)의 전압 레벨을 변화시킬 수 있다. 따라서, 상기 버퍼(700)는 클럭 신호가 입력되면 정확한 제 1 및 제 2 출력 신호(OUT, OUTB)를 생성할 수 있다. 상기 버퍼(700)를 포함하는 멀티 페이즈 클럭 생성기(300)는 초기 동작 구간에서 제 1 내지 제 4 멀티 페이즈 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 레벨을 특정할 수 있으므로, 준안정 상태에 구간 없이 바로 정상적으로 동작할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (28)
- 클럭 신호가 제 1 레벨일 때 입력 신호 쌍에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로;
제 1 동작 구간에서 상기 제 1 및 제 2 출력 노드로 서로 다른 크기의 전류를 제공하고, 제 2 동작 구간에서 상기 제 1 및 제 2 출력 노드로 동일한 크기의 전류를 제공하는 증폭 전류 생성 회로; 및
상기 클럭 신호가 제 2 레벨일 때 상기 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로를 포함하는 버퍼. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 동작 구간에서, 상기 제 1 출력 노드로 제공되는 전류는 상기 제 2 출력 노드로 제공되는 전류보다 작은 버퍼. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 동작 구간은 상기 클럭 신호가 토글하지 않는 구간을 포함하고, 상기 제 2 동작 구간은 상기 클럭 신호가 토글하는 구간을 포함하는 버퍼. - 삭제
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 증폭 전류 생성 회로는 상기 제 1 동작 구간에서 제 1 전류를 상기 제 1 출력 노드로 제공하는 제 1 로드 회로; 및
상기 제 1 동작 구간에서 상기 제 1 전류보다 큰 제 2 전류를 상기 제 2 출력 노드로 제공하는 제 2 로드 회로를 포함하고,
상기 제 1 및 제 2 로드 회로는 제 2 동작 구간에서 동일한 크기의 전류를 각각 제 1 및 제 2 출력 노드로 제공하는 버퍼. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 1 로드 회로는 전원전압과 상기 제 1 출력 노드 사이에 직렬로 연결되는 제 1 로드 저항, 제 2 로드 저항 및 제 3 로드 저항을 포함하고,
상기 제 2 로드 회로는 상기 전원전압과 제 2 출력 노드 사이에 직렬로 연결되고, 각각 상기 제 1 로드 저항, 제 2 로드 저항 및 제 3 로드 저항과 동일한 저항 값을 갖는 제 4 로드 저항, 제 5 로드 저항 및 제 6 로드 저항; 및
동작 제어신호가 인에이블 상태일 때 상기 전원전압을 상기 제 5 로드 저항 및 상기 제 6 로드 저항 사이의 노드로 제공하고, 상기 동작 제어신호가 디스에이블 상태일 때 턴오프되는 제 1 오프셋 스위치를 포함하는 버퍼. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 제 1 로드 회로는 상기 동작 제어신호가 인에이블 상태일 때 전원전압을 상기 제 1 로드 저항 및 상기 제 2 로드 저항 사이의 노드로 제공하고, 상기 동작 제어신호가 디스에이블 상태일 때 턴오프되는 제 2 오프셋 스위치를 포함하는 버퍼. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 1 로드 회로는 상기 전원전압과 상기 제 2 로드 저항 및 제 3 로드 저항 사이의 노드와 연결되는 제 1 더미 스위치를 더 포함하는 버퍼. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 2 로드 회로는 상기 전원전압과 상기 제 4 로드 저항 및 제 5 로드 저항 사이의 노드와 연결되는 제 2 더미 스위치를 더 포함하는 버퍼. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 동작 제어신호는 상기 클럭 신호가 상기 버퍼로 입력되지 않을 때 인에이블 상태를 유지하고, 상기 클럭 신호가 입력되거나 입력된 이후에 디스에이블되는 버퍼. - 클럭 신호 및 입력 신호 쌍에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로;
전원전압과 상기 제 1 출력 노드 사이에 직렬로 연결되는 제 1 로드 저항, 제 2 로드 저항 및 제 3 로드 저항;
상기 전원전압과 상기 제 2 출력 노드 사이에 직렬로 연결되는 제 4 로드 저항, 제 5 로드 저항 및 제 6 로드 저항;
상기 클럭 신호에 기초하여 상기 전원전압을 상기 제 5 로드 저항 및 상기 제 6 로드 저항 사이의 노드로 제공하는 제 1 오프셋 스위치; 및
상기 클럭 신호에 기초하여 상기 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로를 포함하는 버퍼. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 증폭 회로는 상기 클럭 신호가 제 1 레벨을 가질 때 상기 입력 신호 쌍에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키고,
상기 래치 회로는 상기 클럭 신호가 제 2 레벨을 가질 때 제 1 및 제 2 출력 노드의 전압 레벨을 래치하여 출력 신호 쌍을 생성하는 버퍼. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 1 오프셋 스위치는 상기 클럭 신호가 상기 버퍼로 입력되지 않을 때 상기 전원전압을 상기 제 5 로드 저항으로 제공하고, 상기 클럭 신호가 입력되거나 입력된 이후에 턴오프되는 버퍼. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 클럭 신호에 기초하여 상기 제 1 로드 저항 및 제 2 로드 저항 사이의 노드로 상기 전원전압을 제공하는 제 2 오프셋 스위치를 더 포함하는 버퍼. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 전원전압과 상기 제 2 로드 저항 및 상기 제 3 로드 저항 사이의 노드와 연결되는 제 1 더미 스위치를 더 포함하는 버퍼. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 전원전압과 상기 제 4 로드 저항 및 상기 제 5 로드 저항 사이의 노드와 연결되는 제 2 더미 스위치를 더 포함하는 버퍼. - 클럭 신호 및 입력 신호 쌍에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로;
상기 클럭 신호가 입력되지 않을 때, 상기 입력 신호 쌍과 무관하게 상기 제 1 및 제 2 출력 노드를 서로 다른 전압 레벨로 변화시키는 증폭 전류 생성부; 및
상기 클럭 신호에 기초하여 상기 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 래치하여 출력 신호 쌍을 생성하는 래치 회로를 포함하는 버퍼. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 증폭 전류 생성부는 상기 클럭 신호가 입력되거나 입력된 이후에 상기 제 1 및 제 2 출력 노드로 동일한 크기의 전류를 제공하는 버퍼. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 18 항에 있어서,
상기 증폭 회로는 상기 클럭 신호가 제 1 레벨을 가질 때 상기 입력 신호 쌍에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키고,
상기 래치 회로는 상기 클럭 신호가 제 2 레벨을 가질 때 제 1 및 제 2 출력 노드의 전압 레벨을 래치하여 상기 출력 신호 쌍을 생성하는 버퍼. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 18 항에 있어서,
상기 증폭 전류 생성부는 전원전압과 상기 제 1 출력 노드 사이에 직렬로 연결되는 제 1 로드 저항, 제 2 로드 저항 및 제 3 로드 저항;
상기 전원전압과 상기 제 2 출력 노드 사이에 직렬로 연결되는 제 4 로드 저항, 제 5 로드 저항 및 제 6 로드 저항;
동작 제어신호에 기초하여 상기 제 5 로드 저항 및 제 6 로드 저항 사이의 노드로 상기 전원전압을 제공하는 제 1 오프셋 스위치를 포함하는 버퍼. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 증폭 전류 생성부는 상기 동작 제어신호에 기초하여 상기 제 1 로드 저항 및 제 2 로드 저항 사이로 상기 전원전압을 제공하는 제 2 오프셋 스위치를 더 포함하는 버퍼. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 증폭 전류 생성부는 상기 전원전압과 상기 제 2 로드 저항 및 제 3 로드 저항 사이의 노드와 연결되는 제 1 더미 스위치를 더 포함하는 버퍼. - ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈제 21 항에 있어서,
상기 증폭 전류 생성부는 상기 전원전압과 상기 제 4 로드 저항 및 제 5 로드 저항 사이의 노드와 연결되는 제 2 더미 스위치를 더 포함하는 버퍼. - ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈제 20 항에 있어서,
상기 동작 제어신호는 상기 클럭 신호가 상기 버퍼로 입력되지 않을 때 인에이블 상태를 유지하고, 상기 클럭 신호가 상기 버퍼로 입력되거나 입력된 이후에 디스에이블되는 버퍼. - 클럭 신호, 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 및 제 2 중간 출력 노드의 전압 레벨을 변화시키는 증폭 회로;
상기 클럭 신호가 입력되지 않을 때, 상기 제 1 및 제 2 입력 신호와 무관하게 상기 제 1 및 제 2 중간 출력 노드를 서로 다른 전압 레벨로 변화시키는 증폭 전류 생성부; 및
상기 제 1 및 제 2 중간 출력 노드의 전압 레벨을 래치하여 제 1 출력 신호 및 제 2 출력 신호를 생성하는 래치 회로를 포함하는 버퍼. - ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈제 25 항에 있어서,
상기 증폭 전류 생성부는 상기 제 1 및 제 2 중간 출력 노드의 전압 레벨을 래치하는 크로스 커플드 래치; 및
동작 제어신호에 기초하여 상기 제 1 중간 출력 노드로부터 접지전압으로 전류를 디스차지하는 오프셋 스위치를 포함하는 버퍼. - ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제 26 항에 있어서,
상기 제 2 중간 출력 노드와 상기 접지전압을 연결하는 더미 스위치를 더 포함하는 버퍼. - ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈제 26 항에 있어서,
상기 증폭 전류 생성부는 상기 클럭 신호에 기초하여 상기 제 1 및 제 2 중간 출력 노드를 프리차지하는 프리차지 회로를 더 포함하는 버퍼.
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