KR20210141061A - 클럭 래치 회로 및 이를 이용하는 클럭 생성 회로 - Google Patents

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Abstract

클럭 래치 회로는 증폭 회로, 래치 회로, 제 1 전류원 및 제 2 전류원을 포함할 수 있다. 상기 증폭 회로는 클럭 신호, 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 신호 및 제 2 출력 신호의 전압 레벨을 변화시킬 수 있다. 상기 래치 회로는 상기 클럭 신호의 상보 신호에 기초하여 상기 제 1 출력 신호 및 상기 제 2 출력 신호의 전압 레벨을 유지시킬 수 있다. 상기 제 1 전류원은 상기 증폭 회로를 활성화시키는 제 1 전류가 흐르게 할 수 있다. 상기 제 2 전류원은 상기 래치 회로를 활성화시키고 상기 제 1 전류와 다른 제 2 전류가 흐르게 할 수 있다.

Description

클럭 래치 회로 및 이를 이용하는 클럭 생성 회로 {CLOCKED LATCH CIRCUIT AND A CLOCK GENERATING CIRCUIT USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 클럭 래치 회로 및 이를 이용하는 클럭 생성 회로에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 입력 신호를 증폭하고 증폭된 신호를 래치하기 위해 클럭 래치 회로를 구비할 수 있다. 상기 클럭 래치 회로는 클럭 신호에 동기하여 입력 신호를 증폭하여 출력 신호를 생성하고, 출력 신호의 전압 레벨을 유지시킬 수 있다. 예를 들어, 상기 클럭 래치 회로는 상기 클럭 신호가 로직 하이 레벨일 때 상기 입력 신호를 증폭하여 출력 신호의 전압 레벨을 변화시키고, 상기 클럭 신호가 로직 로우 레벨일 때 상기 출력 신호의 전압 레벨을 유지시킬 수 있다.
컴퓨터 시스템의 동작 속도가 증가하면서, 상기 클럭 신호의 주파수가 증가하고 상기 클럭 신호의 진폭은 작아지고 있다. 또한, 입력 신호의 스윙 폭도 감소되고 있다. 상기 입력 신호 및 상기 클럭 신호의 진폭이 감소되는 상황에서, 상기 클럭 래치 회로가 상기 입력 신호를 정확하게 증폭할 수 있도록 하기 위해서는 상기 클럭 래치 회로의 트랜지스터 사이즈를 조절해야 한다. 하지만, 트랜지스터의 사이즈를 조절하는 경우, 상기 클럭 래치 회로의 동작 주파수 범위가 제한될 수 있다.
본 발명의 실시예는 증폭 회로와 래치 회로를 활성화시키는 전류를 다양하게 변화시켜 고속 동작이 가능하면서도 넒은 주파수 범위를 갖는 신호를 증폭 및 래치할 수 있는 클럭 래치 회로를 제공할 수 있다.
본 발명의 실시예는 상기 클럭 래치 회로를 이용하여 다양한 위상 및 주파수를 갖는 클럭 신호들을 생성할 수 있는 클럭 생성 회로를 제공할 수 있다.
본 발명의 실시예에 따른 클럭 래치 회로는 제 1 출력 노드, 제 2 출력 노드 및 제 1 노드 사이에 연결되고, 클럭 신호, 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키며, 상기 제 1 및 제 2 출력 노드는 제 1 전원 전압이 공급되는 단자와 연결되는 증폭 회로; 상기 제 1 출력 노드, 상기 제 2 출력 노드 및 제 2 노드 사이에 연결되고, 상기 클럭 신호의 상보 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 래치 회로; 제 1 노드로부터 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하는 제 1 전류원; 및 상기 제 2 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류와 다른 제 2 전류가 흐르게 하는 제 2 전류원을 포함할 수 있다.
본 발명의 실시예에 따른 클럭 래치 회로는 제 1 전원 전압이 공급되는 단자 및 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로; 상기 제 1 전원 전압이 공급되는 단자 및 제 2 공통 노드 사이에 연결되고, 상기 제 1 및 제 2 출력 노드의 전압 레벨에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 래치 회로; 클럭 신호에 기초하여 상기 제 1 공통 노드로부터 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하는 제 1 활성화 회로; 및 상기 클럭 신호에 기초하여 상기 제 2 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류와 다른 제 2 전류가 흐르게 하는 제 2 활성화 회로를 포함할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 제 1 전원 전압이 공급되는 단자와 제 1 노드 사이에 연결되고, 제 1 제어 클럭 신호, 제 1 클럭 신호 및 제 3 클럭 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드를 통해 제 2 클럭 신호 및 제 4 클럭 신호를 출력하는 제 1 증폭 회로; 상기 제 1 전원 전압이 공급되는 단자와 제 2 노드 사이에 연결되고, 상기 제 2 제어 클럭 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 제 1 래치 회로; 상기 제 1 전원 전압이 공급되는 단자와 상기 제 1 노드 사이에 연결되고, 상기 제 2 제어 클럭 신호, 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 3 출력 노드 및 제 4 출력 노드를 통해 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호를 출력하는 제 2 증폭 회로; 상기 제 1 전원 전압이 공급되는 단자와 상기 제 2 노드 사이에 연결되고, 상기 제 1 제어 클럭 신호에 기초하여 상기 제 3 및 제 4 출력 노드의 전압 레벨을 유지시키는 제 2 래치 회로; 상기 제 1 노드로부터 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하는 제 1 전류원; 및 상기 제 2 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류와 다른 제 2 전류가 흐르게 하는 제 2 전류원을 포함할 수 있다.
본 발명의 실시예에 따른 클럭 생성 회로는 제 1 전원 전압이 공급되는 단자와 제 1 공통 노드 사이에 연결되고, 제 1 클럭 신호 및 제 3 클럭 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드를 통해 제 2 클럭 신호 및 제 4 클럭 신호를 출력하는 제 1 증폭 회로; 상기 제 1 전원 전압이 공급되는 단자와 제 2 공통 노드 사이에 연결되고, 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 제 1 래치 회로; 상기 제 1 전원 전압이 공급되는 단자와 제 3 공통 노드 사이에 연결되고, 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 3 출력 노드 및 제 4 출력 노드를 통해 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호를 출력하는 제 2 증폭 회로; 상기 제 1 전원 전압이 공급되는 단자와 제 4 공통 노드 사이에 연결되고, 상기 제 3 및 제 4 출력 노드의 전압 레벨을 유지시키는 제 2 래치 회로; 제 1 제어 클럭 신호에 기초하여 상기 제 1 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하고, 제 2 제어 클럭 신호에 기초하여 상기 제 3 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류가 흐르게 하는 제 1 활성화 회로; 및 상기 제 2 제어 클럭 신호에 기초하여 상기 제 2 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 제 2 전류가 흐르게 하고, 상기 제 1 제어 클럭 신호에 기초하여 상기 제 4 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 2 전류가 흐르게 하는 제 2 활성화 회로를 포함할 수 있다.
본 발명의 실시예는 출력 신호의 진폭을 증가시키고, 클럭 래치 회로가 동작하는 주파수 대역을 확장시킬 수 있다. 또한, 클럭 래치 회로의 초기 동작의 정확성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 클럭 래치 회로의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 클럭 래치 회로의 구성을 보여주는 도면이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 리셋 회로의 구성을 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 클럭 래치 회로로부터 생성되는 출력 신호와 일반적인 클럭 래치 회로로부터 생성되는 출력 신호를 보여주는 타이밍도이다.
도 5는 본 발명의 실시예에 따른 클럭 래치 회로로부터 생성되는 출력 신호와 일반적인 클럭 래치 회로로부터 생성되는 출력 신호를 보여주는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 클럭 래치 회로로부터 생성되는 출력 신호와 일반적인 클럭 래치 회로로부터 생성되는 출력 신호를 보여주는 타이밍도이다.
도 7은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면이다.
도 9는 본 발명의 실시예에 따른 클럭 생성 회로의 동작을 보여주는 타이밍도이다.
도 10은 본 발명의 실시예에 따른 클럭 생성 회로로부터 생성되는 출력 신호와 일반적인 클럭 생성 회로로부터 생성되는 출력 신호를 보여주는 타이밍도이다.
도 11은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 클럭 래치 회로(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 클럭 래치 회로(100)는 클럭 신호(CLK), 제 1 입력 신호(IN1) 및 제 2 입력 신호(IN2)를 수신하여 제 1 출력 신호(OUT) 및 제 2 출력 신호(OUTB)를 생성할 수 있다. 상기 클럭 래치 회로(100)는 상기 클럭 신호(CLK)에 기초하여 증폭 동작과 래치 동작을 순차적으로 수행할 수 있다. 상기 클럭 래치 회로(100)는 상기 클럭 신호(CLK)에 기초하여 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 차동 증폭하여 상기 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압 레벨을 변화시키고, 상기 클럭 신호의 상보 신호(CLKB)에 기초하여 상기 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압 레벨을 유지시킬 수 있다. 일 실시예에서, 상기 제 1 및 제 2 입력 신호(IN1, IN2)는 차동 신호 쌍일 수 있고, 상기 제 2 입력 신호(IN2)는 상기 제 1 입력 신호(IN1)와 상보되는 전압 레벨을 갖는 상보 신호일 수 있다. 일 실시예에서, 상기 제 1 입력 신호(IN1)는 싱글 엔디드 (single ended) 신호일 수 있고, 상기 제 2 입력 신호(IN2)는 기준 전압 (reference voltage)일 수 있다. 상기 기준 전압은 상기 제 1 입력 신호(IN1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다.
상기 클럭 래치 회로(100)는 증폭 회로(110), 래치 회로(120), 제 1 전류원(130) 및 제 2 전류원(140)을 포함할 수 있다. 상기 증폭 회로(100)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)에 기초하여 상기 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(110)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 출력 신호(OUTB)의 전압 레벨을 변화시키고, 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 1 출력 신호(OUT)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(110)는 제 1 출력 노드(ON1), 제 2 출력 노드(ON2) 및 제 1 노드(N1) 사이에 연결될 수 있다. 상기 제 1 및 제 2 출력 노드(ON1, ON2)는 제 1 전원 전압(V1)이 공급되는 단자(101)와 연결될 수 있다. 상기 제 1 출력 노드(ON1)로부터 상기 제 1 출력 신호(OUT)가 출력될 수 있고, 상기 제 2 출력 노드(ON2)로부터 상기 제 2 출력 신호(OUTB)가 출력될 수 있다. 상기 증폭 회로(110)는 상기 클럭 신호(CLK)에 기초하여 활성화될 수 있다. 상기 증폭 회로(110)는 상기 클럭 신호(CLK)에 동기하여 상기 제 1 및 제 2 입력 신호(IN1, IN2)를 증폭하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(110)는 상기 클럭 신호(CLK)가 로직 하이 레벨일 때, 상기 제 1 입력 신호(IN1)의 전압 레벨에 따라 상기 제 2 출력 노드(ON2)의 전압 레벨을 변화시키고 상기 제 2 입력 신호(IN2)의 전압 레벨에 따라 상기 제 1 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 증폭 회로(110)는 상기 클럭 신호(CLK)가 로직 로우 레벨일 때, 비활성화될 수 있다.
상기 클럭 래치 회로(100)는 제 1 로드 저항(R1) 및 제 2 로드 저항(R2)을 더 포함할 수 있다. 상기 제 2 출력 노드(ON2)는 상기 제 1 로드 저항(R1)을 통해 상기 제 1 전원 전압(V1)이 공급되는 단자(101)와 연결될 수 있고, 상기 제 1 출력 노드(ON1)는 상기 제 2 로드 저항(R2)을 통해 상기 제 1 전원 전압(V1)이 공급되는 단자(101)와 연결될 수 있다. 상기 제 1 및 제 2 로드 저항(R1, R2)은 서로 동일한 저항 값을 가질 수 있다. 일 실시예에서, 상기 제 2 로드 저항(R2)은 상기 제 1 로드 저항(R1)과 다른 저항 값을 가질 수도 있다.
상기 래치 회로(120)는 상기 클럭 신호의 상보 신호(CLKB)에 기초하여 활성화될 수 있다. 상기 래치 회로(120)는 상기 클럭 신호의 상보 신호(CLKB)에 동기하여 상기 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압 레벨을 유지시킬 수 있다. 상기 래치 회로(120)는 상기 클럭 신호의 상보 신호(CLKB)가 로직 하이 레벨일 때, 상기 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압 레벨을 유지시킬 수 있다. 상기 래치 회로(120)는 상기 제 1 출력 신호(OUT)의 전압 레벨에 기초하여 상기 제 2 출력 신호(OUTB)의 전압 레벨을 유지시키고, 상기 제 2 출력 신호(OUTB)의 전압 레벨에 기초하여 상기 제 1 출력 신호(OUT1)의 전압 레벨을 유지시킬 수 있다. 상기 래치 회로(120)는 상기 제 1 출력 노드(ON1), 상기 제 2 출력 노드(ON2) 및 제 2 노드(N2) 사이에 연결될 수 있다. 상기 래치 회로(120)는 상기 클럭 신호의 상보 신호(CLKB)에 동기하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 유지시킬 수 있다. 상기 래치 회로(120)는 상기 제 1 출력 노드(ON1)의 전압 레벨에 기초하여 상기 제 2 출력 노드(ON2)의 전압 레벨을 유지시킬 수 있고, 상기 제 2 출력 노드(ON2)의 전압 레벨에 기초하여 상기 제 1 출력 노드(ON1)의 전압 레벨을 유지시킬 수 있다.
상기 제 1 전류원(130)은 상기 증폭 회로(110)를 활성화시키기 위해 상기 증폭 회로(110)로부터 제 1 전류(ISEN)가 흐르게 할 수 있다. 상기 제 1 전류원(130)은 상기 제 1 노드(N1)를 통해 상기 제 1 전류(ISEN)가 흐르게 할 수 있다. 상기 제 1 전류원(130)은 상기 제 1 노드(N1)와 제 2 전원 전압(V2)이 공급되는 단자(102) 사이에 연결되고, 상기 제 1 노드(N1)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자(102)로 상기 제 1 전류(ISEN)가 흐르게 할 수 있다. 상기 제 2 전원 전압(V2)은 상기 제 1 전원 전압(V1)보다 낮은 전압 레벨을 가질 수 있다.
상기 제 2 전류원(140)은 상기 래치 회로(120)를 활성화시키기 위해 상기 래치 회로(120)로부터 제 2 전류(ILAT)가 흐르게 할 수 있다. 상기 제 2 전류원(140)은 상기 제 2 노드(N2)를 통해 상기 제 2 전류(ILAT)가 흐르게 할 수 있다. 상기 제 2 전류원(140)은 상기 제 2 노드(N2)와 상기 제 2 전원 전압(V2)이 공급되는 단자(102) 사이에 연결되고, 상기 제 2 노드(N2)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자로 상기 제 2 전류(ILAT)가 흐르게 할 수 있다. 상기 제 2 전류(ILAT)는 상기 제 1 전류(ISEN)와 다를 수 있다. 일 실시예에서, 상기 제 2 전류(ILAT)는 상기 제 1 전류(ISEN)보다 클 수 있다.
상기 제 1 전류원(130)은 제 1 전류 제어 신호(CON1)를 더 수신하고, 상기 제 1 전류 제어 신호(CON1)에 기초하여 상기 제 1 전류(ISEN)의 양을 변화시키는 가변 전류원일 수 있다. 상기 제 2 전류원(140)은 제 2 전류 제어 신호(CON2)를 더 수신하고, 상기 제 2 전류 제어 신호(CON2)에 기초하여 상기 제 2 전류의 양을 변화시키는 가변 전류원일 수 있다. 상기 제 1 및 제 2 전류 제어 신호(CON1, CON2)는 복수 비트를 갖는 디지털 코드 신호일 수도 있고, 다양한 전압 레벨을 갖는 아날로그 전압 신호일 수도 있다.
상기 증폭 회로(110)는 제 1 입력 트랜지스터(TI1), 제 2 입력 트랜지스터(TI2) 및 제 1 인에이블 트랜지스터(TE1)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(TI1), 상기 제 2 입력 트랜지스터(TI2) 및 상기 제 1 인에이블 트랜지스터(TE1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(TI1)는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 출력 노드(ON2)와 제 1 공통 노드(CN1) 사이를 연결할 수 있다. 상기 제 1 입력 트랜지스터(TI1)의 드레인 및 소스는 상기 제 2 출력 노드(ON2) 및 상기 제 1 공통 노드(CN1)와 각각 연결되고, 상기 제 1 입력 트랜지스터(TI1)의 게이트는 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 입력 트랜지스터(TI1)는 상기 제 1 입력 신호(IN1)가 로직 하이 레벨일 때 상기 제 2 출력 노드(ON2)와 상기 제 1 공통 노드(CN1) 사이를 연결하고, 상기 제 1 입력 신호(IN1)가 로직 로우 레벨일 때 상기 제 2 출력 노드(ON2)와 상기 제 1 공통 노드(CN1)를 전기적으로 분리시킬 수 있다. 상기 제 2 입력 트랜지스터(TI2)는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 1 출력 노드(ON1)와 상기 제 1 공통 노드(CN1) 사이를 연결할 수 있다. 상기 제 2 입력 트랜지스터(TI2)의 드레인 및 소스는 상기 제 1 출력 노드(ON1) 및 제 1 공통 노드(CN1)와 각각 연결되고, 상기 제 2 입력 트랜지스터(TI2)의 게이트는 상기 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 입력 트랜지스터(TI2)는 상기 제 2 입력 신호(IN2)가 로직 하이 레벨일 때 상기 제 1 출력 노드(ON1)와 상기 제 1 공통 노드(CN1) 사이를 연결하고, 상기 제 2 입력 신호(IN2)가 로직 로우 레벨일 때 상기 제 1 출력 노드(ON1)와 상기 제 1 공통 노드(CN1)를 전기적으로 분리시킬 수 있다. 상기 제 1 인에이블 트랜지스터(TE1)는 상기 클럭 신호(CLK)에 기초하여 상기 제 1 공통 노드(CN1)와 상기 제 1 노드(N1) 사이를 연결할 수 있다. 상기 제 1 인에이블 트랜지스터(TE1)의 드레인 및 소스는 상기 제 1 공통 노드(CN1) 및 상기 제 1 노드(N1)와 각각 연결되고, 상기 제 1 인에이블 트랜지스터(TE1)의 게이트는 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 제 1 인에이블 트랜지스터(TE1)는 상기 클럭 신호(CLK)가 로직 하이 레벨일 때 상기 제 1 공통 노드(CN1)와 상기 제 1 노드(N1)를 연결하고, 상기 클럭 신호(CLK)가 로직 로우 레벨일 때 상기 제 1 공통 노드(CN1)와 상기 제 1 노드(N1)를 전기적으로 분리시킬 수 있다.
상기 래치 회로(120)는 제 1 래치 트랜지스터(TL1), 제 2 래치 트랜지스터(TL2) 및 제 2 인에이블 트랜지스터(TE2)를 포함할 수 있다. 상기 제 1 래치 트랜지스터(TL1), 상기 제 2 래치 트랜지스터(TL2) 및 상기 제 2 인에이블 트랜지스터(TE2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 래치 트랜지스터(TL1)는 상기 제 1 출력 노드(ON1) 및/또는 제 1 출력 신호(OUT)의 전압 레벨에 기초하여 상기 제 2 출력 노드(ON2)와 제 2 공통 노드(CN2) 사이를 연결할 수 있다. 상기 제 1 래치 트랜지스터(TL1)의 드레인 및 소스는 상기 제 2 출력 노드(ON2) 및 상기 제 2 공통 노드(CN2)와 각각 연결되고, 상기 제 1 래치 트랜지스터(TL1)의 게이트는 상기 제 1 출력 노드(ON1)와 연결되어 상기 제 1 출력 신호(OUT)를 수신할 수 있다. 상기 제 1 래치 트랜지스터(TL1)는 상기 제 1 출력 노드(ON1) 및/또는 상기 제 1 출력 신호(OUT)의 전압 레벨이 로직 하이 레벨일 때 상기 제 2 출력 노드(ON2)와 상기 제 2 공통 노드(CN2) 사이를 연결하고, 상기 제 1 출력 노드(ON1) 및/또는 상기 제 1 출력 신호(OUT)의 전압 레벨이 로직 로우 레벨일 때 상기 제 2 출력 노드(ON2)와 상기 제 2 공통 노드(CN2)를 전기적으로 분리시킬 수 있다. 상기 제 2 래치 트랜지스터(TL2)는 상기 제 2 출력 노드(ON2) 및/또는 제 2 출력 신호(OUTB)의 전압 레벨에 기초하여 상기 제 1 출력 노드(ON1)와 상기 제 2 공통 노드(CN1) 사이를 연결할 수 있다. 상기 제 2 래치 트랜지스터(TL2)의 드레인 및 소스는 상기 제 1 출력 노드(ON1) 및 제 2 공통 노드(CN2)와 각각 연결되고, 상기 제 2 래치 트랜지스터(TL2)의 게이트는 상기 제 2 출력 노드(ON2)와 연결되어 상기 제 2 출력 신호(OUTB)를 수신할 수 있다. 상기 제 2 래치 트랜지스터(TL2)는 상기 제 2 출력 노드(ON2) 및/또는 상기 제 2 출력 신호(OUTB)의 전압 레벨이 로직 하이 레벨일 때 상기 제 1 출력 노드(ON1)와 상기 제 2 공통 노드(CN2) 사이를 연결하고, 상기 제 2 출력 노드(ON2) 및/또는 상기 제 2 출력 신호(OUTB)의 전압 레벨이 로직 로우 레벨일 때 상기 제 1 출력 노드(ON1)와 상기 제 1 공통 노드(CN1)를 전기적으로 분리시킬 수 있다. 상기 제 2 인에이블 트랜지스터(TE2)는 상기 클럭 신호의 상보 신호(CLKB)에 기초하여 상기 제 2 공통 노드(CN2)와 상기 제 2 노드(N2) 사이를 연결할 수 있다. 상기 제 2 인에이블 트랜지스터(TE2)의 드레인 및 소스는 상기 제 2 공통 노드(CN2) 및 상기 제 2 노드(N2)와 각각 연결되고, 상기 제 2 인에이블 트랜지스터(TE2)의 게이트는 상기 클럭 신호의 상보 신호(CLKB)를 수신할 수 있다. 상기 제 2 인에이블 트랜지스터(TE2)는 상기 클럭 신호의 상보 신호(CLKB)가 로직 하이 레벨일 때 상기 제 2 공통 노드(CN2)와 상기 제 2 노드(N2)를 연결하고, 상기 클럭 신호의 상보 신호(CLKB)가 로직 로우 레벨일 때 상기 제 2 공통 노드(CN2)와 상기 제 2 노드(N2)를 전기적으로 분리시킬 수 있다.
일 실시예에서, 상기 증폭 회로(110)는 상기 제 1 및 제 2 입력 트랜지스터(TI1, TI2)만으로 구성되고, 상기 제 1 인에이블 트랜지스터(TE1)와 상기 제 1 전류원(130)이 결합되어 제 1 활성화 회로를 구성할 수 있다. 따라서, 상기 증폭 회로(110)는 상기 제 1 출력 노드(ON1), 상기 제 2 출력 노드(ON2) 및 상기 제 1 공통 노드(CN1) 사이에 연결되는 것으로 수정될 수 있다. 상기 제 1 활성화 회로는 상기 클럭 신호(CLK)에 기초하여 상기 제 1 공통 노드(CN1)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자(102)로 상기 제 1 전류(ISEN)가 흐르게 함으로써, 상기 증폭 회로(110)를 활성화시킬 수 있다. 일 실시예에서, 상기 래치 회로(120)는 상기 제 1 및 제 2 래치 트랜지스터(TL1, TL2)만으로 구성되고, 상기 제 2 인에이블 트랜지스터(TE2)와 상기 제 2 전류원(140)이 결합되어 제 2 활성화 회로를 구성할 수 있다. 따라서, 상기 래치 회로(120)는 상기 제 1 출력 노드(ON1), 상기 제 2 출력 노드(ON2) 및 상기 제 2 공통 노드(CN2) 사이에 연결되는 것으로 수정될 수 있다. 상기 제 2 활성화 회로는 상기 클럭 신호의 상보 신호(CLKB)에 기초하여 상기 제 2 공통 노드(CN2)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자(120)로 제 2 전류(ILAT)가 흐르게 함으로써, 상기 래치 회로(120)를 활성화시킬 수 있다.
본 발명의 실시예에 따른 클럭 래치 회로(100)의 동작을 설명하면 다음과 같다. 제 1 입력 신호(IN1)는 로직 하이 레벨이고, 제 2 입력 신호(IN2)는 로직 로우 레벨을 갖는다고 가정하기로 한다. 상기 클럭 신호(CLK)가 로직 하이 레벨일 때, 상기 클럭 신호의 상보 신호(CLKB)는 로직 로우 레벨일 수 있다. 따라서, 상기 증폭 회로(110)가 활성화되고, 상기 래치 회로(120)는 비활성화될 수 있다. 상기 증폭 회로(110)는 로직 하이 레벨을 갖는 상기 제 1 입력 신호(IN1)에 기초하여 상기 제 2 출력 노드(ON2)와 상기 제 1 노드(N1)를 연결하고, 상기 제 2 출력 노드(ON2)의 전압 레벨을 로직 로우 레벨로 변화시킬 수 있다. 상기 증폭 회로(110)는 로직 로우 레벨을 갖는 상기 제 2 입력 신호(IN2)에 기초하여 상기 제 1 출력 노드(ON1)와 상기 제 1 노드(N1) 사이를 전기적으로 분리시키고, 상기 제 1 출력 노드(ON1)는 로직 하이 레벨이 될 수 있다. 따라서, 상기 제 1 출력 노드(ON1)로부터 로직 하이 레벨을 갖는 제 1 출력 신호(OUT)가 출력되고, 상기 제 2 출력 노드(ON2)로부터 로직 로우 레벨을 갖는 제 2 출력 신호(OUTB)가 출력될 수 있다.
상기 클럭 신호(CLK)가 로직 하이 레벨에서 로직 로우 레벨로 천이하면, 상기 클럭 신호의 상보 신호(CLKB)는 로직 로우 레벨에서 로직 하이 레벨로 천이할 수 있다. 따라서, 상기 증폭 회로(110)는 비활성화되고, 상기 래치 회로(120)는 활성화될 수 있다. 상기 래치 회로(120)는 로직 하이 레벨을 갖는 상기 제 1 출력 신호(OUT)에 기초하여 상기 제 2 출력 노드(ON2)와 상기 제 2 노드(N2) 사이를 연결하여 상기 제 2 출력 노드(ON2)가 로직 로우 레벨을 유지하도록 한다. 상기 래치 회로(120)는 로직 로우 레벨을 갖는 상기 제 2 출력 신호(OUTB)에 기초하여 상기 제 1 출력 노드(ON1)와 상기 제 2 노드(N2)를 전기적으로 분리시켜 상기 제 1 출력 노드(ON1)가 로직 하이 레벨을 유지하도록 한다. 따라서, 상기 제 1 출력 신호(OUT)는 상기 클럭 신호(CLK)의 한 주기 동안 로직 하이 레벨을 가질 수 있고, 상기 제 2 출력 신호(OUTB)는 상기 클럭 신호(CLK)의 한 주기 동안 로직 로우 레벨을 가질 수 있다. 상기 클럭 신호(CLK)가 다시 로직 로우 레벨에서 로직 하이 레벨로 천이하면, 상기 증폭 회로(110)가 활성화되고, 상기 증폭 회로(110)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)의 로직 레벨에 따라 상기 제 1 및 제 2 출력 신호(OUT1, OUT2)의 전압 레벨을 변화시킬 수 있다. 상기 클럭 신호(CLK)가 토글할 때마다, 상기 증폭 회로(110) 및 상기 래치 회로(120)가 교대로 활성화되고, 상기 클럭 래치 회로(100)는 증폭 동작과 래치 동작을 교대로 수행할 수 있다.
도 2는 본 발명의 실시예에 따른 클럭 래치 회로(200)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 클럭 래치 회로(200)는 도 1에 도시된 클럭 래치 회로(100)와 동일한 구성을 갖고 추가적으로 리셋 회로(210)를 포함할 수 있다. 상기 클럭 래치 회로와 동일한 구성 요소에 대해서는 도면 부호를 기재하지 않았으며, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 상기 리셋 회로(210)는 상기 클럭 신호(CLK), 상기 클럭 신호의 상보 신호(CLKB) 및 리셋 신호(RST)를 수신할 수 있다. 상기 리셋 회로(210)는 상기 클럭 신호(CLK), 상기 클럭 신호의 상보 신호(CLKB) 및 상기 리셋 신호(RST)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 리셋 회로(210)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시켜, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 초기 전압 레벨을 설정할 수 있다. 상기 리셋 회로(210)는 상기 리셋 신호(RST)가 인에이블되었을 때, 상기 클럭 신호(CLK)에 기초하여 상기 제 2 출력 노드(ON2) 및/또는 제 2 출력 신호(OUTB)의 전압 레벨을 변화시킬 수 있다. 상기 리셋 회로(210)는 상기 리셋 신호(RST)가 인에이블되었을 때, 상기 클럭 신호의 상보 신호(CLKB)에 기초하여 상기 제 1 출력 노드(ON1) 및/또는 상기 제 1 출력 신호(OUT)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 출력 노드(ON1)가 로직 로우 레벨로 설정되는 경우 상기 제 2 출력 노드(ON2)는 로직 하이 레벨로 설정될 수 있고, 상기 제 1 출력 노드(ON1)가 로직 하이 레벨로 설정되는 경우 상기 제 2 출력 노드(ON2)는 로직 로우 레벨로 설정될 수 있다. 상기 클럭 래치 회로(200)가 동작하지 않을 때 (즉, 상기 클럭 신호(CLK)가 토글하지 않을 때), 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨은 정의되지 않을 수 있다. 상기 클럭 신호(CLK) 및 상기 상보 신호(CLK)가 토글하기 시작하여 상기 클럭 래치 회로(200)가 동작할 때, 상기 제 1 및 제 2 출력 노드(ON1, ON2))의 전압 레벨이 정의되지 않은 경우, 상기 클럭 래치 회로(200)는 상기 제 1 및 제 2 입력 신호(IN1, IN2)의 전압 레벨에 따라 상기 제 1 및 제 2 출력 신호(OUT, OUTB)를 정확하게 생성할 수 없다. 예를 들어, 상기 제 1 및 제 2 출력 신호(OUT, OUTB)는 준안정상태 (meta stable state)가 되어 상기 제 1 전원 전압(V1) 및 상기 제 2 전원 전압(V2) 사이의 전압 범위로 스윙하지 못하고, 작은 스윙 폭을 가질 수 있다. 또한, 가장 좋지 않은 경우 (worst case)에, 상기 제 1 및 제 2 출력 신호(OUT, OUTB)의 전압 레벨이 서로 뒤바뀔 수 있다. 상기 리셋 회로(210)는 상기 클럭 신호(CLK), 상기 상보 신호(CLKB) 및 상기 리셋 신호(RST)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 초기 전압 레벨을 설정할 수 있다. 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 초기 전압 레벨이 설정되면, 상기 클럭 래치 회로(200)는 동작 초기에도 상기 제 1 및 제 2 입력 신호(IN1, IN2)의 로직 레벨에 대응하는 상기 제 1 및 제 2 출력 신호(OUT, OUTB)를 정확하게 생성할 수 있다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 리셋 회로의 구성을 보여주는 도면이다. 도 3a 및 도 3b에 도시된 리셋 회로(300A, 300B)는 도 2에 도시된 리셋 회로(210)로 적용될 수 있다. 도 3a를 참조하면, 상기 리셋 회로(300A)는 제 1 트랜지스터(T11), 제 2 트랜지스터(T12) 및 제 3 트랜지스터(T13)를 포함할 수 있다. 상기 제 1 내지 제 3 트랜지스터(T11, T12, T13)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)의 소스는 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결되고, 상기 제 1 트랜지스터(T11)의 게이트는 상기 리셋 신호(RST)를 수신할 수 있다. 상기 제 2 트랜지스터(T12)의 드레인은 상기 제 2 출력 노드(ON2)와 연결되고, 상기 제 2 트랜지스터(T12)의 소스는 상기 제 1 트랜지스터(T11)의 드레인과 연결되며, 상기 제 2 트랜지스터(T12)의 게이트는 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 제 3 트랜지스터(T13)의 드레인은 상기 제 1 출력 노드(ON1)와 연결되고, 상기 제 3 트랜지스터(T13)의 소스는 상기 제 1 트랜지스터(T11)의 드레인과 연결되며, 상기 제 3 트랜지스터(T13)의 게이트는 상기 클럭 신호의 상보 신호(CLKB)를 수신할 수 있다. 상기 리셋 신호(RST)가 인에이블되면 상기 제 1 트랜지스터(T11)는 상기 제 2 및 제 3 트랜지스터(T12, T13)의 소스들을 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결할 수 있다. 상기 제 2 트랜지스터(T12)는 상기 클럭 신호(CLK)가 로직 하이 레벨일 때 상기 제 2 출력 노드(ON2)를 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결하여 상기 제 2 출력 신호(OUTB)의 전압 레벨을 로직 로우 레벨로 변화시킬 수 있다. 상기 제 3 트랜지스터(T13)는 상기 클럭 신호의 상보 신호(CLKB)가 로직 하이 레벨일 때 상기 제 1 출력 노드(ON1)를 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결하여 상기 제 1 출력 신호(OUT)의 전압 레벨을 로직 로우 레벨로 변화시킬 수 있다.
도 3b를 참조하면, 상기 리셋 회로(300B)는 제 1 트랜지스터(T21), 제 2 트랜지스터(T22), 스위치(SW), 제 3 트랜지스터(T23) 및 제 4 트랜지스터(T24)를 포함할 수 있다. 상기 제 1 내지 제 4 트랜지스터(T21, T22, T23, T24)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T21)의 소스는 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결되고, 상기 제 1 트랜지스터(T21)의 게이트는 상기 리셋 신호(RST)를 수신할 수 있다. 상기 제 2 트랜지스터(T22)의 소스는 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결되고, 상기 제 2 트랜지스터(T22)의 게이트는 상기 리셋 신호(RST)를 수신할 수 있다. 상기 스위치(SW)는 상기 제 1 및 제 2 트랜지스터(T21, T22)의 드레인들 사이에 연결될 수 있다. 상기 스위치(SW)는 상기 리셋 신호(RST)에 기초하여 상기 제 1 및 제 2 트랜지스터(T21, T22)의 드레인들을 서로 연결할 수 있다. 예를 들어, 상기 스위치(SW)는 상기 리셋 신호(RST)가 인에이블되었을 때 상기 제 1 및 제 2 트랜지스터(T21, T22)의 드레인들을 연결할 수 있다. 상기 제 3 트랜지스터(T23)의 드레인은 상기 제 2 출력 노드(ON2)와 연결되고, 상기 제 3 트랜지스터(T23)의 소스는 상기 제 1 트랜지스터(T21)의 드레인과 연결되며, 상기 제 3 트랜지스터(T23)의 게이트는 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 제 4 트랜지스터(T24)의 드레인은 상기 제 1 출력 노드(ON1)와 연결되고, 상기 제 4 트랜지스터(T24)의 소스는 상기 제 2 트랜지스터(T22)의 드레인과 연결되며, 상기 제 4 트랜지스터(T24)의 게이트는 상기 클럭 신호의 상보 신호(CLKB)를 수신할 수 있다. 상기 리셋 신호(RST)가 인에이블되면, 상기 제 1 트랜지스터(T21), 상기 제 2 트랜지스터(T22) 및 상기 스위치(SW)가 턴온되고, 상기 제 3 및 제 4 트랜지스터(T23, T24)의 소스들을 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결할 수 있다. 상기 제 3 트랜지스터(T23)는 상기 클럭 신호(CLK)가 로직 하이 레벨일 때 상기 제 2 출력 노드(ON2)를 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결하여 상기 제 2 출력 신호(OUTB)의 전압 레벨을 로직 로우 레벨로 변화시킬 수 있다. 상기 제 4 트랜지스터(T24)는 상기 클럭 신호의 상보 신호(CLKB)가 로직 하이 레벨일 때 상기 제 1 출력 노드(ON1)를 상기 제 2 전원 전압(V2)이 공급되는 단자와 연결하여 상기 제 1 출력 신호(OUT)의 전압 레벨을 로직 로우 레벨로 변화시킬 수 있다.
도 4는 본 발명의 실시예에 따른 클럭 래치 회로로부터 생성되는 출력 신호와 일반적인 클럭 래치 회로로부터 생성되는 출력 신호의 파형을 보여주는 타이밍도이다. 도 1, 도 2 및 도 4를 함께 참조하면, 상기 클럭 신호(CLK) 및 상기 클럭 신호의 상보 신호(CLKB)가 토글하면, 일반적인 클럭 래치 회로로부터 제 1 및 제 2 출력 신호(OUTP, OUTBP)가 생성되고, 상기 클럭 래치 회로로부터(200) 제 1 및 제 2 출력 신호(OUT, OUTB)가 각각 생성될 수 있다. 일반적인 클럭 래치 회로에서 상기 제 1 전류(ISEN) 및 상기 제 2 전류(ILAT)는 서로 동일하고, 고정된 전류량을 가질 수 있다. 상기 클럭 래치 회로(200)에서 상기 제 1 및 제 2 전류(ISEN, ILAT)는 다양하게 변화될 수 있고, 상기 제 2 전류(ILAT)는 상기 제 1 전류(ISEN)보다 클 수 있다. 상기 제 2 전류(ILAT)가 상기 제 1 전류(ISEN)보다 클 때, 상기 래치 회로(120)의 구동력이 강화되어 상기 출력 신호들(OUT, OUTB)의 스윙 폭은 증가될 수 있다. 따라서, 일반적인 클럭 래치 회로로부터 출력된 출력 신호들(OUTP, OUTBP) 보다 상기 클럭 래치 회로(200)로부터 출력된 출력 신호들(OUT, OUTB)이 더 큰 진폭을 갖고, 더 큰 스윙 폭을 갖는 것을 확인할 수 있다.
도 5는 본 발명의 실시예에 따른 클럭 래치 회로로부터 생성되는 출력 신호와 일반적인 클럭 래치 회로로부터 생성되는 출력 신호의 파형을 보여주는 타이밍도이다. 도 2 및 도 5를 함께 참조하면, 일반적인 클럭 래치 회로는 상기 리셋 회로(210)를 구비하지 않기 때문에, 상기 클럭 신호(CLK) 및 상기 클럭 신호의 상보 신호(CLKB)가 토글하지 않는 동안 상기 제 1 및 제 2 출력 신호(OUTP, OUTBP)의 전압 레벨이 정의되지 않을 수 있다. 따라서, 상기 클럭 신호(CLK) 및 상기 클럭 신호의 상보 신호(CLKB)가 토글하기 시작할 때, 상기 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTBP)가 정상적으로 스윙하지 못하고, 준안정 상태가 될 수 있다. 상기 제 1 및 제 2 출력 신호(OUTP, OUTBP)가 정상적으로 생성되지 못하면, 상기 클럭 래치 회로의 동작 신뢰성을 감소시키고, 상기 클럭 래치 회로로부터 생성된 클럭 신호를 사용하는 내부 회로에 오동작이 발생할 수 있다. 위와 같은 문제를 해결하기 위해, 본 발명의 실시예에 따른 클럭 래치 회로(200)는 리셋 회로(210)를 구비할 수 있다. 상기 리셋 회로(210)는 상기 리셋 신호(RST)가 인에이블되면, 상기 제 1 출력 신호(OUT)의 전압 레벨을 로직 로우 레벨로 설정하고, 상기 제 2 출력 신호(OUTB)의 전압 레벨을 로직 하이 레벨로 설정할 수 있다. 따라서, 상기 클럭 신호(CLK) 및 상기 클럭 신호의 상보 신호(CLKB)가 토글할 때, 상기 제 1 및 제 2 출력 신호(OUT, OUTB)도 정상적인 범위로 스윙할 수 있다. 상기 리셋 회로(210)는 상기 클럭 신호(CLK)의 주파수가 증가하더라도 상기 클럭 래치 회로(200)의 신뢰성을 유지시킬 수 있다.
도 6은 본 발명의 실시예에 따른 클럭 래치 회로로부터 생성되는 출력 신호와 일반적인 클럭 래치 회로로부터 생성되는 출력 신호의 파형을 보여주는 도면이다. 도 1, 도 2 및 도 6을 함께 참조하면, 일반적인 클럭 래치 회로는 넓은 주파수 범위에서 동작하기 어려울 수 있다. 일반적으로, 클럭 래치 회로는 높은 주파수를 갖는 클럭 신호에 기초하여 동작하기 위해 래치 회로를 구성하는 트랜지스터들의 사이즈를 감소시켜야 한다. 상기 트랜지스터들의 사이즈가 감소되면, 높은 주파수를 갖는 클럭 신호에 잘 응답하는 반면, 낮은 주파수를 갖는 클럭 신호에 기초하여 충분한 증폭 동작 및 래치 동작을 수행하지 못할 수 있다. 반대로, 상기 래치 회로를 구성하는 트랜지스터들의 사이즈를 증가시키면, 낮은 주파수를 갖는 클럭 신호에 잘 응답하는 반면, 높은 주파수를 갖는 클럭 신호에 기초하여 충분한 증폭 동작 및 래치 동작을 수행하지 못할 수 있다. 따라서, 높은 주파수의 클럭 신호에 응답하기 위해, 상기 래치 회로를 구성하는 트랜지스터들의 사이즈를 감소시킨 일반적인 클럭 래치 회로는 낮은 주파수를 갖는 클럭 신호(CLK) 및 클럭 신호의 상보 신호(CLKB)에 기초하여, 상기 제 1 및 제 2 출력 신호(OUTP, OUTBP)를 입력 신호에 대응하는 레벨로 변화시키지 못하거나 제 1 및 제 2 출력 신호(OUTP, OUTBP)의 전압 레벨을 충분히 유지시키지 못할 수 있다. 이에 비해, 본 발명의 실시예에 따른 클럭 래치 회로(200)는 래치 회로(120)를 구성하는 트랜지스터들의 사이즈를 변화시키지 않고, 상기 래치 회로(120)를 활성화시키는 상기 제 2 전류(ILAT)의 양을 변화시킬 수 있다. 상기 래치 회로(120)를 구성하는 트랜지스터들의 사이즈를 유지시키고 상기 제 2 전류(ILAT)를 다양하게 변화시키면, 상기 클럭 래치 회로(200)가 낮은 주파수뿐만 아니라 높은 주파수를 갖는 클럭 신호(CLK)를 수신하더라도 충분한 범위로 스윙하는 출력 신호들(OUT, OUTB)를 생성할 수 있다. 따라서, 상기 클럭 래치 회로(200)는 일반적인 래치 회로보다 넓은 주파수 범위에서 동작이 가능할 수 있고, 클럭 래치 회로(200)가 다양한 시스템에서 사용될 수 있도록 한다. 또한, 상기 리셋 회로(210)를 구비하고, 상기 리셋 신호(RST)에 기초하여 상기 출력 신호들(OUT, OUTB)의 초기 전압 레벨을 설정하는 경우, 상기 클럭 래치 회로(200)의 신뢰성 및 동작 주파수 범위를 보다 개선할 수 있다.
도 7은 본 발명의 실시예에 따른 클럭 생성 회로(700)의 구성을 보여주는 블록도이다. 도 7을 참조하면, 상기 클럭 생성 회로(700)는 는 제 1 클럭 래치 회로(710) 및 제 2 클럭 래치 회로(720)를 포함할 수 있다. 상기 제 1 및 제 2 클럭 래치 회로(710, 720)는 제 1 제어 클럭 신호(CK) 및 제 2 제어 클럭 신호(CKB)를 수신할 수 있다. 상기 제 1 및 제 2 클럭 래치 회로(710, 720)는 상기 제 1 제어 클럭 신호(CK) 및 상기 제 2 제어 클럭 신호(CKB)에 각각 동기하여 동작할 수 있다. 상기 제 1 클럭 래치 회로(710)는 제 1 클럭 신호(ICK) 및 제 3 클럭 신호(ICKB)를 수신하고, 제 2 클럭 신호(QCK) 및 제 4 클럭 신호(QCKB)를 출력할 수 있다. 상기 제 1 클럭 래치 회로(710)는 상기 제 1 클럭 신호(ICK) 및 제 3 클럭 신호(ICKB)를 차동 증폭하여 상기 제 2 클럭 신호(QCK) 및 상기 제 4 클럭 신호(QCKB)의 전압 레벨을 변화시키고, 상기 제 2 클럭 신호(QCK) 및 상기 제 4 클럭 신호(QCKB)의 전압 레벨을 래치할 수 있다. 예를 들어, 상기 제 1 클럭 래치 회로(710)는 제 2 제어 클럭 신호(CKB)가 인에이블되었을 때, 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)를 차동 증폭하여 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 클럭 래치 회로(710)는 상기 제 1 제어 클럭 신호(CK)가 인에이블되었을 때, 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)의 전압 레벨을 래치할 수 있다. 상기 제 2 제어 클럭 신호(CKB)는 상기 제 1 제어 클럭 신호(CK)의 상보 신호일 수 있다. 상기 제 1 제어 클럭 신호(CK)가 로직 하이 레벨을 갖는 구간과 상기 제 2 제어 클럭 신호(CKB)가 로직 하이 레벨을 갖는 구간은 서로 중첩되지 않을 수 있다. 상기 제 1 클럭 래치 회로(710)는 상기 제 2 제어 클럭 신호(CK)가 로직 하이 레벨을 갖는 구간에서 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)를 차동 증폭하여 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)를 생성할 수 있고, 상기 제 1 제어 클럭 신호(CK)가 로직 하이 레벨을 갖는 구간에서 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)의 전압 레벨을 유지시킬 수 있다.
상기 제 2 클럭 래치 회로(720)는 상기 제 2 클럭 신호(QCK) 및 상기 제 4 클럭 신호(QCKB)를 수신하고, 상기 제 1 클럭 신호(ICK) 및 상기 제 3 클럭 신호(ICKB)를 출력할 수 있다. 상기 제 2 클럭 래치 회로(720)는 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)를 차동 증폭하여 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 변화시키고, 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 래치할 수 있다. 예를 들어, 상기 제 2 클럭 래치 회로(720)는 상기 제 1 클럭 래치 회로(710)와 반대되는 동작을 수행할 수 있다. 상기 제 2 클럭 래치 회로(720)는 상기 제 1 제어 클럭 신호(CK)가 인에이블되었을 때 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)를 차동 증폭하여 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 클럭 래치 회로(720)는 상기 제 2 제어 클럭 신호(CKB)가 인에이블되었을 때 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 래치할 수 있다. 상기 제 2 클럭 래치 회로(720)는 상기 제 1 제어 클럭 신호(CK)가 로직 하이 레벨을 갖는 구간에서 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)를 차동 증폭하여 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 변화시키고, 상기 제 2 제어 클럭 신호(CKB)가 로직 하이 레벨을 갖는 구간에서 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 유지시킬 수 있다.
상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)의 주파수는 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)의 주파수의 절반일 수 있다. 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)의 주기는 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)의 주기의 2배일 수 있다. 따라서, 상기 클럭 생성 회로(700)는 주파수 분주 회로로서 기능할 수 있다. 상기 제 2 클럭 신호(QCK)는 상기 제 1 클럭 신호(ICK)보다 90만큼 늦은 위상을 가질 수 있다. 상기 제 3 클럭 신호(ICKB)는 상기 제 2 클럭 신호(QCK)보다 90도만큼 늦은 위상을 가질 수 있다. 상기 제 4 클럭 신호(QCKB)는 상기 제 3 클럭 신호(ICKB)보다 90만큼 늦은 위상을 가질 수 있다. 상기 제 1 클럭 신호(ICK)는 상기 제 4 클럭 신호(QCKB)보다 90도만큼 늦은 위상을 가질 수 있다. 상기 제 1 및 제 2 클럭 래치 회로(710, 720)는 서로 입출력 단자가 연결된 체인 구조를 형성하여 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)가 입력되는 동안 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)에 비해 2배 낮은 주파수 및/또는 2배 긴 주기를 갖고 토글하는 상기 제 1 내지 제 4 클럭 신호(ICK, ICKB, QCK, QCKB)를 계속하여 생성할 수 있다. 도 1 및 도 2에 도시된 클럭 래치 회로(100, 200)는 상기 제 1 및 제 2 클럭 래치 회로(710, 720)로 각각 적용될 수 있다.
상기 제 1 및 제 2 클럭 래치 회로(710, 720)는 리셋 신호(RST)를 더 수신할 수 있다. 상기 제 1 클럭 래치 회로(710)는 상기 제 1 제어 클럭 신호(CK), 상기 제 2 제어 클럭 신호(CK2) 및 상기 리셋 신호(RST)에 기초하여 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 클럭 래치 회로(710)는 상기 리셋 신호(RST)가 인에이블되었을 때 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)의 로직 레벨에 따라 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)의 초기 전압 레벨을 설정할 수 있다. 상기 제 2 클럭 래치 회로(720)는 상기 제 1 제어 클럭 신호(CK), 상기 제 2 제어 클럭 신호(CKB) 및 상기 리셋 신호(RST)에 기초하여 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 클럭 래치 회로(720)는 상기 리셋 신호(RST)가 인에이블되었을 때 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)의 로직 레벨에 따라 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 초기 전압 레벨을 설정할 수 있다.
상기 제 1 및 제 2 클럭 래치 회로(710, 720)는 제 1 전류 제어 신호(CON1) 및 제 2 전류 제어 신호(CON2)를 더 포함할 수 있다. 상기 제 1 전류 제어 신호(CON1)는 상기 제 1 클럭 래치 회로(710)의 구성 중 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)를 차동 증폭하는 증폭 회로를 활성화시키는 전류원의 전류량을 변화시킬 수 있다. 상기 제 1 전류 제어 신호(CON1)는 상기 제 2 클럭 래치 회로(720)의 구성 중 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)를 차동 증폭하는 증폭 회로를 활성화시키는 전류원의 전류량을 변화시킬 수 있다. 상기 제 2 전류 제어 신호(CON2)는 상기 제 1 클럭 래치 회로(710)의 구성 중 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)의 전압 레벨을 래치하는 래치 회로를 활성화시키는 전류원의 전류량을 변화시킬 수 있다. 상기 제 2 전류 제어 신호(CON2)는 상기 제 2 클럭 래치 회로(720)의 구성 중 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)의 전압 레벨을 래치하는 래치 회로를 활성화시키는 전류원의 전류량을 변화시킬 수 있다.
도 8은 본 발명의 실시예에 따른 클럭 생성 회로(800)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 클럭 생성 회로(800)는 제 1 증폭 회로(810), 제 1 래치 회로(820), 제 2 증폭 회로(830), 제 2 래치 회로(840), 제 1 전류원(850) 및 제 2 전류원(860)을 포함할 수 있다. 상기 제 1 증폭 회로(810) 및 상기 제 2 증폭 회로(830)는 상기 제 1 전류원(850)과 공통 연결될 수 있고, 상기 제 1 래치 회로(820) 및 상기 제 2 래치 회로(840)는 상기 제 2 전류원(860)과 공통 연결될 수 있다. 상기 제 1 증폭 회로(810)는 상기 제 2 제어 클럭 신호(CKB)에 기초하여 활성화될 수 있다. 상기 제 1 증폭 회로(810)는 제 2 제어 클럭 신호(CKB)에 동기하여 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)를 차동 증폭하여 제 2 및 제 4 클럭 신호(QCK, QCKB)를 생성할 수 있다. 상기 제 1 증폭 회로(810)는 제 1 출력 노드(ON11), 제 2 출력 노드(ON12) 및 제 1 노드(N11) 사이에 연결될 수 있다. 상기 제 1 및 제 2 출력 노드(ON11, ON12)는 제 1 전원 전압(V1)이 공급되는 단자(801)와 연결될 수 있다. 상기 제 1 출력 노드(ON11)로부터 상기 제 2 클럭 신호(QCK)가 출력될 수 있고, 상기 제 2 출력 노드(ON12)로부터 상기 제 4 클럭 신호(QCKB)가 출력될 수 있다. 상기 제 2 출력 노드(ON12)는 제 1 로드 저항(R11)을 통해 상기 제 1 전원 전압(V1)이 공급되는 단자(801)와 연결될 수 있고, 상기 제 1 출력 노드(ON11)는 제 2 로드 저항(R12)을 통해 상기 제 1 전원 전압(V1)이 공급되는 단자(801)와 연결될 수 있다. 상기 제 1 로드 저항(R11)의 저항 값은 상기 제 2 로드 저항(R12)의 저항 값과 동일할 수 있다. 일 실시예에서, 상기 제 1 로드 저항(R11)의 저항 값은 상기 제 2 로드 저항(R12)의 저항 값과 다를 수 있다. 상기 제 1 증폭 회로(810)는 상기 제 2 제어 클럭 신호(CKB)가 인에이블되었을 때 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)에 기초하여 상기 제 1 및 제 2 출력 노드(ON11, ON12)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 증폭 회로(810)는 상기 제 1 클럭 신호(ICK)에 기초하여 상기 제 2 출력 노드(ON12) 및/또는 상기 제 4 클럭 신호(QCKB)의 전압 레벨을 변화시키고, 상기 제 3 클럭 신호(ICKB)에 기초하여 제 1 출력 노드(ON11) 및/또는 제 2 클럭 신호(QCK)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 래치 회로(820)는 상기 제 1 제어 클럭 신호(CK)에 기초하여 활성화될 수 있다. 상기 제 1 래치 회로(820)는 상기 제 1 제어 클럭 신호(CK)에 기초하여 상기 제 1 및 제 2 출력 노드(ON11, ON12)의 전압 레벨을 유지시킬 수 있다. 상기 제 1 래치 회로(820)는 상기 제 1 출력 노드(ON11), 상기 제 2 출력 노드(ON12) 및 제 2 노드(N12) 사이에 연결될 수 있다. 상기 제 1 래치 회로(820)는 상기 제 1 제어 클럭 신호(CK)가 인에이블되었을 때, 상기 제 1 및 제 2 출력 노드(ON11, ON12)의 전압 레벨을 래치할 수 있다. 상기 제 1 래치 회로(820)는 상기 제 2 출력 노드(ON12) 및/또는 제 4 클럭 신호(QCKB)의 전압 레벨에 기초하여 상기 제 1 출력 노드(ON11) 및/또는 제 2 클럭 신호(QCK)의 전압 레벨을 유지시킬 수 있고, 상기 제 1 출력 노드(ON11) 및/또는 제 2 클럭 신호(QCK)의 전압 레벨에 기초하여 상기 제 2 출력 노드(ON12) 및/또는 제 4 클럭 신호(QCKB)의 전압 레벨을 유지시킬 수 있다.
상기 제 2 증폭 회로(830)는 상기 제 1 제어 클럭 신호(CK)에 기초하여 활성화될 수 있다. 상기 제 2 증폭 회로(830)는 제 1 제어 클럭 신호(CK)에 동기하여 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)를 차동 증폭하여 제 1 및 제 3 클럭 신호(ICK, ICKB)를 생성할 수 있다. 상기 제 2 증폭 회로(830)는 제 3 출력 노드(ON21), 제 4 출력 노드(ON22) 및 상기 제 1 노드(N11) 사이에 연결될 수 있다. 상기 제 3 및 제 4 출력 노드(ON21, ON22)는 제 1 전원 전압(V1)이 공급되는 단자(801)와 연결될 수 있다. 상기 제 3 출력 노드(ON21)로부터 상기 제 1 클럭 신호(ICK)가 출력될 수 있고, 상기 제 4 출력 노드(ON22)로부터 상기 제 3 클럭 신호(ICKB)가 출력될 수 있다. 상기 제 4 출력 노드(ON22)는 제 3 로드 저항(R21)을 통해 상기 제 1 전원 전압(V1)이 공급되는 단자(801)와 연결될 수 있고, 상기 제 3 출력 노드(ON21)는 제 4 로드 저항(R22)을 통해 상기 제 1 전원 전압(V1)이 공급되는 단자와 연결될 수 있다. 상기 제 3 로드 저항(R21)의 저항 값은 상기 제 4 로드 저항(R22)의 저항 값과 동일할 수 있다. 일 실시예에서, 상기 제 3 로드 저항(R21)의 저항 값은 상기 제 4 로드 저항(R22)의 저항 값과 다를 수 있다. 상기 제 3 및 제 4 로드 저항(R21, R22)의 저항 값은 상기 제 1 및 제 2 로드 저항(R11, R12)의 저항 값과 각각 동일할 수 있다. 일 실시예에서, 상기 제 3 및 제 4 로드 저항(R21, R22)의 저항 값은 상기 제 1 및 제 2 로드 저항(R11, R12)의 저항 값과 다를 수 있다. 상기 제 2 증폭 회로(830)는 상기 제 1 제어 클럭 신호(CK)가 인에이블되었을 때 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)에 기초하여 상기 제 3 및 제 4 출력 노드(ON21, ON22)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 증폭 회로(830)는 상기 제 4 클럭 신호(QCKB)에 기초하여 상기 제 4 출력 노드(ON22) 및/또는 상기 제 3 클럭 신호(ICKB)의 전압 레벨을 변화시키고, 상기 제 2 클럭 신호(QCK)에 기초하여 제 3 출력 노드(ON21) 및/또는 제 1 클럭 신호(ICK)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 래치 회로(840)는 상기 제 2 제어 클럭 신호(CKB)에 기초하여 활성화될 수 있다. 상기 제 2 래치 회로(840)는 상기 제 2 제어 클럭 신호(CKB)에 기초하여 상기 제 3 및 제 4 출력 노드(ON21, ON22)의 전압 레벨을 유지시킬 수 있다. 상기 제 2 래치 회로(840)는 상기 제 3 출력 노드(ON21), 상기 제 4 출력 노드(ON22) 및 상기 제 2 노드(N12) 사이에 연결될 수 있다. 상기 제 2 래치 회로(840)는 상기 제 2 제어 클럭 신호(CKB)가 인에이블되었을 때, 상기 제 3 및 제 4 출력 노드(ON21, ON22)의 전압 레벨을 래치할 수 있다. 상기 제 2 래치 회로(840)는 상기 제 4 출력 노드(ON22) 및/또는 제 3 클럭 신호(ICKB)의 전압 레벨에 기초하여 상기 제 3 출력 노드(ON21) 및/또는 제 1 클럭 신호(ICK)의 전압 레벨을 유지시킬 수 있고, 상기 제 3 출력 노드(ON21) 및/또는 제 1 클럭 신호(ICK)의 전압 레벨에 기초하여 상기 제 4 출력 노드(ON22) 및/또는 제 3 클럭 신호(ICKB)의 전압 레벨을 유지시킬 수 있다.
상기 제 1 전류원(850)은 상기 제 1 노드(N11)를 통해 제 1 전류(ISEN)가 흐르게 할 수 있다. 상기 제 1 전류원(850)은 상기 제 1 노드(N11) 및 제 2 전원 전압(V2)이 공급되는 단자(802) 사이에 연결될 수 있다. 상기 제 1 전류원(850)은 상기 제 1 노드(N1)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자로 제 1 전류(ISEN)가 흐르게 할 수 있다. 상기 제 1 전류원(850)은 제 1 전류 제어 신호(CON1)를 더 수신할 수 있다. 상기 제 1 전류원(850)은 상기 제 1 전류 제어 신호(CON1)에 기초하여 상기 제 1 전류(ISEN)의 전류량을 다양하게 변화시킬 수 있다.
상기 제 2 전류원(860)은 상기 제 2 노드(N12)를 통해 제 2 전류(ILAT)가 흐르게 할 수 있다. 상기 제 2 전류원(860)은 상기 제 2 노드(N12) 및 상기 제 2 전원 전압(V2)이 공급되는 단자(802) 사이에 연결될 수 있다. 상기 제 2 전류원(860)은 상기 제 2 노드(N12)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자로 상기 제 2 전류(ILAT)가 흐르게 할 수 있다. 상기 제 2 전류(ILAT)는 상기 제 1 전류(ISNE)와 다를 수 있다. 일 실시예에서, 상기 제 2 전류(ILAT)는 상기 제 1 전류(ISEN)보다 클 수 있다. 상기 제 2 전류원(860)은 제 2 전류 제어 신호(CON2)를 더 수신할 수 있다. 상기 제 2 전류원(860)은 상기 제 2 전류 제어 신호(CON2)에 기초하여 상기 제 2 전류(ILAT)의 전류량을 변화시킬 수 있다.
상기 클럭 생성 회로(800)는 제 1 리셋 회로(870) 및 제 2 리셋 회로(880)를 더 포함할 수 있다. 상기 제 1 리셋 회로(870)는 상기 제 1 및 제 2 출력 노드(ON11, ON12) 사이에 연결될 수 있다. 상기 제 1 리셋 회로(870)는 상기 제 1 제어 클럭 신호(CK), 상기 제 2 제어 클럭 신호(CKB) 및 리셋 신호(RST)를 수신할 수 있다. 상기 제 1 리셋 회로(870)는 상기 제 1 제어 클럭 신호(CK), 상기 제 2 제어 클럭 신호(CKB) 및 상기 리셋 신호(RST)에 기초하여 상기 제 1 및 제 2 출력 노드(ON11, ON12)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 리셋 회로(870)는 상기 리셋 신호(RST)가 인에이블되었을 때 상기 제 1 및 제 2 출력 노드(ON11, ON12)의 초기 전압 레벨을 설정할 수 있다. 상기 제 2 리셋 회로(880)는 상기 제 3 및 제 4 출력 노드(ON21, ON22) 사이에 연결될 수 있다. 상기 제 2 리셋 회로(880)는 상기 제 1 제어 클럭 신호(CK), 상기 제 2 제어 클럭 신호(CKB) 및 상기 리셋 신호(RST)를 수신할 수 있다. 상기 제 2 리셋 회로(880)는 상기 제 1 제어 클럭 신호(CK), 상기 제 2 제어 클럭 신호(CKB) 및 상기 리셋 신호(RST)에 기초하여 상기 제 3 및 제 4 출력 노드(ON21, ON22)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 리셋 회로(880)는 상기 리셋 신호(RST)가 인에이블되었을 때 상기 제 3 및 제 4 출력 노드(ON21, ON22)의 초기 전압 레벨을 설정할 수 있다. 상기 제 1 및 제 2 리셋 회로(870, 880)는 각각 도 3A 및 도 3B에 도시된 리셋 회로들(300A, 300B) 중 적어도 하나를 포함할 수 있다.
상기 제 1 증폭 회로(810)는 제 1 입력 트랜지스터(TI11), 제 2 입력 트랜지스터(TI12) 및 제 1 인에이블 트랜지스터(TE11)를 포함할 수 있다. 상기 제 1 입력 트랜지스터(TI11), 상기 제 2 입력 트랜지스터(TI12) 및 상기 제 1 인에이블 트랜지스터(TE11)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 입력 트랜지스터(TI11)의 드레인은 상기 제 2 출력 노드(ON12)와 연결되고, 상기 제 1 입력 트랜지스터(TI11)의 소스는 제 1 공통 노드(CN11)와 연결되며, 상기 제 1 입력 트랜지스터(TI11)의 게이트는 상기 제 1 클럭 신호(ICK)를 수신할 수 있다. 상기 제 2 입력 트랜지스터(TI12)의 드레인은 상기 제 1 출력 노드(ON11)와 연결되고, 상기 제 2 입력 트랜지스터(TI12)의 소스는 상기 제 1 공통 노드(CN11)와 연결되며, 상기 제 2 입력 트랜지스터(TI12)의 게이트는 상기 제 3 클럭 신호(ICKB)를 수신할 수 있다. 상기 제 1 인에이블 트랜지스터(TE11)는 상기 제 1 공통 노드(CN11)와 상기 제 1 노드(N11) 사이에 연결되고, 상기 제 1 인에이블 트랜지스터(TE11)의 게이트는 상기 제 2 제어 클럭 신호(CKB)를 수신할 수 있다.
상기 제 1 래치 회로(820)는 제 1 래치 트랜지스터(TL11), 제 2 래치 트랜지스터(TL12) 및 제 2 인에이블 트랜지스터(TE21)를 포함할 수 있다. 상기 제 1 래치 트랜지스터(TL11), 상기 제 2 래치 트랜지스터(TL12) 및 상기 제 2 인에이블 트랜지스터(TE21)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 래치 트랜지스터(TL11)의 드레인은 상기 제 2 출력 노드(ON12)와 연결되고, 상기 제 1 래치 트랜지스터(TL11)의 소스는 제 2 공통 노드(CN12)와 연결되며, 상기 제 1 래치 트랜지스터(TL11)의 게이트는 상기 제 1 출력 노드(ON11)와 연결되어 상기 제 2 클럭 신호(QCK)를 수신할 수 있다. 상기 제 2 래치 트랜지스터(TL12)의 드레인은 상기 제 1 출력 노드(ON11)와 연결되고, 상기 제 2 래치 트랜지스터(TL12)의 소스는 상기 제 2 공통 노드(CN12)와 연결되며, 상기 제 2 래치 트랜지스터(TL12)의 게이트는 상기 제 2 출력 노드(ON12)와 연결되어 상기 제 4 클럭 신호(QCKB)를 수신할 수 있다. 상기 제 2 인에이블 트랜지스터(TE21)는 제 2 공통 노드(CN12)와 상기 제 2 노드(N12) 사이에 연결되고, 상기 제 2 인에이블 트랜지스터(TE21)의 게이트는 상기 제 1 제어 클럭 신호(CK)를 수신할 수 있다.
상기 제 2 증폭 회로(830)는 제 3 입력 트랜지스터(TI21), 제 4 입력 트랜지스터(TI22) 및 제 3 인에이블 트랜지스터(TE12)를 포함할 수 있다. 제 3 입력 트랜지스터(TI21), 상기 제 4 입력 트랜지스터(TI22) 및 상기 제 3 인에이블 트랜지스터(TE12)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 입력 트랜지스터(TI21)의 드레인은 상기 제 4 출력 노드(ON22)와 연결되고, 상기 제 3 입력 트랜지스터(TI21)의 소스는 제 3 공통 노드(CN21)와 연결되며, 상기 제 3 입력 트랜지스터(TI21)의 게이트는 상기 제 4 클럭 신호(QCKB)를 수신할 수 있다. 상기 제 4 입력 트랜지스터(TI22)의 드레인은 상기 제 3 출력 노드(ON21)와 연결되고, 상기 제 4 입력 트랜지스터(TI22)의 소스는 상기 제 3 공통 노드(CN21)와 연결되며, 상기 제 4 입력 트랜지스터(TI22)의 게이트는 상기 제 2 클럭 신호(QCK)를 수신할 수 있다. 상기 제 3 인에이블 트랜지스터(TE12)는 상기 제 3 공통 노드(CN21)와 상기 제 1 노드(N11) 사이에 연결되고, 상기 제 3 인에이블 트랜지스터(TE12)의 게이트는 상기 제 1 제어 클럭 신호(CK)를 수신할 수 있다.
상기 제 2 래치 회로(840)는 제 3 래치 트랜지스터(TL21), 제 4 래치 트랜지스터(TL22) 및 제 4 인에이블 트랜지스터(TE22)를 포함할 수 있다. 상기 제 3 래치 트랜지스터(TL21), 상기 제 4 래치 트랜지스터(TL22) 및 상기 제 4 인에이블 트랜지스터(TE22)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 래치 트랜지스터(TL21)의 드레인은 상기 제 4 출력 노드(ON22)와 연결되고, 상기 제 3 래치 트랜지스터(TL21)의 소스는 상기 제 4 공통 노드(CN22)와 연결되며, 상기 제 3 래치 트랜지스터(TL21)의 게이트는 상기 제 3 출력 노드(ON21)와 연결되어 상기 제 1 클럭 신호(ICK)를 수신할 수 있다. 상기 제 4 래치 트랜지스터(TL22)의 드레인은 상기 제 3 출력 노드(ON21)와 연결되고, 상기 제 4 래치 트랜지스터(TL22)의 소스는 상기 제 4 공통 노드(CN22)와 연결되며, 상기 제 4 래치 트랜지스터(TL22)의 게이트는 상기 제 4 출력 노드(ON22)와 연결되어 상기 제 3 클럭 신호(ICKB)를 수신할 수 있다. 상기 제 4 인에이블 트랜지스터(TE22)는 상기 제 4 공통 노드(CN22)와 상기 제 2 노드(N2) 사이에 연결되고, 상기 제 4 인에이블 트랜지스터(TE22)의 게이트는 상기 제 2 제어 클럭 신호(CKB)를 수신할 수 있다.
일 실시예에서, 상기 제 1 증폭 회로(810)는 상기 제 1 및 제 2 입력 트랜지스터(TI11, TI12)만을 포함하고, 상기 제 2 증폭 회로(830)는 상기 제 3 및 제 4 입력 트랜지스터(TI21, TI22)만을 포함하며, 상기 제 1 인에이블 트랜지스터(TE11), 상기 제 3 인에이블 트랜지스터(TE12) 및 상기 제 1 전류원(850)은 제 1 활성화 회로를 구성할 수 있다. 상기 제 1 활성화 회로는 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)에 기초하여 상기 제 1 및 제 2 증폭 회로(810, 830) 중 하나를 활성화시킬 수 있다. 상기 제 1 활성화 회로는 상기 제 1 공통 노드(CN11), 상기 제 3 공통 노드(CN21) 및 상기 제 2 전원 전압(V2)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 1 활성화 회로는 상기 제 2 제어 클럭 신호(CKB)가 인에이블되었을 때, 상기 제 1 공통 노드(CN11)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자로 상기 제 1 전류(ISEN)가 흐르게 할 수 있다. 상기 제 1 활성화 회로는 상기 제 1 제어 클럭 신호(CK)가 인에이블되었을 때, 상기 제 3 공통 노드(CN21)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자로 상기 제 1 전류(ISEN)가 흐르게 할 수 있다.
일 실시예에서, 상기 제 1 래치 회로(820)는 상기 제 1 및 제 2 래치 트랜지스터(TL11, TL12)만을 포함하고, 상기 제 2 래치 회로(840)는 상기 제 3 및 제 4 래치 트랜지스터(TL21, TL22)만을 포함하며, 상기 제 2 인에이블 트랜지스터(TE21), 상기 제 4 인에이블 트랜지스터(TE22) 및 상기 제 2 전류원(860)은 제 2 활성화 회로를 구성할 수 있다. 상기 제 2 활성화 회로는 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)에 기하여 상기 제 1 및 제 2 래치 회로(820, 840) 중 하나를 활성화시킬 수 있다. 상기 제 2 활성화 회로는 상기 제 2 공통 노드(CN12), 상기 제 4 공통 노드(CN22) 및 상기 제 2 전원 전압(V2)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 2 활성화 회로는 상기 제 1 제어 클럭 신호(CK)가 인에이블되었을 때, 상기 제 2 공통 노드(CN12)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자로 상기 제 2 전류(ILAT)가 흐르게 할 수 있다. 상기 제 2 활성화 회로는 상기 제 2 제어 클럭 신호(CKB)가 인에이블되었을 때, 상기 제 4 공통 노드(CN22)로부터 상기 제 2 전원 전압(V2)이 공급되는 단자로 상기 제 2 전류(ILAT)가 흐르게 할 수 있다.
도 9는 본 발명의 실시예에 따른 클럭 생성 회로의 동작을 보여주는 타이밍도이다. 도 8 및 도 9를 참조하여 본 발명의 실시예에 따른 클럭 생성 회로(800)의 동작을 설명하면 다음과 같다. 상기 클럭 생성 회로(800)는 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)가 토글할 때, 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)를 생성할 수 있다. T1에서 상기 클럭 생성 회로(800)는 비활성화된 상태일 수 있고, 상기 제 1 제어 클럭 신호(CK)는 로직 로우 레벨로 고정되고, 상기 제 2 제어 클럭 신호(CKB)는 로직 하이 레벨로 고정될 수 있다. 이 때, 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)의 전압 레벨은 정의되지 않을 수 있다. 상기 리셋 신호(RST)는 상기 제 1 내지 제 4 클럭 신호(ISCK, QCK, ICKB, QCKB)의 초기 전압 레벨을 설정하기 위해 인에이블될 수 있다. T2에서, 상기 리셋 신호(RST)가 인에이블되면, 상기 제 1 및 제 2 클럭 신호(ICK, QCK)는 로직 로우 레벨로 설정될 수 있고, 상기 제 3 및 제 4 클럭 신호(ICKB, QCKB)는 로직 하이 레벨로 설정될 수 있다. 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)가 토글하기 시작하면, 상기 클럭 생성 회로(800)는 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)에 동기하여 상기 제 1 및 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)를 생성할 수 있다. T3에서, 상기 제 1 제어 클럭 신호(CK)가 로직 하이 레벨로 천이하고 상기 제 2 제어 클럭 신호(CKB)가 로직 로우 레벨로 천이하면, 상기 제 1 래치 회로(820) 및 상기 제 2 증폭 회로(830)가 활성화될 수 있다. 상기 제 1 래치 회로(820)는 상기 제 2 클럭 신호(QCK)를 로직 로우 레벨로 유지시키고, 상기 제 4 클럭 신호(QCKB)를 로직 하이 레벨로 유지시킬 수 있다. 상기 제 2 증폭 회로(830)는 로직 하이 레벨을 갖는 상기 제 4 클럭 신호(QCKB)에 기초하여 상기 제 3 클럭 신호(ICKB)를 로직 로우 레벨로 천이시키고, 로직 로우 레벨을 갖는 상기 제 2 클럭 신호(QCK)에 기초하여 상기 제 1 클럭 신호(ICK)를 로직 하이 레벨로 천이시킬 수 있다. T4에서, 상기 제 1 제어 클럭 신호(CK)가 로직 로우 레벨로 천이하고 상기 제 2 제어 클럭 신호(CKB)가 로직 하이 레벨로 천이하면, 상기 제 1 증폭 회로(810) 및 상기 제 2 래치 회로(840)가 활성화되고, 상기 제 1 래치 회로(820) 및 상기 제 2 증폭 회로(830)가 비활성화될 수 있다. 상기 제 1 증폭 회로(810)는 로직 하이 레벨을 갖는 상기 제 1 클럭 신호(ICK)에 기초하여 상기 제 4 클럭 신호(QCKB)를 로직 로우 레벨로 천이시키고, 로직 로우 레벨을 갖는 상기 제 3 클럭 신호(ICKB)에 기초하여 상기 제 2 클럭 신호(QCK)를 로직 하이 레벨로 천이시킬 수 있다. 상기 제 2 래치 회로(840)는 상기 제 1 클럭 신호(ICK)를 로직 하이 레벨로 유지시키고, 상기 제 3 클럭 신호(ICKB)를 로직 로우 레벨로 유지시킬 수 있다. T5에서, 상기 제 1 제어 클럭 신호(CK)가 다시 로직 하이 레벨로 천이하고 상기 제 2 제어 클럭 신호(CKB)가 다시 로직 로우 레벨로 천이하면, 상기 제 1 래치 회로(820) 및 상기 제 2 증폭 회로(830)가 활성화되고 상기 제 1 증폭 회로(810) 및 상기 제 2 래치 회로(840)가 비활성화될 수 있다. 상기 제 1 래치 회로(820)는 상기 제 2 클럭 신호(QCK)를 로직 하이 레벨로 유지시키고, 상기 제 4 클럭 신호(QCKB)를 로직 로우 레벨로 유지시킬 수 있다. 상기 제 2 증폭 회로(830)는 로직 로우 레벨을 갖는 상기 제 4 클럭 신호(QCKB)에 기초하여 상기 제 3 클럭 신호(CKB)를 로직 하이 레벨로 천이시키고, 로직 하이 레벨을 갖는 상기 제 2 클럭 신호(QCK)에 기초하여 상기 제 1 클럭 신호(ICK)를 로직 로우 레벨로 천이시킬 수 있다. 이후, 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)가 토글할 때마다, 상기 제 1 증폭 회로(810) 및 제 2 래치 회로(840)가 상기 제 2 증폭 회로(830) 및 상기 제 1 래치 회로(820)와 교대로 동작하여, 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)보다 낮은 주파수를 갖는 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)가 생성될 수 있다. 따라서, 상기 클럭 생성 회로(800)는 상기 제 1 및 제 2 제어 클럭 신호(CK, CKB)의 주파수를 분주하여 상기 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB)를 생성하는 주파수 분주 회로로 기능할 수 있다.
도 10은 본 발명의 실시예에 따른 클럭 생성 회로로부터 생성되는 출력 신호와 일반적인 클럭 생성 회로로부터 생성되는 출력 신호의 파형을 보여주는 타이밍도이다. 일반적인 클럭 생성 회로에서 제 1 클럭 래치 회로에 포함되는 증폭 회로와 래치 회로가 하나의 전류원과 공통 연결되고, 제 2 클럭 래치 회로에 포함되는 증폭 회로와 래치 회로가 또 다른 하나의 전류원과 공통 연결되는 구조를 가질 수 있다. 상기 2개의 전류원 사이에 미스매치가 발생하는 경우, 제 1 클럭 래치 회로로부터 출력되는 제 2 및 제 4 클럭 신호(QCKP, QCKBP)가 스윙하는 전압 범위와 상기 제 2 클럭 래치 회로로부터 출력되는 제 1 및 제 3 클럭 신호(ICKP, ICKBP)가 스윙하는 전압 범위의 차이(ΔV1)가 발생할 수 있고, 상기 제 1 및 제 3 클럭 신호(ICKP, ICKBP)와 상기 제 3 및 제 4 클럭 신호(QCKP, QCKBP) 사이에 스큐(skew)가 발생될 수 있다. 상기 2개의 전류원 사이의 미스매치가 5%에서 10%로 증가하면, 상기 제 2 및 제 4 클럭 신호(QCKP, QCKBP)가 스윙하는 전압 범위와 제 1 및 제 3 클럭 신호(ICKP, ICKBP)가 스윙하는 전압 범위의 차이(ΔV2)가 증가되고, 상기 제 1 및 제 3 클럭 신호(ICKP, ICKBP)와 상기 제 3 및 제 4 클럭 신호(QCKP, QCKBP) 사이의 스큐는 더욱 커질 수 있다. 이에 비해, 본 발명의 실시예에 따른 클럭 생성 회로(800)에서, 상기 제 1 증폭 회로(810)와 상기 제 2 증폭 회로(830)는 상기 제 1 전류원(850)에 공통 연결되고, 상기 제 1 래치 회로(820)와 상기 상기 제 2 래치 회로(840)는 상기 제 2 전류원(860)에 공통 연결될 수 있다. 따라서, 상기 제 1 및 제 2 전류원(850, 860) 사이에 미스매치가 발생하더라도 상기 제 2 및 제 4 클럭 신호(QCK, QCKB)가 스윙하는 전압 범위와 상기 제 1 및 제 3 클럭 신호(ICK, ICKB)가 스윙하는 전압 범위는 동일할 수 있다. 상기 클럭 생성 회로(800)는 2개의 전류원에 미스매치가 발생하더라도 제 1 내지 제 4 클럭 신호(ICK, QCK, ICKB, QCKB) 사이에 스큐가 발생하는 것을 방지할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 시스템(10)의 구성을 보여주는 도면이다. 도 11에서, 상기 반도체 시스템(10)은 제 1 반도체 장치(1110) 및 제 2 반도체 장치(1120)를 포함할 수 있다. 상기 제 1 반도체 장치(1110)는 상기 제 2 반도체 장치(1120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(1110)는 상기 제 2 반도체 장치(1120)를 제어하기 위한 마스터 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(1110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(1120)는 상기 제 1 반도체 장치(1110)에 의해 제어되어 다양한 동작을 수행하는 슬레이브 장치일 수 있다. 상기 제 2 반도체 장치(1120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 장치(1120)는 복수의 버스를 통해 상기 제 1 반도체 장치(1110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스(1101) 및 데이터 버스(1102) 등을 포함할 수 있다. 상기 클럭 버스(1101)는 단방향 버스일 수 있고, 상기 데이터 버스(1102)는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(1120)는 상기 클럭 버스(1101)를 통해 상기 제 1 반도체 장치(1110)와 연결되고, 상기 클럭 버스(1101)를 통해 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 신호(CLK)는 하나 또는 그 이상의 클럭 신호 쌍을 포함할 수 있다. 상기 제 2 반도체 장치(1120)는 데이터 버스(1102)를 통해 상기 제 1 반도체 장치(1110)와 연결되고, 상기 데이터 버스(1102)를 통해 상기 제 1 반도체 장치(1110)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(1110)로 상기 데이터(DQ)를 전송할 수 있다. 도시되지는 않았지만, 상기 반도체 시스템(10)은 커맨드 버스 및 어드레스 버스 등을 더 포함하고, 상기 제 2 반도체 장치(1120)는 상기 커맨드 버스 및 상기 어드레스 버스를 통해 상기 제 1 반도체 장치(1110)와 연결될 수 있다. 상기 커맨드 버스 및 상기 어드레스 버스는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(1110)는 상기 커맨드 버스를 통해 상기 제 2 반도체 장치(1120)로 커맨드 신호를 전송할 수 있다. 상기 제 1 반도체 장치(1110)는 상기 어드레스 버스를 통해 상기 제 2 반도체 장치(1120)로 어드레스 신호를 전송할 수 있다.
상기 제 1 반도체 장치(1110)는 클럭 전송기(1111, TX), 데이터 전송기(1113, TX), 데이터 수신기(1114, RX), 직렬화기(1115) 및 병렬화기(1116)를 포함할 수 있다. 상기 클럭 전송기(1111)는 상기 클럭 버스(1101)와 연결되고, 상기 제 1 반도체 장치(1110)에서 생성된 클럭 신호(CLK)를 상기 클럭 버스(1101)로 출력할 수 있다. 상기 제 1 반도체 장치(1110)는 위상 고정 루프 회로(도시하지 않음)와 같은 클럭 생성 회로를 구비하여 상기 클럭 신호(CLK)를 생성할 수 있다. 상기 제 1 및 제 2 반도체 장치(1110, 1120)는 직렬 데이터 통신을 수행할 수 있다. 상기 직렬화기(1115)는 상기 제 1 반도체 장치(1110)의 내부 데이터(DB)를 직렬화시킬 수 있다. 상기 데이터 전송기(1113)는 상기 직렬화된 데이터를 상기 데이터 버스(1102)를 통해 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터 수신기(1114)는 상기 데이터 버스(1102)를 통해 상기 제 2 반도체 장치(1120)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 병렬화기(1116)는 상기 데이터 수신기(1114)를 통해 수신된 데이터를 병렬화시켜 상기 제 1 반도체 장치(1110)의 내부 데이터(DB)를 생성할 수 있다.
상기 제 2 반도체 장치(1120)는 클럭 수신기(1122, RX), 클럭 생성 회로(1127), 데이터 전송기(1123, TX), 데이터 수신기(1124, RX), 직렬화기(1125) 및 병렬화기(1126)를 포함할 수 있다. 상기 클럭 수신기(1122)는 상기 클럭 버스(1101)와 연결될 수 있고, 상기 클럭 버스(1101)를 통해 전송된 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 생성 회로(1127)는 상기 클럭 수신기(1122)를 통해 상기 클럭 신호(CLK)를 수신하여 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 클럭 생성 회로(1127)는 상기 클럭 신호(CLK)의 주파수를 분주하여 상기 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 본 발명의 실시예에서, 상기 복수의 내부 클럭 신호(INCLK)는 상기 클럭 신호(CLK)보다 낮은 주파수를 가질 수 있다. 예를 들어, 상기 클럭 신호(CLK)의 주파수는 상기 복수의 내부 클럭 신호(INCLK)의 주파수의 2배일 수 있고, 상기 복수의 내부 클럭 신호(INCLK)의 주기는 상기 클럭 신호(CLK)의 2배일 수 있다. 도 5에 도시된 클럭 생성 회로는 상기 클럭 생성 회로로 적용될 수 있고, 도 5에 도시된 제 1 내지 제 4 클럭 신호는 상기 복수의 내부 클럭 신호에 대응될 수 있다.
상기 제 2 반도체 장치(1120)는 상기 클럭 신호(CLK)에 동기하여 상기 제 1 반도체 장치(1110)로부터 전송된 상기 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(1110)로 상기 데이터(DQ)를 전송할 수 있다. 상기 제 2 반도체 장치(1120)는 상기 클럭 신호(CLK)에 동기하여 상기 데이터 버스(1102)를 통해 전송된 데이터(DQ)를 수신 및/또는 샘플링할 수 있다. 상기 제 2 반도체 장치(1120)는 상기 데이터(DQ)를 수신 및/또는 샘플링하기 위한 타이밍 마진을 충분히 확보하기 위해 상기 클럭 신호(CLK)를 분주하여 생성된 상기 내부 클럭 신호(INCLK)를 사용할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(1120)는 상기 클럭 신호(CLK)에 동기하여 상기 제 1 반도체 장치(1110)로 상기 데이터(DQ)를 출력할 수 있다. 상기 제 2 반도체 장치(1120)는 상기 데이터(DQ)를 출력하기 위한 타이밍 마진을 충분히 확보하기 위해 상기 클럭 신호(CLK)를 분주하여 생성된 상기 내부 클럭 신호(INCLK)를 사용할 수 있다. 상기 직렬화기(1125)는 상기 제 2 반도체 장치(1120)의 내부 데이터(DB)를 직렬화시킬 수 있다. 상기 직렬화기(1125)는 상기 내부 클럭 신호(INCLK)에 동기하여 상기 제 2 반도체 장치(1120)의 내부 데이터(DB)를 직렬화시킬 수 있다. 상기 데이터 전송기(1123)는 상기 직렬화된 데이터를 상기 데이터 버스(1102)를 통해 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터 수신기(1124)는 상기 데이터 버스(1102)를 통해 상기 제 1 반도체 장치(1110)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 병렬화기(1126)는 상기 데이터 수신기(1124)를 통해 수신된 데이터를 병렬화시킬 수 있다. 상기 병렬화기(1126)는 상기 내부 클럭 신호(INCLK)에 동기하여 상기 데이터 수신기(1124)를 통해 수신된 데이터를 병렬화시켜 상기 제 2 반도체 장치(1120)의 내부 데이터(DB)를 생성할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 개선된 주파수 분주 회로를 구비하여 상기 클럭 경로(20)에서 발생되는 지연시간을 최소화시킬 수 있다. 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 제 1 출력 노드, 제 2 출력 노드 및 제 1 노드 사이에 연결되고, 클럭 신호, 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키며, 상기 제 1 및 제 2 출력 노드는 제 1 전원 전압이 공급되는 단자와 연결되는 증폭 회로;
    상기 제 1 출력 노드, 상기 제 2 출력 노드 및 제 2 노드 사이에 연결되고, 상기 클럭 신호의 상보 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 래치 회로;
    제 1 노드로부터 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하는 제 1 전류원; 및
    상기 제 2 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류와 다른 제 2 전류가 흐르게 하는 제 2 전류원을 포함하는 클럭 래치 회로.
  2. 제 1 항에 있어서,
    상기 제 2 입력 신호는 상기 제 1 입력 신호의 상보 신호 및 기준 전압 중 하나이고,
    상기 기준 전압은 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 클럭 래치 회로.
  3. 제 1 항에 있어서,
    상기 증폭 회로는, 상기 제 1 입력 신호에 기초하여 제 2 출력 노드와 제 1 공통 노드를 연결하는 제 1 입력 트랜지스터;
    상기 제 2 입력 신호에 기초하여 상기 제 1 출력 노드와 상기 제 1 공통 노드를 연결하는 제 2 입력 트랜지스터; 및
    상기 클럭 신호에 기초하여 제 1 공통 노드와 상기 제 1 노드를 연결하는 제 1 인에이블 트랜지스터를 포함하는 클럭 래치 회로.
  4. 제 1 항에 있어서,
    상기 래치 회로는, 상기 제 2 출력 노드의 전압 레벨에 기초하여 상기 제 1 출력 노드를 제 2 공통 노드와 연결하는 제 1 래치 트랜지스터;
    상기 제 1 출력 노드의 전압 레벨에 기초하여 상기 제 2 출력 노드를 상기 제 2 공통 노드와 연결하는 제 2 래치 트랜지스터; 및
    상기 클럭 신호의 상보 신호에 기초하여 상기 제 2 공통 노드와 상기 제 2 노드 사이를 연결하는 제 2 인에이블 트랜지스터를 포함하는 클럭 래치 회로.
  5. 제 1 항에 있어서,
    상기 제 2 전류는 상기 제 1 전류보다 큰 클럭 래치 회로.
  6. 제 1 항에 있어서,
    상기 제 1 전류원은, 제 1 전류 제어 신호에 기초하여 상기 제 1 전류의 양을 변화시키고,
    상기 제 2 전류원은, 제 2 전류 제어 신호에 기초하여 상기 제 2 전류의 양을 변화시키는 클럭 래치 회로.
  7. 제 1 항에 있어서,
    상기 제 1 출력 노드 및 상기 제 2 출력 노드와 상기 제 2 전원 전압이 공급되는 단자 사이에 연결되고, 리셋 신호, 상기 클럭 신호 및 상기 상보 클럭 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 리셋 회로를 더 포함하는 클럭 래치 회로.
  8. 제 1 전원 전압이 공급되는 단자 및 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 변화시키는 증폭 회로;
    상기 제 1 전원 전압이 공급되는 단자 및 제 2 공통 노드 사이에 연결되고, 상기 제 1 및 제 2 출력 노드의 전압 레벨에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 래치 회로;
    클럭 신호에 기초하여 상기 제 1 공통 노드로부터 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하는 제 1 활성화 회로; 및
    상기 클럭 신호에 기초하여 상기 제 2 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류와 다른 제 2 전류가 흐르게 하는 제 2 활성화 회로를 포함하는 클럭 래치 회로.
  9. 제 8 항에 있어서,
    상기 제 2 입력 신호는, 상기 제 1 입력 신호의 상보 신호 및 기준 전압 중 하나이고,
    상기 기준 전압은 상기 제 1 입력 신호가 스윙하는 범위의 중간에 대응하는 전압 레벨을 갖는 클럭 래치 회로.
  10. 제 8 항에 있어서,
    상기 증폭 회로는, 상기 제 1 입력 신호에 기초하여 상기 제 2 출력 노드와 상기 제 1 공통 노드를 연결하는 제 1 입력 트랜지스터; 및
    상기 제 2 입력 신호에 기초하여 상기 제 1 출력 노드와 상기 제 1 공통 노드를 연결하는 제 2 입력 트랜지스터를 포함하는 클럭 래치 회로.
  11. 제 8 항에 있어서,
    상기 제 1 활성화 회로는, 상기 클럭 신호에 기초하여 상기 제 1 공통 노드와 상기 제 1 노드를 연결하는 제 1 인에이블 트랜지스터; 및
    상기 제 1 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류가 흐르게 하는 제 1 전류원을 포함하는 클럭 래치 회로.
  12. 제 8 항에 있어서,
    상기 래치 회로는, 상기 제 1 출력 노드의 전압 레벨에 기초하여 제 2 출력 노드와 상기 제 2 공통 노드를 연결하는 제 1 래치 트랜지스터; 및
    상기 제 2 출력 노드의 전압 레벨에 기초하여 상기 제 1 출력 노드와 상기 제 2 공통 노드를 연결하는 제 2 래치 트랜지스터를 포함하는 클럭 래치 회로.
  13. 제 8 항에 있어서,
    상기 제 2 활성화 회로는, 상기 클럭 신호에 기초하여 상기 제 2 공통 노드와 제 2 노드를 연결하는 제 2 인에이블 트랜지스터; 및
    상기 제 2 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 2 전류가 흐르게 하는 제 2 전류원을 포함하는 클럭 래치 회로.
  14. 제 8 항에 있어서,
    상기 제 2 전류는 상기 제 1 전류보다 큰 클럭 래치 회로.
  15. 제 8 항에 있어서,
    상기 제 1 전류원은, 제 1 전류 제어 신호에 기초하여 상기 제 1 전류의 양을 변화시키고,
    상기 제 2 전류원은, 제 2 전류 제어 신호에 기초하여 상기 제 2 전류의 양을 변화시키는 클럭 래치 회로.
  16. 제 8 항에 있어서,
    상기 제 1 출력 노드 및 상기 제 2 출력 노드와 상기 제 2 전원 전압이 공급되는 단자 사이에 연결되고, 리셋 신호, 상기 클럭 신호 및 상기 상보 클럭 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 변화시키는 리셋 회로를 더 포함하는 클럭 래치 회로.
  17. 제 1 전원 전압이 공급되는 단자와 제 1 노드 사이에 연결되고, 제 1 제어 클럭 신호, 제 1 클럭 신호 및 제 3 클럭 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드를 통해 제 2 클럭 신호 및 제 4 클럭 신호를 출력하는 제 1 증폭 회로;
    상기 제 1 전원 전압이 공급되는 단자와 제 2 노드 사이에 연결되고, 상기 제 2 제어 클럭 신호에 기초하여 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 제 1 래치 회로;
    상기 제 1 전원 전압이 공급되는 단자와 상기 제 1 노드 사이에 연결되고, 상기 제 2 제어 클럭 신호, 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 3 출력 노드 및 제 4 출력 노드를 통해 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호를 출력하는 제 2 증폭 회로;
    상기 제 1 전원 전압이 공급되는 단자와 상기 제 2 노드 사이에 연결되고, 상기 제 1 제어 클럭 신호에 기초하여 상기 제 3 및 제 4 출력 노드의 전압 레벨을 유지시키는 제 2 래치 회로;
    상기 제 1 노드로부터 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하는 제 1 전류원; 및
    상기 제 2 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류와 다른 제 2 전류가 흐르게 하는 제 2 전류원을 포함하는 클럭 생성 회로.
  18. 제 17 항에 있어서,
    상기 제 2 전류는 상기 제 1 전류보다 큰 클럭 생성 회로.
  19. 제 17 항에 있어서,
    상기 제 1 전류원은, 제 1 전류 제어 신호에 기초하여 상기 제 1 전류의 양을 변화시키고,
    상기 제 2 전류원은, 제 2 전류 제어 신호에 기초하여 상기 제 2 전류의 양을 변화시키는 클럭 생성 회로.
  20. 제 1 전원 전압이 공급되는 단자와 제 1 공통 노드 사이에 연결되고, 제 1 클럭 신호 및 제 3 클럭 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드를 통해 제 2 클럭 신호 및 제 4 클럭 신호를 출력하는 제 1 증폭 회로;
    상기 제 1 전원 전압이 공급되는 단자와 제 2 공통 노드 사이에 연결되고, 상기 제 1 및 제 2 출력 노드의 전압 레벨을 유지시키는 제 1 래치 회로;
    상기 제 1 전원 전압이 공급되는 단자와 제 3 공통 노드 사이에 연결되고, 상기 제 2 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 3 출력 노드 및 제 4 출력 노드를 통해 상기 제 1 클럭 신호 및 상기 제 3 클럭 신호를 출력하는 제 2 증폭 회로;
    상기 제 1 전원 전압이 공급되는 단자와 제 4 공통 노드 사이에 연결되고, 상기 제 3 및 제 4 출력 노드의 전압 레벨을 유지시키는 제 2 래치 회로;
    제 1 제어 클럭 신호에 기초하여 상기 제 1 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 제 1 전류가 흐르게 하고, 제 2 제어 클럭 신호에 기초하여 상기 제 3 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 1 전류가 흐르게 하는 제 1 활성화 회로; 및
    상기 제 2 제어 클럭 신호에 기초하여 상기 제 2 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 제 2 전류가 흐르게 하고, 상기 제 1 제어 클럭 신호에 기초하여 상기 제 4 공통 노드로부터 상기 제 2 전원 전압이 공급되는 단자로 상기 제 2 전류가 흐르게 하는 제 2 활성화 회로를 포함하는 클럭 생성 회로.
  21. 제 20 항에 있어서,
    상기 제 2 전류는 상기 제 1 전류보다 큰 클럭 생성 회로.
  22. 제 20 항에 있어서,
    상기 제 1 전류원은, 제 1 전류 제어 신호에 기초하여 상기 제 1 전류의 양을 변화시키고,
    상기 제 2 전류원은, 제 2 전류 제어 신호에 기초하여 상기 제 2 전류의 양을 변화시키는 클럭 생성 회로.
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