KR20000035732A - 래치회로 - Google Patents

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KR20000035732A KR1019990053006A KR19990053006A KR20000035732A KR 20000035732 A KR20000035732 A KR 20000035732A KR 1019990053006 A KR1019990053006 A KR 1019990053006A KR 19990053006 A KR19990053006 A KR 19990053006A KR 20000035732 A KR20000035732 A KR 20000035732A
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가네꼬 히사시
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Abstract

래치회로는 소정 지연량만큼 클럭 신호 CLK 를 반전시키는 지연 반전기 회로(1), 클럭 신호가 제 1 논리 레벨에 있는 시간 구간동안에 래치회로의 제 1 노드 A 와 제 2 노드 B 를 소정 전위로 프리차아지시키는 프리차아지 회로, 클럭 신호 CLK 와 지연 반전기 회로의 출력 신호 iCLK 가 제 2 논리 레벨에 있는 제 1 시간 구간 동안에 입력 신호 DIN 에 응답하여 상기 제 1 노드 A 와 상기 제 2 노드 B 사이의 전위차를 제공하는 제 1 증폭기 회로, 상기 클럭 신호가 제 2 논리 레벨에 있는 시간 구간동안에 상기 제 1 노드와 제 2 노드 사이의 전위차를 증폭하는 제 2 증폭기 회로, 및 상기 제 1 및 제 2 노드의 전위에 따라 설정 및 재설정되는 플립-플롭 회로를 구비한다.

Description

래치회로{LATCH CIRCUIT}
본 발명은 래치회로에 관한 것으로, 특히 클럭 신호의 에지에서 데이터를 래치하는 래치회로에 관한 것이다.
클럭 신호와 같은 제어 신호의 에지에서 입력 데이터를 래치하는 래치회로는 집적회로 또는 반도체 장치에서 논리 회로로서 널리 사용되어왔다. 예를들어, 도 3 은 종래 래치회로의 구성을 나타내는 블록회로도이다.
종래 래치회로는 클럭신호 CLK 를 반전하여 반전된 클럭신호 iCLK 를 출력하는 반전기(51), 마스터부(52) 및 슬레이브부(53)를 구비한다. 마스터부(52)와 슬레이브부(53)는 입력단자와 출력단자사이에 직렬로 연결되어, 각각 클럭신호 CLK 와 반전된 클럭신호 iCLK 에 따라 입력단자와 출력단자간의 신호 전달을 제어한다.
마스터부(52)는 클럭신호 CLK 와 반전된 클럭신호 iCLK 에 의해 제어된다. 마스터부(52)는 반전된 클럭신호 iCLK 에 의해 제어되어 입력 신호를 전달하는 입력전달게이트(521), 전달된 입력신호를 증폭하는 2단 반전기(522 및 523), 및 클럭신호 CLK 에 의해 제어되어 반전기(523)의 출력을 반전기(522)의 입력부에 공급하는 피드백 전달게이트(524)를 포함한다. 슬레이브부(53)는 마스터부(52)와 동일구성을 가지며, 클럭신호 CLK 에 의해 제어되어 입력신호를 전달하는 입력전달게이트(531), 전달된 입력신호를 증폭하는 2단 반전기(532 및 533), 및 반전된 클럭신호 iCLK 에 의해 제어되어 반전기(533)의 출력을 반전기(532)의 입력부에 공급하는 피드백 전달게이트(534)를 포함한다.
종래 래치회로의 동작을 간략하게 설명한다. 마스터부(52)는 클럭신호 CLK 의 로우레벨에 응답하여 입력신호 DIN 를 취하고, 래치출력신호 Q 로서 슬레이브부(53)에 유지된 신호를 출력한다.
그다음, 클럭신호 CLK 가 하이레벨로 변할때, 마스터부(52)에 의해 취해진 입력신호는 그내부에 유지되고, 동시에, 입력신호가 슬레이브부(53)에 의해 취해지고 슬레이브부(53)에 의해 래치출력신호 Q 로서 출력된다.
따라서, 래치회로는 입력신호 DIN 를 래치하고, 로우에서 하이로의 클럭신호 CLK 의 레벨 변화에 동기하여 이를 출력신호 Q 로서 출력한다.
래치회로의 동작을 보장하기 위해서, 셋업 시간(setup time) 또는 홀드 시간(hold time)이 입력신호 DIN 의 변화 타이밍을 정의하는 스펙값(speck value)으로서 설정된다. 상기 셋업 시간은 클럭신호 CLK 의 변화전에 입력신호 DIN 를 래치하는데 필요한 최소시간이고, 홀드 시간은 클럭신호 CLK 의 변화후에 입력신호 DIN 를 래치하는데 필요한 최소시간이다.
복수의 래치회로가 사용되는 경우에, 각 래치회로의 클럭신호와 입력신호의 변화 타이밍은 외부조건에 의존한다. 따라서, 클럭신호를 기준으로 하여 각 래치회로에 대해 설정된 셋업 시간과 홀드 시간이 변하고, 전체 래치회로의 셋업 시간과 홀드 시간은 래치회로의 스펙값들중에서 최악의 값이 된다.
종래 래치회로를 사용하는 SDRAM 또는 DDR-SDRAM 의 셋업 시간 또는 홀드 시간은, SDRAM 또는 DDR-SDRAM 이 고속으로 동작하므로, 종래 DRAM 과 비교하여 엄격하게 결정된다. 그러나, 상기 고속동작에 대응하여 종래 래치회로에 필요한 셋업 시간 또는 홀드 시간을 만족시키는 것은 어렵게 된다.
클럭신호 CLK 의 레벨이 변하기 전에 레벨이 변화된 입력신호 DIN 를 래치하는데 필요한 최소 시간인 셋업 시간을 예로서 상기 이유를 설명할 때, 최소 시간은 변경된 입력신호 DIN 가 마스터부(52)의 피드백 전달게이트(524)에 전파되는 시간에서 입력신호가 클럭신호 CLK 의 레벨 변화에 대응하는 피드백 전달게이트(524)의 턴온에 의해 홀드 데이터로서 결정되는 시간까지의 최소 전파시간에 대응한다. 그러나, 래치회로의 지연시간은 래치회로의 종류에 의존하여 변하여, 래치회로의 디자인이 어렵게 한다. 이것은 홀드 시간에도 적용된다.
본원 발명의 목적은, 클럭신호를 기준으로 하여 셋업 시간 또는 홀드 시간의 절대값을 최소화하여 집적회로의 타이밍 디자인을 용이하게 하는 것이다.
도 1 은 본 발명에 따른 래치회로의 블록회로도.
도 2 는 도 1 에 나타난 래치회로의 동작을 설명하기 위한 파형도.
도 3 은 종래 래치회로의 블록회로도.
*도면의 주요부분에 대한 간단한 설명*
1, 310, 320 : 반전기 21, 22 : 입력버퍼
3 : 차동증폭기부 4 : 플립-플롭
301, 351, 352, 353 : N 형 트랜지스터
302, 303, 304 : P 형 트랜지스터
본 발명에 따른 래치회로는, 소정 지연시간의 경과후에 클럭신호를 반전 및 출력하는 지연 반전기 회로, 클럭신호가 제 1 논리레벨에 있는 시간 구간동안에 소정 전위로 제 1 및 제 2 노드를 프리차아지하는 프리차아지회로, 클럭신호와 지연 반전기 회로의 출력신호가 제 2 논리 레벨에 있는 시간 구간동안에 입력신호에 응답하여 상기 제 1 및 제 2 노드간의 전위차를 제공하는 제 1 증폭기 회로, 상기 클럭신호가 제 2 논리 레벨에 있는 시간 구간동안에 상기 제 1 및 제 2 노드간의 전위차를 증폭하는 제 2 증폭기 회로, 및 상기 제 1 및 제 2 노드의 전위에 따라 설정 또는 재설정되는 플립-플롭 회로를 구비한다.
본 발명을 도면들을 참조하여 설명하는데, 도 1 은 본 발명의 래치회로를 나타내는 블록회로도이다.
도 1 을 참조하면, 본 발명의 실시예에 따른 래치회로는 반전기(1), 입력버퍼(21 및 22), 차동증폭기부(3) 및 플립-플롭(4)을 구비한다.
반전기(1)는 클럭신호 CLK 를 반전하고 반전된 클럭신호 iCLK 를 출력하는데 필요한 소정 지연시간(약 0.2 ns)을 가지고 있다. 반전기(1)는 단일의 일반적인 CMOS 반전기로 구성될 수 있다. 지연시간은 바람직하게는 0.1 ns 에서 0.3 ns 이다. 입력버퍼(21 및 22)는 입력신호 DIN 를 수신하고, 동상 및 역상(in-phase and opposite-phase) 차동 입력신호쌍 DI 및 iDI 를 각각 출력한다.
차동증폭기부(3)의 N 형 트랜지스터(301)는 게이트에서 클럭신호 CLK 를 수신하여, 활성화시에, 즉 클럭신호가 하이레벨에 있는 제 2 구간동안에 턴온된다. 따라서, 반전기(310 및 320)는 N 형 트랜지스터(301)가 활성화동안에 동작상태로 된다. 차동증폭기부(3)의 노드 A 는 반전기(310)의 출력부 및 반전기(320)의 입력부에 연결되고, 차동증폭기부(3)의 노드 B 는 반전기(310)의 입력부 및 반전기(320)의 출력부에 연결된다. 따라서, 반전기(310 및 320)가 동작할 때, 노드 A 와 노드 B 간의 전위차가 증폭된다.
노드 A 및 B 는, N 형 트랜지스터(301)가 불활성화시에, 즉 클럭신호 CLK 가 로우레벨일 때 트랜지스터(302, 303 및 304)에 의해 전원 전압 VDD 로 프리차아지된다.
N 형 트랜지스터(351, 352, 및 353)는 노드 A 와 접지사이에 직렬로 연결되어 있고, N 형 트랜지스터(361, 362, 및 363)은 노드 B 와 접지사이에 직렬로 연결되어 있다. 차동입력신호쌍 DI 및 iDI 는 각각 트랜지스터(351 및 361)의 게이트에 공급된다.
상기 경우에서 중요한 것은, 클럭신호 CLK 와 반전된 클럭신호 iCLK 사이의 지연차이에 의해 제공된 지연시간동안에만, 즉, 상기 클럭신호들이 하이레벨일때만, 온상태라는 것이다. 지연시간(제 1 구간)에서, 노드 A 및 B 중 하나의 차아지(charge)가 차동입력신호 DI 및 iDI 에 따라 풀아웃(pullout)되어, 노드 A 와 B 간의 전위차를 초래한다.
플립-플롭(4)은 노드 A 및 B 의 전위에 따라 설정 또는 재설정된다. 본 실시예에서, 플립-플롭(4)은 2 개의 2입력 NOR 게이트로 구성된다. 그러나, 본 발명은 상기 실시예에 한정되지 않고, 플립-플롭은 차동증폭기(3)의 출력 신호에 의해 설정 또는 재설정되는 한, 다른 구성을 가질 수 있다.
또한, 차동증폭기부(3)는 노드 A 및 B 의 전위가 각각 입력되는 출력버퍼(331 및 332)를 포함한다.
P 형 트랜지스터(302 및 303)는 클럭신호 CLK 가 공급되는 개별적 게이트를 가지고 있으며, 전원 단자와 노드 A 및 B 사이에 각각 연결되어 있다. P 형 트랜지스터(302 및 303)는 불활성화되었을때 노드 A 및 B 를 각각 프리차아지한다. 또한, P 형 트랜지스터(304)도 클럭신호 CLK 가 공급되는 게이트를 가지고 있으며, 노드 A 및 B 사이에 연결되어 트랜지스터(304)가 불활성화될 때 노드 A 및 B 간의 전위를 동일하게 한다.
다음으로, 도 1 및 도 2 를 참조하여, 본 실시예에 의한 래치회로의 동작을 설명한다.
우선, 클럭신호 CLK 가 로우레벨일때, P 형 트랜지스터(302, 303, 및 304)가 턴온되어, 노드 A 및 B 가 VDD 로 프리차아지되어 노드 A 및 B 의 전위가 동일하게 된다. 이때 주의할 것은, 입력신호 DIN 가 로우레벨에서 하이레벨로 변할때, 동상 및 역상 차동입력신호 DI 및 iDI 가 각각 반전되고, N 형 트랜지스터(351)가 턴온되며, N 형 트랜지스터(301, 352, 및 362)가 턴오프되어 있어서 프리차아지된 노드 A 및 B 상의 차아지가 풀아웃되지 않는다는 것이다. 노드 A 및 B 가 VDD 레벨로 프리차아지된 경우, 설정신호 S 와 재설정신호 R 은 로우레벨이다. 따라서, 플립-플롭(4)은 트리거되지 않고, 래치출력회로 Q 는 변하지 않는다.
다음으로, 클럭신호 CLK 가 하이레벨로 변하는 경우, P 형 트랜지스터(302, 303, 및 304)가 턴오프되고, 노드 A 및 B 의 프리차아지 및 전위 동일화가 완성된다.
제 1 구간, 즉, 반전된 클럭신호 iCLK 의 지연시간동안에, 클럭신호 CLK 와 반전된 클럭신호 iCLK 는 하이레벨로 된다. 따라서, N 형 트랜지스터(351, 352, 353, 362, 및 363)가 턴온되고, N 형 트랜지스터(351 및 361)는 각각 턴온되고 턴오프된다. 따라서, 프리차아지된 노드 A 상의 차아지가 풀아웃되고, 프리차아지된 노드 B 상의 차아지는 풀아웃되지 않아, 노드 A 및 B 간의 전위차를 초래한다.
이와 동시에, 반전기(310 및 320)가 N 형 트랜지스터(301)에 의해 접지전위를 공급받으므로, 노드 A 및 B 간의 전위차가 차동적으로 증폭된다. 또한, N 형 트랜지스터(301)가 턴온되므로, 제 1 구간후에 반전된 클럭신호 iCLK 가 하이레벨에서 로우레벨로 변하는 경우에도 반전기(310 및 320)는 동작상태에 있고, N 형 트랜지스터(353 및 363)는 턴오프된다. 따라서, 노드 A 및 B 간의 전위차의 차동증폭은 제 2 구간동안에 계속된다.
상기 차동증폭의 결과로서, 노드 A 및 B 에 대응하는 설정신호 S 와 재설정신호 R 중에서 설정신호 S 만이 로우레벨에서 하이레벨로 변화하여, 플립-플롭(4)이 설정되고 하이레벨 래치출력 Q 이 출력된다.
다음으로, 클럭신호 CLK 가 하이레벨에서 로우레벨로 변하는 경우, P 형 트랜지스터(302, 303, 및 304)가 턴온되어, 노드 A 및 B 가 프리차아지되어 동일하게 된다. 이 경우에, 입력신호 DIN 가 하이레벨에서 로우레벨로 변하는 경우, 동상 및 역상 차동입력신호 DI 및 iDI 가 각각 반전되고, N 형 트랜지스터(361)가 턴온되며, N 형 트랜지스터(301, 352, 및 362)가 턴오프되어 있으므로 프리차아지된 노드 A 및 B 상의 차아지가 풀아웃되지 않는다. 노드 A 및 B 가 VDD 레벨로 프리차아지되는 경우, 설정신호 S 와 재설정신호 R 는 로우레벨이다. 따라서, 플립-플롭(4)은 트리거되지 않고, 래치출력신호 Q 도 변하지않는다.
다음으로, 클럭신호 CLK 가 하이레벨로 변하는 경우, P 형 트랜지스터(302, 303, 및 304)가 턴오프되고, 노드 A 및 B 의 프리차아지 및 전위 동일화가 완성된다.
상기 제 1 구간, 즉, 반전된 클럭신호 iCLK 의 지연시간 동안에, 클럭신호 CLK 와 반전된 클럭신호 iCLK 가 하이로 된다. 따라서, N 형 트랜지스터(301, 352, 353, 362, 및 363)가 턴온되고, N 형 트랜지스터(351 및 361)는 각각 턴온 및 턴오프된다. 따라서, 프리차아지된 노드 A 상의 차아지는 풀아웃되지 않고, 프리차아지된 노드 B 상의 차아지는 풀아웃되어, 노드 A 및 B 간의 전위차를 초래한다.
이와 동시에, 반전기(310 및 320)는 N 형 트랜지스터(301)에 의해 접지전위를 공급받으므로, 노드 A 및 B 간의 전위차가 더욱 차동 증폭된다.
상기 차동증폭의 결과로서, 노드 A 및 B 에 대응하는 설정신호 S 와 재설정신호 R 중에서 재설정신호 R 만이 로우레벨에서 하이레벨로 변화되어, 플립-플롭(4)이 재설정되고 로우레벨 래치출력신호 Q 가 출력된다.
상기 언급한 것처럼, 래치회로는 도 2 의 래치출력신호 Q 의 파형에 의해 나타난 것처럼 클럭신호 CLK 의 상승에지에서 다음 상승에지까지의 구간동안에 입력신호 DIN 를 래치한다.
본 실시예에 따른 래치회로에서, 클럭신호 CLK 의 상승에지의 시점들은, 동상 차동입력신호 DI 와 역상 차동입력신호 iDI 간의 전위차, 즉, 입력신호 DIN 의 레벨에 대응하는 유지된 데이터가 확정되는 시점들에 대응한다. 따라서, 클럭신호 CLK 의 상승에지에 관하여 입력신호 DIN 의 셋업 시간 또는 홀드 시간은, 종래 래치회로와 비교하여 실질적으로 짧으며, 0 값에 가까워서, 집적회로의 타이밍 디자인이 용이해진다.
또한, 고속으로 동작하는 SDRAM 또는 DDR-SDRAM 의 경우에는, 많은 센스 회로들이 사용된다. 각 센스 회로는 본 발명의 래치회로의 차동증폭기부와 유사한 차동증폭을 행하며, 전원 전압 또는 온도에 대하여, 차동증폭기부와 동일한 타이밍 특성을 가지고 있다. 따라서, 본원의 복수의 래치회로가 SDRAM 또는 DDR-SDRAM 에 사용되는 경우에, 복수의 센스 회로 및 래치회로에 동일한 타이밍 디자인이 적용될 수 있어, SDRAM 또는 DDR-SDRAM 의 타이밍 디자인을 용이하게 한다.
클럭신호의 상승에지에서 입력신호의 래치를 위한 회로가 예로서 기재되었지만, SDRAM 등이 사용되는 경우에, 클럭신호의 하강에지에서 입력신호를 래치하는 회로를 구성할 수 있다. 또한, 상기 회로들을 병렬로 연결함으로써, 클럭신호의 상승에지와 하강에지의 양자에서 입력신호를 래치하는 회로를 구성할 수도 있다.
본원 발명이 특정 실시예들을 참조하여 기재되었지만, 상기 기재는 한정의 의미로 해석되지 않는다. 상기 기재된 실시예들의 다양한 변형예들은 본 발명의 기재를 참조하면 당업자들에 명백하다. 따라서, 첨부된 특허청구범위는 본 발명의 진정한 범위내에 속하는 변형예들 또는 실시예들을 포함하는 것으로 해석된다.
이상 설명한 바와 같이, 본 발명에 의한 래치회로는, 셋업 시간 또는 홀드 시간이 종래의 래치회로에 비교하여 현저하여 작고, 0 값에 근접하므로, 집적회로의 타이밍 디자인이 용이하게 이루어진다.
또한, SDRAM 또는 DDR-SDRAM 에 사용되는 경우에, 복수의 센스 회로 및 래치회로가 동등의 타이밍 특성을 전원전압 또는 온도에 대하여 가지므로, 동일한 타이밍 디자인을 적용할 수 있어, SDRAM 또는 DDR-SDRAM 의 타이밍 디자인이 용이하게 이루어지는 효과가 있다.

Claims (7)

  1. 클럭신호가 제 1 논리 레벨에 있는 시간 구간동안에 래치회로의 제 1 및 제 2 노드를 소정 전위로 프리차아지하는 프리차아지 수단;
    상기 클럭신호가 일 논리 레벨에서 반대의 논리 레벨로 변한 후의 제 1 시간 구간동안에 입력신호에 응답하여 상기 제 1 및 제 2 노드사이에 전위차를 공급하는 제 1 증폭기 수단;
    일 논리 레벨에서 반대의 논리 레벨로 변한 후에 상기 클럭신호가 일 논리 레벨로 변하는 제 2 시간 구간동안에 상기 제 1 노드와 상기 제 2 노드사이의 전위차를 증폭하는 제 2 증폭기 수단; 및
    상기 제 1 및 제 2 노드의 전위에 따라 설정 및 재설정되는 플립-플롭 회로를 구비하는 것을 특징으로 하는 래치회로.
  2. 제 1 항에 있어서,
    상기 제 1 시간 구간은 상기 제 2 시간 구간보다 짧은 것을 특징으로 하는 래치회로.
  3. 제 1 항에 있어서,
    상기 제 1 시간 구간은 상기 클럭신호와 상기 클럭 신호의 지연된 반전 신호 사이의 지연차인 것을 특징으로 하는 래치회로.
  4. 제 2 항에 있어서,
    상기 제 1 증폭기 수단은 상기 제 1 시간 구간동안에 상기 입력신호에 대응하여 상기 제 1 노드 또는 상기 제 2 노드의 전위를 변화시키는 것을 특징으로 하는 래치회로.
  5. 클럭신호를 소정 지연량으로 반전시키는 지연 반전기 회로;
    상기 클럭신호가 제 1 논리 레벨에 있는 시간 구간동안에 래치회로의 제 1 및 제 2 노드를 소정 전위로 프리차아지하는 프리차아지 회로;
    상기 클럭신호와 상기 지연 반전기 회로의 출력신호가 제 2 논리 레벨에 있는 제 1 시간 구간동안에 입력신호에 응답하여 상기 제 1 노드와 상기 제 2 노드사이에 전위차를 공급하는 제 1 증폭기 회로;
    상기 클럭신호가 상기 제 2 논리 레벨에 있는 제 2 시간 구간동안에 상기 제 1 노드와 상기 제 2 노드간의 상기 전위차를 증폭하는 제 2 증폭기 수단; 및
    상기 제 1 및 제 2 노드의 전위에 따라 설정 및 재설정되는 플립-플롭 회로를 구비하는 것을 특징으로 하는 래치회로.
  6. 제 5 항에 있어서,
    상기 제 1 증폭기 회로는,
    상기 입력신호가 공급되는 게이트를 갖는 제 1 트랜지스터, 상기 클럭신호가 공급되는 게이트를 갖는 제 2 트랜지스터, 및 상기 지연 반전기 회로의 출력이 공급되는 게이트를 갖는 제 3 트랜지스터를 포함하는 제 1 트랜지스터 그룹과,
    상기 입력신호의 반전된 신호가 공급되는 게이트를 갖는 제 4 트랜지스터, 상기 클럭신호가 공급되는 게이트를 갖는 제 5 트랜지스터, 및 상기 지연 반전기 회로의 상기 출력신호가 공급되는 게이트를 갖는 제 6 트랜지스터를 구비하는 제 2 트랜지스터 그룹을 구비하며,
    상기 제 1, 제 2, 및 제 3 트랜지스터들은 상기 제 1 노드와 전원사이에 직렬로 연결되어 있고,
    상기 제 4, 제 5, 및 제 6 트랜지스터들은 상기 제 1 노드와 상기 전원사이에 직렬로 연결되어 있는 것을 특징으로 하는 래치회로.
  7. 제 6 항에 있어서,
    상기 제 2 증폭기 회로는,
    상기 제 2 노드에 연결된 입력단자와 상기 제 1 노드에 연결된 출력단자를 갖는 제 1 반전기 회로;
    상기 제 1 노드에 연결된 입력단자와 상기 제 2 노드에 연결된 출력단자를 갖는 제 2 반전기 회로; 및
    상기 클럭신호가 상기 제 2 논리 레벨에 있는 상기 제 2 시간 구간동안에 전원을 공급하는 전원 공급 회로를 구비하는 것을 특징으로 하는 래치회로.
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