JPH11168359A

JPH11168359A - 高速クロックイネーブルラッチ回路

Info

Publication number: JPH11168359A
Application number: JP10222627A
Authority: JP
Inventors: Thaddeus John Gabara; ジョンガバラザデウス
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1997-08-06
Filing date: 1998-08-06
Publication date: 1999-06-22
Anticipated expiration: 2018-08-06
Also published as: DE69828226T2; US6255875B1; US6018260A; EP0896430A2; EP0896430B1; JP3559712B2; EP0896430A3; DE69828226D1

Abstract

(57)【要約】【課題】高速クロックイネーブル型ラッチ回路を提供
する。【解決手段】本発明による新規のラッチ回路構成は、
インバータベースのセットアップ／ホールド時間を大幅
に短くする。このラッチ回路は、センス増幅器に接続さ
れた第一と第二の入力スイッチを含む。これら入力スイ
ッチは、平衡入力信号の相補的な信号を受信する。この
ラッチ回路は、交替するクロック信号の信号レベルに基
づいて初期化モードと、出力モードにて動作する。出力
モードにおいては、初期化モードの終端における入力信
号の規模に基づいて第一あるいは第二の信号規模を持つ
出力信号が生成される。このラッチ回路に基づく高速直
列／並列コンバータについても開示される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特定の信号レベル
をラッチ（格納）し、維持するために用いることが可能
なラッチ回路に関する。

【０００２】

【従来の技術】例えば、家電製品、コンピュータ、電気
通信設備、自動車電子工学等を含む現代の電子製品は、
データ処理動作の際にデータを格納するためにラッチ回
路を用いる。ラッチ回路は、双安定デバイスであり、こ
の出力信号は、入力信号の信号レベルあるいは信号遷移
に基づいて２つの安定な状態（レベル）の一つを取る。
従来のラッチ回路には、静的なラッチ回路と、動的なラ
ッチ回路とがある。典型的な動的ラッチ回路は、一般的
には、静的ラッチ回路と比較して、要求される回路が少
なく、データ値を表す入力信号をラッチする時間も速
い。ただし、２つの出力信号レベルの一方を生成するた
めに用いられる動的ラッチ内に格納される電荷は、電流
漏れを通じて散逸する傾向を持ち、短所として、出力信
号を適切なレベルに維持するために、この電荷を断続的
にリフレッシュすることが必要となる。

【０００３】これとは対照的に、静的ラッチによって維
持される動作状態は、時間と共に変化することはない。
従来のラッチは、一般的には、漏れを補償するためにラ
ッチの出力と入力との間にフィードバックを採用するこ
とで、ラッチの状態が変化するのを防ぐ。図１は、クロ
ック方式のフィードバック経路を持つ典型的な従来の技
術による静的ラッチ１を簡略的に示す。図１において、
第一あるいは第二の論理レベルを持つ入力信号ＩＮが、
第一のインバータ５に供給される。第一のインバータ５
は、クロック信号ＣＬＫによって制御される第一のスイ
ッチ１０に接続される。第一のスイッチ１０は、さら
に、ノードＡに接続され、これはさらに第二のインバー
タ１５に接続される。第二のインバータ１５の出力は、
さらに、第三のインバータ２０に接続され、ラッチ１の
出力信号ＯＵＴを供給する。第三のインバータ２０の出
力は、第二のスイッチ２５に接続され、これは、さら
に、ノードＡに接続される。第二のスイッチ２５は、相
補クロック信号／ＣＬＫによって制御される。この相補
クロック信号／ＣＬＫは、クロック信号ＣＬＫの信号レ
ベルに対して相補的な信号レベルを持つ信号である。

【０００４】動作において、クロック信号ＣＬＫの信号
レベルは、ラッチ１が、サンプル期間となるべかき、あ
るいは、ホールド期間となるべきかを決定する。クロッ
ク信号ＣＬＫが高値の信号レベルを持ち、これに対応し
て相補クロック信号／ＣＬＫが低値の信号レベルを持つ
場合は、スイッチ１０は閉じ、インバータ５はノードＡ
に接続され、スイッチ２５は開き、インバータ２０の出
力はノードＡから切断される。この結果、ラッチは、サ
ンプル期間となる。このサンプル期間においては、信号
ＩＮの論理レベルがインバータ５によって反転され、ノ
ードＡの所に相補信号レベルを持つ信号が生成される。
ノードＡの所のこの信号が、次に、インバータ１５によ
って再び反転され、入力信号ＩＮと同一の信号レベルを
持つ出力信号ＯＵＴが生成される。こうして、サンプル
期間にあるときは、ラッチ１の出力信号ＯＵＴは、入力
信号ＩＮの信号レベルを追跡し、このレベルに保持され
る。サンプル期間の際に入力信号の論理レベルが変化し
た場合は、インバータ５、１５の動作遅延の後に、出力
信号ＯＵＴもこれに対応して変化する。出力信号ＯＵＴ
は、インバータ２０にも供給される。インバータ２０は
開かれたスイッチ２５の所に、出力信号ＯＵＴに対して
相補的な信号レベルを持つ信号を生成する。この反転さ
れた信号はホールド期間において用いられる。

【０００５】クロック信号ＣＬＫが低値の信号レベルに
なると、スイッチ１０が開き、インバータ５はノードＡ
から切断され、スイッチ２５が閉じ、インバータ２０は
ノードＡに接続される。この結果、ラッチはホールド期
間に入る。このホールド期間においては、サンプル期間
における入力信号と出力信号ＩＮ、ＯＵＴに対して相補
的な論理レベルを持つインバータ２０によって生成さ
れた信号が、ノードＡとインバータ１５に供給される。
このとき、インバータ１５は、ラッチのサンプル期間の
終端におけるのと同一レベルの出力信号ＯＵＴを継続し
て生成する。このため、ラッチ１は、サンプル期間の終
端近傍においては、入力信号ＩＮの信号レベルを、出力
信号ＯＵＴの信号レベルとして維持、つまり、ラッチす
る。そして、ホールド期間の際の入力信号ＩＮの信号レ
ベルの変化は、出力信号ＯＵＴには影響を与えない。

【０００６】問題は、インバータ５、１５、２０が、電
圧、温度、およびインバータを製造するために用いたプ
ロセスに依存する処理遅延を持つことである。そしてこ
の遅延のために、しばしば、クロック信号ＣＬＫの遷移
が不正確となり、出力信号ＯＵＴとして誤ったレベルの
信号が生成されることがある。例えば、クロック信号Ｃ
ＬＫの信号レベルの遷移の直前に、入力信号ＩＮの信号
レベルの遷移が発生した場合、インバータの遅延の程度
によっては、ラッチが出力信号ＯＵＴを正しく更新しな
い場合が起こり得る。

【０００７】

【発明が解決しようとする課題】セットアップ／ホール
ド遅延と呼ばれるクロック信号の遷移に対するこれらイ
ンバータの遅延およびスイッチング遅延は、ラッチ１
が、入力信号内に表されるデータを得るためのセットア
ップ／ホールド速度を制限する。従来の静的ラッチは、
典型的には、５００ピコ秒（psec.）以上のセットアッ
プ／ホールド遅延を持つ。換言すれば、クロック信号が
サンプル期間からホールド期間に遷移するまでに５００
ピコ秒あるいはそれ以上がかかり、この間は、入力信号
ＩＮが変化したにもかかわらず、出力信号OUTの変化が
起らない可能性がある。このために、従来の静的ラッチ
は、短所として、１ギガビット／秒（Gbs/sec）以下の
データ速度を持つ信号しか処理することができなかっ
た。

【０００８】他方で、電子産業には、１ギガビット／秒
よりさらに高速にてデータを処理する必要性が存在す
る。このために、このような高速なデータも処理できる
ように、より短いセットアップ／ホールド遅延を持つラ
ッチ回路構成に対する必要性が存在する。

【０００９】

【課題を解決するための手段】本発明は、長所として、
インバータベースのセットアップ／ホールド時間を大幅
に短縮する新規のラッチ回路設計を採用する。本発明に
よるラッチ回路は、センス増幅器構成に接続され第一と
第二の入力スイッチを含む。これら入力スイッチは、平
衡入力信号の互いに相補的な信号を受信する。ラッチ回
路は、交替するクロック信号の信号レベルに基づいて、
初期化モードと、出力モードにて動作する。出力モード
においては、初期化モードの終端における入力信号の規
模に基づいて、第一あるいは第二の信号規模を持つ出力
信号が生成される。

【００１０】より詳細には、本発明によるラッチ回路
は、第一の接合部の所で互いに結合されると共に、第一
の電圧源と、第二の電圧源に結合された制御可能なイネ
ーブルスイッチとの間に直列に接続された第一と第二の
トランジスタを含む。前記第二のトランジスタのゲート
は、入力信号を受信する第一の制御可能な入力スイッチ
に結合される。これと対応するように、第三と第四のト
ランジスタが、第二の接合部の所で互いに結合されると
共に、前記第一の電圧源と前記制御可能なイネーブルス
イッチとの間に直列に接続される。前記第四のトランジ
スタのゲートは、相補入力信号、つまり、特定のバイア
ス電圧を受信する第二の制御可能な入力スイッチに結合
される。前記第一と第二、および第三と第四の２つのペ
アのトランジスタは、それぞれ、前記第二と第一の接合
部に結合された前記第一と第三のトランジスタのゲート
に交差結合される。

【００１１】前記第一と第二の接合部の間に制御可能な
初期化スイッチが配置される。前記４つのスイッチは、
交替するクロック信号によって制御され、前記クロック
信号が第一の信号レベルにある期間は、前記イネーブル
スイッチは前記第二と第四のトランジスタを前記第二の
電圧源に電気的に接続し、他のスイッチは開かれ、この
ために、ラッチは、出力モードにて動作する。前記クロ
ック信号が第二の信号レベルになると、前記入力スイッ
チが前記入力信号を前記第二と第四のトランジスタのゲ
ートに供給すると共に、前記初期化スイッチが前記第一
と第二の接合部とを電気的に接続する。前記イネーブル
スイッチは開き、このため、ラッチは、初期化モードに
て動作する。

【００１２】一例としての動作において、クロック信号
が第一信号レベルにあり、従って、ラッチ回路が初期化
モードにて動作している際は、入力スイッチは、平衡入
力信号の相補的な信号を第二と第四のトランジスタのゲ
ートに接続する。この結果、第二と第四のトランジスタ
は、入力信号の信号レベルに基づいてバイアスされる。
ただし、初期化モードの間は、初期化スイッチが第一と
第二の接合部を互いに接続するために、ラッチ出力信号
は、受信された入力信号の規模の変動に関係なく、第一
と第二の出力信号の規模の間のレベルの規模に維持され
る。

【００１３】次に、クロック信号が第二の信号レベルに
変化すると、初期化スイッチが開き、イネーブルスイッ
チが閉じ、入力信号に起因するバイアスに基づいて、電
流が第二と第四のトランジスタに流れる。これらトラン
ジスタに流れる電流のために、それぞれ、第一と第二の
接合部の所に、比較的迅速に、所定の規模の第一あるい
は第二の出力信号が生成される。この遷移は、従来のラ
ッチと関連するインバータ遅延無しに起こる。

【００１４】さらに、出力モードの間は、入力信号の変
動がラッチの動作に悪影響を与えるのを回避するため
に、入力スイッチによって入力信号がトランジスタから
切断される。このために、本発明のラッチと関連する唯
一のセットアップ／ホールド時間は、出力信号が初期化
モードにおける中間レベルから所定の規模の第一あるい
は第二の出力信号に遷移するために要求される比較的短
い時間期間となる。例えば、現在のＣＭＯＳ集積回路技
術を用いた場合、このセットアップ／ホールド時間を１
００ピコ秒以下に押さえることが可能となる。

【００１５】このラッチ回路は、初期化期間においては
出力信号が中間状態（レベル）に戻るために、クロック
信号の期間の半分に対してのみ出力信号を生成する。た
だし、このラッチ回路の出力を従来の静的ラッチの入力
に結合することで、実質的に全クロック期間を通じて安
定な対応する出力信号を持つフリップ−フロップを得る
ことが可能である。本発明によるラッチ出力は、さら
に、例えば、高速直列／並列コンバータ、レジスタ、レ
ベルシフタ、センス増幅器等を含む他の回路構成におい
て用いることも可能である。

【００１６】本発明のもう一面においては、抵抗性要素
が、初期化期間の際に出力信号の規模を実質的に第一と
第二の出力信号の規模の中点に維持するために、第一と
第二の接合部に接合され、これによって、出力信号が２
つの出力信号の規模のどちらかに遷移するのに要求され
る時間が短縮される。さらに、入力信号を増幅するため
にオプションとしての交差結合スイッチを用いること
で、ラッチが初期化モードから出力モードに交替する際
の出力信号の遷移時間をさらに短縮すことも可能であ
る。この構成は、長所として、比較的小さな入力信号の
遷移を検出し、比較的大きな規模を持つ出力信号を生成
することを可能にする。本発明の追加の特徴および長所
が、以下の詳細な説明を付録の図面に照らして読むこと
で一層明白となるものである。

【００１７】

【発明の実施の形態】図２は、本発明による一例として
のラッチ回路１００を示す。ラッチ回路１００は、第一
の接合部１１５の所で互いに結合された第一と第二のト
ランジスタ１０５と１１０と、第二の接合部１３５の所
で互いに結合された第三と第四のトランジスタ１２５と
１３０を含む。第一と第三のトランジスタ１０５、１２
５はさらに第一の電圧源Ｖ_DDに結合される。第二と第四
のトランジスタ１１０、１３０は、さらに、イネーブル
スイッチ１２０に結合される。イネーブルスイッチ１２
０は、さらに、第二の電圧源Ｖ_SSに結合される。イネー
ブルスイッチ１２０は、クロック信号CLKによって制御
され、後に説明されるような方法にて、第二の電圧源Ｖ
_SSの第二と第四のトランジスタ１１０、１３０のへの接
続あるいはこれからの切断を行なう。

【００１８】より詳細には、クロック信号は、電圧ある
いは電流レベル等の第一と第二の信号レベルの期間で交
替する。クロック信号ＣＬＫが第一の信号レベルにある
期間は、イネーブルスイッチ１２０は閉じ、第二の電圧
源がトランジスタ１１０に接続される。同様に、クロッ
ク信号ＣＬＫが、第二の信号レベル、例えば、異なる特
定の電圧レベルにある期間は、イネーブルスイッチ１２
０は開き、第二の電圧源がトランジスタ１１０から切断
される。

【００１９】入力スイッチ１４０、１４５は、可制御的
に、それぞれ、入力信号ＩＮと対応する相補入力信号／
ＩＮを、それぞれ、第二と第四のトランジスタ１１０、
１３０のゲート１１２、１３２に供給する。信号ＩＮと
／ＩＮは、平衡入力信号の各部分を表す。相補入力信号
／ＩＮは、入力信号ＩＮと位相が１８０゜ずれる。平衡
信号は、共通モードノイズの除去に優れるという長所を
持つ。この結果として、平衡信号は、回路アセンブリ、
例えば、ＰＷＢの各グラウンド層と、これに搭載された
集積回路との間の動的電圧差に起因する誘導ノイズを大
きく低減する。

【００２０】入力スイッチ１４０、１４５は、クロック
信号ＣＬＫによっても制御される。ただし、入力スイッ
チ１４０、１４５は、イネーブルスイッチ１２０とは反
対に機能する。つまり、スイッチ１４０、１４５は、ク
ロック信号ＣＬＫが第一の信号レベルにある期間は開
き、それぞれ、入力信号ＩＮと／ＩＮをトランジスタ１
１０、１３０から切断し、クロック信号ＣＬＫが第二の
信号レベルにある期間は閉じ、それぞれ、入力信号ＩＮ
と／ＩＮをトランジスタ１１０、１３０に接続する。

【００２１】入力スイッチ１４０、１４５を制御するこ
のクロック信号は、それぞれ、スイッチ１４０、１４５
がイネーブルスイッチ１２０とは反対に、すなわち、相
補的に動作するために、相補信号／ＣＬＫと呼ばれる。
ただし、容易に理解できるように、ラッチ回路１００
は、平衡クロック信号の代わりに、単一のクロック信号
ＣＬＫに基づいて動作することも可能である。本発明の
単一のクロック信号を用いる実現においては、入力スイ
ッチ１４０、１４５に対して用いられるタイプのスイッ
チは、イネーブルスイッチ１２０に対して用いられる特
定のタイプのスイッチと反対に動作する。

【００２２】第一と第二の接合部１１５、１３５は、さ
らに、それぞれ、第三と第一のトランジスタ１２５、１
０５のゲート１２７、１０７に交差結合される。第一と
第二の接合部１１５、１３５は、さらに、初期化スイッ
チ１５０に接続される。初期化スイッチ１５０は、クロ
ック信号ＣＬＫに基づいて、入力スイッチ１４０、１４
５と実質的に同様に動作する。つまり、第一と第二の接
合部１１５、１３５は、クロック信号が第二の信号レベ
ルにある期間は互いに接続され、クロック信号が第一の
信号レベルにある期間は互いに切断される。第二と第一
の接合部１３５、１１５は、さらに、平衡出力信号の対
応する出力信号部分ＯＵＴと、その相補出力信号部分／
ＯＵＴを提供する。

【００２３】オプションとしての抵抗性要素Ｒ₁ 、Ｒ₂
が、それぞれ、第二の電圧源Ｖ_SSと、第一と第二の接合
部１１５、１３５との間に接続される。このオプション
としての抵抗性要素Ｒ₁ 、Ｒ₂ は、後により詳細に説明
する入力信号に基づいて出力信号を２つの状態（レベ
ル）の内の一つの状態（レベル）にてラッチ回路１００
に供給する際の遅延時間を短縮する機能を持つ。

【００２４】ラッチ回路１００のトランジスタ、スイッ
チ、抵抗性要素は、単一の集積回路上に形成すること
も、複数の集積回路上に形成することも、離散コンポー
ネント内に形成することも可能である。スイッチ１２
０、１４０、１４５、１５０は、ここでは、説明を簡単
にするために、簡略的に電子機械スイッチとして示され
る。ただし、好ましくは、スイッチ１２０、１４０、１
４５、１５０の幾つかあるいは全てに対して固体状態ス
イッチ、例えば、トランジスタを用いる。固体状態スイ
ッチを用いると、コンパクトな寸法と、比較的低電力要
件を持つラッチ回路１００を実現することが可能とな
る。

【００２５】別の方法として、スイッチ１２０、１４
０、１４５、１５０に対して、従来のトランスミッショ
ンゲート構成を用いることも可能である。トランスミッ
ションゲートは、ｎ−チャネルトランジスタとｐ−チャ
ネルトランジスタの並列接続を含み、これらトランジス
タの各ゲートに、所望のスイッチ動作を得るために、相
補的なクロック信号が供給される。トランスミッション
ゲートの方が、単一のトランジスタスイッチより好まし
い。これは、トランスミッションゲートを使用した場
合、入力信号を、単一のトランジスタの場合の周知のバ
ック−ゲート−バイアス効果による信号の劣化を受ける
ことなく、トランジスタ１１０、１３０に伝達できるた
めである。スイッチとして、単一のトランジスタ、トラ
ンスミッションゲートのいずれを用いる場合も、単一の
集積回路内に非常に多数のラッチ回路を形成することが
可能である。

【００２６】一例としてのラッチ回路１００において
は、第一と第三のトランジスタ１０５、１２５に対して
はｐ−チャネル電界効果形トランジスタ（ＦＥＴ）が用
いられ、第二と第四のトランジスタ１１０、１３０に対
してはｎ−チャネルＦＥＴが用いられる。ｐ−チャネル
ＦＥＴとｎ−チャネルＦＥＴとは反対に動作する。例え
ば、ｐ−チャネルＦＥＴ１０５は、トランジスタゲート
１０７がその閾値電圧近傍、例えば、従来のＣＭＯＳ集
積回路の場合はＶ_DD−０．９Ｖにバイアスされると、第
一の電圧源Ｖ_DDと第一の接合部１１５との間で電流を流
す。そして、この電圧がグラウンド値に接近すると、ト
ランジスタ１０５は、完全にイネーブルされ、実質的に
最大の電流がこの間を流れる。反対に、ｎ−チャネルＦ
ＥＴ１１０は、トランジスタゲート１１２が、第一の電
圧Ｖ_DDにバイアスされたときに、イネーブルスイッチ１
２０と第一の接合部１１５との間に実質的に最大の電流
を流す傾向を持つ。ｎ−チャネルＦＥＴ１１０のバイア
スが、Ｖ_DD以下に低減すると、トランジスタ１１０を流
れる電流は低減する。そして、トランジスタ１１０を流
れる電流は、ゲートバイアス電圧が、このトランジスタ
の閾値電圧、例えば、従来のＣＭＯＳ集積回路の場合は
０．７Ｖ以下に低減すると、停止する。このようなＣＭ
ＯＳトランジスタを用いた場合、第一と第二の電圧
Ｖ_DD、Ｖ_SSに対して、それぞれ、２．７Ｖ〜５Ｖと、０
Ｖのオーダの相対電圧を用いることが可能となる。

【００２７】動作において、クロック信号CLKは、第一
と第二の信号レベルの期間で交替し、これに応答して、
ラッチ回路１００は、それぞれ、出力モードと、初期化
モードにて交互に動作する。クロック信号ＣＬＫが第一
の信号レベルにある期間は、ラッチ回路１００は、出力
モードにて動作する。この出力モードにおいては、イネ
ーブルスイッチ１２０は閉じ、トランジスタ１１０、１
３０が、第二の電圧源Ｖ_SSに接続される。入力スイッチ
１４０、１４５と初期化スイッチ１５０は開き、入力信
号ＩＮと／ＩＮは、それぞれ、トランジスタ１１０、１
３０から切断され、第一と第二の接合部１１５、１３５
は互いに切断される。これとは反対に、クロック信号Ｃ
ＬＫが第二の信号レベルにある期間は、ラッチ回路１０
０は、初期化モードにて動作する。初期化モードにおい
ては、イネーブルスイッチ１２０は開き、トランジスタ
１１０、１３０は第二の電圧源Ｖ_SSから切断される。入
力スイッチと初期化スイッチは閉じ、入力信号ＩＮと／
ＩＮが、それぞれ、トランジスタ１１０、１３０に接続
され、第一と第二の接合部１１５、１３５が互いに接続
される。

【００２８】より詳細には、クロック信号ＣＬＫが第二
の信号レベルにあり、ラッチ回路１００が初期化モード
にて動作する期間においては、閉じた初期化スイッチ１
５０によって、第一と第二の接合部１１５、１３５が互
いに接続され、このため、両方の接合部の所に同一の電
位が発生する。この結果、ラッチ回路１００の出力信号
ＯＵＴと、この相補出力信号／ＯＵＴは、初期化モード
の間は、同一の信号レベルに維持される。さらに、初期
化モードの間は、閉じた入力スイッチ１４０、１４５に
よって、それぞれ、入力信号ＩＮとその相補信号／ＩＮ
が、トランジスタ１１０、１３０のゲート１１２、１３
２に接続される。このため、トランジスタ１１０、１３
０は、それぞれ、バイアス入力信号ＩＮと／ＩＮの相補
的な信号規模に基づいて相補的にバイアスされる。ただ
し、このような相補的なトランジスタのバイアシング
は、第一と第二の接合部１１５、１３５の所の出力電圧
信号には影響を与えない。これは、イネーブルスイッチ
１２０が開き、このため、電流が、第一の電圧源Ｖ_DDか
ら、それぞれ、直列に接続されたトランジスタ１０５、
１１０と、１２５、１３０を通って、第二の電圧源Ｖ_SS
に流れるのが阻止されるためである。

【００２９】次に、クロック信号ＣＬＫが、第一の信号
レベルに交替すると、ラッチ回路１００は、初期化モー
ドから出力モードに交替する。クロック信号ＣＬＫが第
一の信号レベルに入いった結果として、入力スイッチ１
４０、１４５が開くが、このために、トランジスタ１１
２、１３２の所の各入力信号の部分ＩＮと／ＩＮの電圧
規模は、この出力モードの期間中、その後のこれら入力
信号部分の変化に関係なく、スイッチが開いた時点の規
模に留まる。つまり、第二と第四のトランジスタ１１
０、１３０は、クロック信号ＣＬＫが第二の信号期間か
ら第一の信号期間に遷移した瞬間において入力信号部分
ＩＮと／ＩＮによって与えられたのと同一のレベルにバ
イアスされた状態に留まる。一方、この遷移のために、
初期化スイッチ１５０は開き、第一と第二の接合部１１
５、１３５は互いに切断される。こうして、これら接合
部は、その後は、異なる電圧規模にて動作することとな
る。

【００３０】さらに、クロック信号CLKの第二の信号期
間から第一の信号期間への遷移の結果として、イネーブ
ルスイッチ１２０は閉じ、このために、第一と第二の電
圧源Ｖ_DD、Ｖ_SSとの間に直列に接続された各トランジス
タ１０５、１１０と、１２５、１３０を通って、電流が
流れることが許される。ただし、これらトランジスタを
流れることが許される電流の程度は、モード間の遷移の
瞬間における入力信号部分ＩＮと／ＩＮに起因するトラ
ンジスタ１１０、１３０のおのおのバイアシングによっ
て決定される。さらに、入力部分ＩＮと／ＩＮが平衡入
力信号を表すために、ｎ−チャネルトランジスタ１１
０、１３０は、相補的にバイアスされ、このため、これ
らトランジスタ１１０、１３０の片方において他方より
大きな電流が流れる。

【００３１】トランジスタ１１０、１３０を流れるこの
電流の差は、それぞれ、接合部１１５、１３５の所に存
在する電圧信号に対応する影響を与える。より具体的に
は、ｎ−チャネルトランジスタ１１０、１３０のどちら
か一方により大きな電流が流れるために、関連する接合
部１１５、１３５の所の電圧信号は、第二の電圧Ｖ_SSに
接近する対応する規模に引かれることとなる。例えば、
第一の接合部１１５の所の電圧信号が、第一の電圧Ｖ_DD
ではなく第二の電圧Ｖ_SSに接近するように引き下げられ
ると、第二の接合部１３５の所の電圧信号は、第二の電
圧Ｖ_SSではなく第一の電圧Ｖ_DDに接近するように引き上
げられる。

【００３２】接合部１１５、１３５の所の電圧信号のこ
のような変化は、ｐ−チャネルトランジスタ１０５と１
２５との交差結合に好ましい二次的な効果を与える。前
述の例では、第一の接合部１１５の所のより低い電圧信
号は、ｐ−チャネルトランジスタ１２５を、トランジス
タ１２５により大きな電流が流れるようにバイアスす
る。このために、トランジスタ１３０の相補的バイアシ
ングのために相対的に高い電圧が、さらに高く引き上げ
られ、第一の電圧Ｖ_DDにより接近することとなる。同様
に、第二の接合部１３５の所のこうして上げられた電圧
は、ｐ−チャネルトランジスタ１０５にバイアスを加え
る。このため、トランジスタ１０５を流れる電流は低減
し、この結果、第一の接合部の所の電圧は、第二の電圧
Ｖ_SSにより接近するように引き下げられる。こうして、
トランジスタ１０５、１１０と、１２５、１３０は、出
力モードの動作に際は、センス増幅器として動作する。

【００３３】第一の接合部の所の電圧が、第二の電圧Ｖ
_SSに接近すると、第三のトランジスタ１２５は、第二の
接合部１３５の所の電圧、つまり、ＯＵＴが、第一の電
圧ＶＤＤに接近するようにする。同様に、この電圧信号
のために、第一のトランジスタ１０５を流れる電流は大
きく低減し、第二のトランジスタ１１０は、第一の接合
部１１５の所の電圧、つまり、/OUTを、下方に、第二の
電圧Ｖ_SSに接近するように引き下げる。

【００３４】こうして、ラッチ回路１００が初期化モー
ドから出力モードに遷移したとき、入力信号部分ＩＮと
／ＩＮが、それぞれ、高値と低値の信号レベルにある場
合は、平衡出力信号部分ＯＵＴと／ＯＵＴも、同様に、
高値と低値の信号レベルとなる。さらに、ラッチ１００
は、対称的な構成を持つために、ラッチが初期化モード
から出力モードに遷移したとき、入力信号部分ＩＮと／
ＩＮが、それぞれ、低値と高値の信号レベルにある場
合、平衡出力信号部分ＯＵＴと／ＯＵＴも、同様に、そ
れぞれ、低値と高値の信号レベルとなる。

【００３５】この出力信号の規模は、ラッチ回路１００
によって、出力モードの期間中、入力信号部分ＩＮと／
ＩＮの変化に関係なく維持される。これは、これら入力
信号部分が、出力モードの間、トランジスタ１１０、１
３０から切断されるためである。ただし、クロック信号
ＣＬＫが第二の信号レベルに戻ると、ラッチ回路１００
は、初期化モードに反転し、初期化スイッチが閉じる。
この結果、出力信号部分ＯＵＴと／ＯＵＴは、電圧Ｖ_DD
とＶ_SSの間の同一電圧信号レベルとなり、前述のプロセ
スが再び遂行される。

【００３６】こうして、ラッチ回路１００は、長所とし
て、クロック信号ＣＬＫの遷移の瞬間における平衡入力
信号ＩＮと／ＩＮの相補的な信号レベルに基づいて特定
の相補的な信号レベルを持つ平衡出力信号ＯＵＴと／Ｏ
ＵＴを生成する。そして、クロック信号ＣＬＫの遷移が
発生すると、ラッチは、ラッチ回路が遷移の瞬間に入力
信号を誤って読む原因となるインバータ遅延無しに、初
期化モードから出力モードに切り替わる。トランジスタ
１０５と１２５のこの交差結合構成のために、ラッチ回
路１００は、従来のＣＭＯＳ集積回路デバイスを用い
て、例えば、１５０ピコ秒程度の小さな遅延の後に、信
号ＯＵＴと／ＯＵＴに対する安定な出力信号レベルに到
達することが可能なる。そして、この安定した状態にお
いては、入力信号ＩＮと／ＩＮの高値と低値の信号レベ
ルの差は、電圧Ｖ_DDとＶ_SSとの間の差のオーダとなる。

【００３７】前述のような好ましい遅延時間は、オプシ
ョンとしての抵抗性要素Ｒ₁ 、Ｒ₂の抵抗値として、初
期化モードに際に、第一と第二の接合部１１５、１３５
の所の共通電圧信号の規模が、概ね（Ｖ_DD−Ｖ_SS）／２
に等しい中点電圧となるような値を用いることで達成す
ることが可能である。このような電圧を達成するために
抵抗性要素Ｒ₁ 、Ｒ₂ に対して使用することが可能な一
例としての抵抗値は、５０ｋΩのオーダである。抵抗性
要素Ｒ₁ 、Ｒ₂ に対して、受動デバイス、例えば、抵抗
を用いることも可能である。別の方法として、能動デバ
イス、例えば、一例として、５μｍの最小のチャネル幅
と長さを持つＭＯＳトランジスタを用いることも可能で
ある。この中点電圧の設定のために、ラッチ回路１００
が、出力モードに入るとき、接合部１１５、１３５のい
ずれかの所の電圧信号が、電圧Ｖ_DDあるいはＶ_SSの完全
な電圧レベルの規模に達するのに要する時間期間が、同
一となる。この構成は、ラッチの出力信号解像（読出）
時間を、入力信号ＩＮと／ＩＮの初期極性と関係なく、
平衡させる。

【００３８】本発明から逸脱することなく、要素Ｒ₁ 、
Ｒ₂ に対して異なる抵抗値を用いて、接合部１１５、１
３５の所に、（Ｖ_DD−Ｖ_SS）／２以外の別の共通電圧信
号の規模を得ることも可能である。ただし、この場合
は、初期化モードから出力モードへの遷移における開始
電圧の規模は、もはや、電圧Ｖ_DDとＶ_SSの間の概ね中点
ではなくなり、このため上昇時間あるいは下降時間が、
他方に対して、増加することとなる。

【００３９】このため、ラッチ回路の出力信号が入力信
号と対応するのは、クロック信号がある特定の信号レベ
ルにある期間のみとなる。例えば、クロック信号ＣＬＫ
が、５０％の衝撃係数を持つように生成される場合は、
ラッチ回路１００の有効な出力信号は、各クロック期間
の半分においてのみ生成されることとなる。ただし、こ
の場合でも、ラッチ回路１００を図１に示すラッチ回路
１のような従来のラッチ回路と共に用いることで、クロ
ック信号CLKの全クロック期間に対して有効な出力信号
を得ることが可能となる。このような構成においては、
ラッチ回路１００の出力信号ＯＵＴが、従来のラッチ回
路への入力として用いられ、クロック信号ＣＬＫが両ラ
ッチ回路に対する共通クロック信号として用いられる。
これにより、従来のラッチ回路の対応する出力信号は、
全期間に渡って、所望の出力信号に対応することとな
る。この構成では、幾らかの遅延が追加される。ただ
し、この程度の遅延では、クロック信号の遷移の直前に
入力信号が変化したためにデータが誤って読み出される
ということはない。

【００４０】第一と第三のトランジスタ１０５、１２５
に対してはｐ−チャネルＦＥＴを用い、第二と第四のト
ランジスタ１１０、１３０に対してはｎ−チャネルＦＥ
Ｔを用いるように示されるが、ただし、本発明から逸脱
することなく、ラッチ回路１００を、トランジスタ１０
５、１２５に対してｎ−チャネルＦＥＴを用い、トラン
ジスタ１１０、１３０に対してｐ−チャネルＦＥＴを用
いて実現することも可能である。ただし、この場合は、
第一と第二の電圧源Ｖ_DD、Ｖ_SSへの接続と、スイッチ１
２０、１４０、１４５、１５０に対するスイッチ制御信
号ＣＬＫと／ＣＬＫは逆転される。さらに、第一と第二
のトランジスタ１０５、１２５が、第二と第四のトラン
ジスタ１１０、１３０と実質的に反対に動作することを
条件に、ラッチ回路１００を他のタイプのトランジス
タ、例えば、エミッタ結合論理（ＥＣＬ）トランジス
タ、双極接合トランジスタ（ＢＪＴ）等を用いて実現す
ることも可能である。

【００４１】図３は、本発明による図２のラッチ回路１
００と類似するラッチ回路２００を示す。ただし、この
回路では、オプションとしての交差結合スイッチ２０５
が採用される。これは、静的ラッチと、入力信号ＩＮと
／ＩＮの望ましい増幅を提供することに加え、セットア
ップ／ホールド時間をさらに短縮する。図２と図３にお
いて類似する要素、例えば、トランジスタ１０５、１１
０、１２５、１３０、スイッチ１２０、１４０、１４
５、１５０は、同一の符号にて示す。

【００４２】図３に示すように、交差結合スイッチ２０
５、２１０は、それぞれ、トランジスタ１１０、１３０
のゲート１１２、１３２を、第二と第一の接合部１３
５、１１５に接続する。交差結合スイッチ２０５、２１
０は、クロック信号ＣＬＫによって制御され、イネーブ
ルスイッチ１２０と実質的に同一に動作する。つまり、
交差結合スイッチ２０５、２１０は、ラッチ回路２００
が出力モードにて動作している期間は、それぞれ、トラ
ンジスタのゲート１１２、１３２を第二と第一の接合部
１３５、１１５に接続する。ラッチ回路２００が初期化
モードにて動作している期間は、トランジスタのゲート
１１２、１３２は、それぞれ、第二と第一の接合部１３
５、１１５から切断される。

【００４３】動作において、交差結合スイッチ２０５、
２１０は、さらに、ラッチ回路２００が初期化モードか
ら出力モードに遷移した際に、それぞれ、接合部１１
５、１３５が、より速い速度にて、適当な出力信号レベ
ルに引き上げあるいは引き下げられるのを助け、出力信
号の遅延をさらに低減する。このため、ラッチ回路２０
０は、従来のＣＭＯＳ集積回路にて実現して、長所とし
て、１００ピコ秒のオーダの比較的小さなセットアップ
／ホールド時間にて、出力信号を生成することが可能と
なる。このため、長所として、ラッチ回路２００を、例
えば、２ギガビット／秒（Gbs/sec.）あるいはそれ以上
のオーダの比較的高いデータ速度にて受信されるデータ
を検出・処理するために用いることが可能となる。

【００４４】さらに、この交差結合構成を用いた場合、
ラッチ回路２００は、従来のＣＭＯＳ集積回路を用い
て、例えば、５０ｍＶのオーダの比較的小さな入力信号
ＩＮと／ＩＮの信号差を検出し、２．７Ｖ〜５．０Ｖの
レンジの従来のＣＭＯＳ出力信号ＯＵＴと／ＯＵＴを生
成することも可能である。ただし、電圧差が小さくなる
ほど、所望の規模の出力信号ＯＵＴと／ＯＵＴを生成す
るために必要とされる時間は長くなる。例えば、従来の
ＣＭＯＳ集積回路を用いる本発明のラッチ回路は、入力
信号ＩＮと／ＩＮの電圧差が５０ｍＶの場合、２５０メ
ガビット／秒（Mbs/sec.）の速度で受信されるデータに
対して動作し、従来のＣＭＯＳ出力信号のレベルを維持
することが可能である。

【００４５】さらに、本発明によるラッチ回路、例え
ば、図２、３の回路１００、２００は、単一の非平衡入
力信号を受信し、単一の非平衡出力信号を生成すること
も可能である。回路１００、２００に簡単な修正を施す
ことで、このような単一の入力信号の処理を行なうこと
が可能となる。より詳細には、この場合は、ラッチ回路
１００、２００の入力スイッチ１３５への相補的な入力
信号／ＩＮが、入力信号の高値信号レベルと低値信号レ
ベルの中点の電圧規模を持つ電圧源Ｖ_p にて置換され
る。このような単一な入力信号を持つラッチ回路は、本
発明による対応する平衡入力信号を持つラッチ回路より
信号遅延は幾分長くなるが、それでも、従来のラッチ回
路よりは優れる。

【００４６】本発明によるラッチ回路、例えば、一例と
してのラッチ回路１００、２００は、レジスタ、レベル
シフタ、センス増幅器を含む多くの回路構成に用いるこ
とが可能である。さらに、ラッチ回路の出力を図１に示
すような従来の静的ラッチの入力に結合することで、全
クロック期間に渡って、対応する安定な出力信号を持つ
フリップ−フロップを得ることが可能である。このよう
なフリップ−フロップ構成は、単一の出力信号を提供す
る。全クロック期間に渡って平衡出力信号を提供する本
発明による一例としてのフリップ−フロップ構成２５０
を図４に示す。

【００４７】図４に示すように、本発明によるラッチ回
路２５５、例えば、図２あるいは図３のラッチ回路１０
０あるいは２００は、出力信号ＯＵＴと／ＯＵＴを持
ち、これが、交差結合静的ラッチ２６０に供給される。
この交差結合静的ラッチ２６０に対する一例としての回
路構成が、ラッチ２６０を表す点線の輪郭内に示され
る。この一例としての構成は、ラッチ２５５のラッチ出
力信号ＯＵＴと／ＯＵＴを受信するための第一のペアの
制御可能なスイッチ２７０、２７２を含む。スイッチ２
７０、２７２は、さらに、それぞれ、インバータ２７
５、２７７に接続される。スイッチ２７０、２７２の動
作は、クロック信号ＣＬＫによって制御される。インバ
ータ２７５、２７７の出力２８５、２８７は、それぞ
れ、フリップ−フロップ２５０に対する出力信号／ＦＯ
ＵＴとＦＯＵＴを供給する。さらに、第二のペアのスイ
ッチ２８０、２８２が、それぞれ、第一のペアのスイッ
チ２７２、２７０と、インバータ出力２８５、２８７と
の間に交差接続される。第二のペアのスイッチ２８０、
２８２の動作は、相補クロック信号/CLKによって制御さ
れる。

【００４８】動作において、クロック信号ＣＬＫが高値
の信号レベルにある期間は、ラッチ２５５は出力モード
にて動作し、第一のペアのスイッチは、それぞれ、ラッ
チ出力信号ＯＵＴと／ＯＵＴを、静的ラッチ２６０のイ
ンバータ２７５、２７７に供給する。この時間期間にお
いては、ラッチ回路２５５は、出力信号を、図２、３と
の関連で前述したように、前の初期化モードの期間の際
の入力信号ＩＮと／ＩＮに基づいて生成する。さらに、
クロック信号ＣＬＫが高値の信号レベルにある期間にお
いて、対応する相補クロック信号／ＣＬＫは、低値の信
号レベルにあり、このために、スイッチ２８０と２８２
は、インバータ２７５と２７７の交差結合を切断する。
この結果、インバータ２７５、２７７は、それぞれ、受
信されたラッチ出力信号ＯＵＴと／ＯＵＴに基づいて、
フリップ−フロップ出力信号／ＦＯＵＴとＦＯＵＴを生
成する。

【００４９】次に、クロック信号ＣＬＫが低値の信号レ
ベルに変化すると、ラッチ２５５は、初期化モードによ
る動作を開始し、第一のペアのスイッチは、それぞれ、
ラッチ出力信号ＯＵＴと／ＯＵＴを、それぞれ、インバ
ータ２７５、２７７から切断する。さらに、この時間期
間においては、対応する相補信号／ＣＬＫは、高値の信
号レベルとなり、このために、第二のペアのスイッチ２
８０と２８２は、インバータ２７５と２７７を交差結合
し、このため、フリップ−フロップの出力信号／ＦＯＵ
ＴとＦＯＵＴは、引き続いて現在の信号レベルに維持さ
れる。この結果、フリップ−フロップ２５０は、出力信
号／ＦＯＵＴとＦＯＵＴを、それぞれ、ラッチ２５５に
よって受信される入力信号ＩＮと／ＩＮに基づいて、全
クロック期間に渡って生成することとなる。

【００５０】本発明によるフリップ−フロップ回路は、
長所として、比較的高い伝送速度にて直列に送信される
データ信号に関して動作可能な直列／並列コンバータを
構成するのに用いることが可能である。図５は、８個の
フリップ−フロップ３１１〜３１８を採用する本発明に
よる一例としての直列／並列コンバータ３００を示す。
フリップ−フロップ３１１〜３１８に対して、例えば、
ラッチ１００あるいは２００を、静的ラッチ、例えば、
図１に示す従来のラッチ構成と共に用いることで、単一
のデータ信号と、単一のクロック制御信号を採用するこ
とも可能である。さらに、図４との関連で前述した方法
にて、平衡相補入力信号と、平衡相補クロック信号を採
用し、並列信号を出力することも可能である。ただし、
図５のコンバータ３００では、説明を簡単にするため
に、これらフリップ−フロップに対して、単一のデータ
と、単一のクロック制御信号を採用される。

【００５１】動作において、コンバータ３００は、各情
報ビットを表す間隔を持つデータ信号DATAを受信する。
コンバータ３００は、すると、８個の情報ビットを持つ
データ信号DATAの一連の間隔を順番に処理することで、
受信された８個の各情報ビットを表す並列な信号ＰＯＵ
Ｔ０〜ＰＯＵＴ７を生成する。コンバータ３００は、さ
らに、データ信号ＤＡＴＡの情報ビットの間隔と同期し
て、第一と第二のクロック信号のレベルの間で遷移する
クロック信号ＳＣＬＫを含む。クロック信号ＳＣＬＫ
は、制御信号発生器３３０内のクロック分割回路３２０
に供給される。クロック分割回路３２０は、クロック信
号ＳＣＬＫの期間より８倍長いクロック期間を持つ分割
されたクロック信号ＳＣＬＫ０を生成する。クロック分
割回路３２０は、第一のフリップ−フロップ３１１と、
制御信号発生器３３０内の第一の遅延デバイス３３１と
に結合される。分割されたクロック信号ＳＣＬＫ０は、
第一のラッチ回路３１１に対する第一の制御信号として
用いられる。第一のフリップ−フロップ３１１は、出力
信号ＯＵＴ０を生成し、この出力信号は、８ビットバッ
ファレジスタ３２５に供給される。

【００５２】制御信号発生器３３０内の遅延デバイス３
３１〜３３７が、フリップ−フロップ３１２〜３１８に
カスケード（縦続）に結合され、各フリップ−フロップ
に、同期クロック信号ＳＣＬＫに基づいて、対応する遅
延された制御信号が供給される。フリップ−フロップ３
１２〜３１８は、各出力信号ＯＵＴ１〜ＯＵＴ７を、フ
リップ−フロップ３１１と同様に、バッファレジスタ３
２５に供給する。より詳細には、このカスケード回路構
成においては、第一の遅延デバイス３３１は、第一の制
御信号ＳＣＬＫ０を受信すると、これに基づいて、遅延
の後に、第二の制御信号ＳＣＬＫ１を生成する。第一の
遅延デバイス３３１が、第一の制御信号を受信してから
第二の制御信号ＳＣＬＫ１を生成するまで遅延間隔は、
データ信号ＤＡＴＡによって単一の情報ビットを表すた
めに採用される時間間隔と実質的に等しくされる。

【００５３】第一の遅延デバイス３３１によって生成さ
れた第二の制御信号ＳＣＬＫ１は、第二のフリップ−フ
ロップ３１２と、第二の遅延回路３３２とに供給され
る。第二の遅延デバイス３３２は、第二の制御信号ＳＣ
ＬＫ１を受信すると、これに基づいて第一の遅延デバイ
ス３３１の場合と実質的に同一の遅延間隔の後に、第三
の制御信号ＳＣＬＫ２を生成する。この第三の制御信号
ＳＣＬＫ２も同様にフリップ−フロップ３１３と、第三
の遅延デバイス３３３とに供給される。第三の遅延デバ
イス３３３並びに遅延デバイス３３４〜３３７は、第一
と第二の遅延デバイス３３１、３３２と実質的に同様に
カスケード接続され、おのおのの遅延された制御信号
を、残りのフリップ−フロップ３１４〜３１８に供給す
る。

【００５４】最後に、遅延デバイス３３７によって生成
された８番目の制御信号ＳＣＬＫ７が、バッファレジス
タ３２５のイネーブル入力３２７と、フリップ−フロッ
プ３１８とに供給される。バッファレジスタ３２５は、
入力信号ＯＵＴ０〜ＯＵＴ７に基づいて、イネーブル入
力３２７の所で制御信号ＳＣＬＫ７の正のエッジ信号の
遷移が検出されたときに、並列な出力信号ＰＯＵＴ０〜
ＰＯＵＴ７を生成する。ただし、バッファレジスタ３２
５は、正のエッジ信号の遷移がそのイネーブル入力信号
内に検出されなくなった後の期間においても、その期間
における入力信号ＯＵＴ０〜ＯＵＴ７の変化に関係な
く、その出力を前に生成された信号レベルに維持する。

【００５５】図６は、図５のコンバータ３００の一例と
しての動作を表す信号のタイミング図４００を示す。図
５の信号に対応する図６の波形は、説明を簡単にするた
めに、例えば、制御信号ＳＣＬＫ０、データ信号ＤＡＴ
Ａ、フリップ−フロップ出力信号ＯＵＴ０、ＯＵＴ１、
ＯＵＴ７などは、同一の参照符号を持つ。さらに、図６
においては、各情報ビットを表すデータ信号ＤＡＴＡの
間隔は、ビット位置の番号４０５によって示される。さ
らに、説明を簡単にするために、分割されたクロック信
号、つまり、制御信号ＳＣＬＫ０と、対応する遅延され
た制御信号ＳＣＬＫ１とＳＣＬＫ７に対する波形のみが
示される。同様に、フリップ−フロップ出力信号ＯＵＴ
０、ＯＵＴ１、０ＵＴ７に対する波形のみが示される。
ただし、８個の並列な出力信号ＰＯＵＴ０〜ＰＯＵＴ７
については全てが示される。

【００５６】図５のコンバータ３００の動作について、
図５、図６の波形タイミング図との関連で説明する。分
割クロック信号の立ち上がりエッジあるいは正のエッ
ジ、すなわち、第一の制御信号ＳＣＬＫ０が、８個の情
報ビットのシーケンスの第一の情報ビットが受信された
時点、例えば、図６に示す時間Ｔ₀ において生成され
る。時間Ｔ₀ は、データ信号ＤＡＴＡ内の８個の情報ビ
ットから成るシーケンス４１０の受信の開始時刻であ
る。第一の制御信号ＳＣＬＫ０が第一のフリップ−フロ
ップ３１１のクロック入力に供給され、フリップ−フロ
ップ３１１は、これに応答して、時間Ｔ₀ においてデー
タ信号ＤＡＴＡに対して受信された情報ビット間隔、す
なわち、信号レベルに基づいて、出力信号ＯＵＴ０を生
成する。

【００５７】つまり、フリップ−フロップ３１１は、時
間Ｔ₀ においてはデータ信号DATAは低値の信号レベルを
持つために、低値信号レベルを持つ出力信号ＯＵＴ０を
生成する。フリップ−フロップ３１１は、低値信号レベ
ルを持つ出力信号ＯＵＴ０を、第一の制御信号ＳＣＬＫ
０が時間Ｔ₃ において終端するまでの時間期間だけ生成
する。この第一の制御信号ＳＣＬＫ０は、図５の遅延デ
バイス３３１にも供給され、これは、時間Ｔ₁ におい
て、第二の制御信号ＳＣＬＫ１を生成する。この第二の
制御信号ＳＣＬＫ１は、第一の制御信号ＳＣＬＫ０と実
質的に同一であるが、ただし、データ信号ＤＡＴＡ内の
情報ビットの間隔に対応する時間間隔だけ遅延される。
こうして、図６に示すように、時間Ｔ₀ とＴ₁ の間の間
隔は、データ信号ＤＡＴＡの情報ビット間隔に対応す
る。

【００５８】時間Ｔ₁ における第二の制御信号ＳＣＬＫ
１の生成の結果として、フリップ−フロップ３１２は、
時間Ｔ１においてはデータ信号ＤＡＴＡは高値の信号レ
ベルにあるために、高値信号レベルを持つ出力信号ＯＵ
Ｔ１を生成する。この出力信号ＯＵＴ１は、前述の時間
Ｔ₀ におけるフリップ−フロップ３１１の場合と同様
に、制御信号ＳＣＬＫ１の継続期間だけ生成される。結
果として、第一のフリップ−フロップ３１１は、データ
信号ＤＡＴＡ内のシーケンス４１０の第一の情報ビット
（ビット０）に対応する出力信号ＯＵＴ０を生成し、第
二のフリップ−フロップ３１２は、シーケンス４１０の
第二の情報ビット（ビット１）に対応する出力信号ＯＵ
Ｔ１を生成する。こうして、時間Ｔ１の後の、並列な信
号ＯＵＴ０とＯＵＴ１は、それぞれ、データ信号ＤＡＴ
Ａのシーケンス４１０内の第一と第二のビットを表す。

【００５９】フリップ−フロップ３１３〜３１８は、デ
ータ信号ＤＡＴＡのシーケンス４１０内の第三〜第八の
情報ビットに基づいて、それぞれ、前述の信号ＯＵＴ
０、ＯＵＴ１の生成の場合と実質に同様に、対応する並
列な信号ＯＵＴ２〜ＯＵＴ７を生成する。このシーケン
スに対する最後の並列な信号ＯＵＴ７が、時間Ｔ₂ にお
いて生成される。こうして、時間Ｔ₂ において、並列な
信号ＯＵＴ０〜ＯＵＴ７は、データ信号ＤＡＴＡのシー
ケンス４１０内に表された各情報ビットに対応する。さ
らに、時間Ｔ₂ において、制御信号ＳＣＬＫ７は、正の
エッジ信号の遷移を持ち、これがバッファレジスタ３２
５に供給される。すると、バッファレジスタ３２５は、
これに応答して、それぞれ、入力信号ＯＵＴ０〜ＯＵＴ
７の信号レベルを持つ並列な出力信号ＰＯＵＴ０〜ＰＯ
ＵＴ７を生成する。

【００６０】この結果として、時間Ｔ₂ を開始点とし
て、これら並列な出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、
データ信号ＤＡＴＡ内に表される時間Ｔ₀ とＴ₂ の間の
情報ビットのシーケンスに対応する。時間Ｔ₂ 以前に対
する出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、陰影（クロス
−ハッチング）によって表されるが、これら出力信号
は、図示の無い時間Ｔ₀ 以前のデータ信号ＤＡＴＡ内に
表される情報ビットのシーケンスに基づいて生成され
る。さらに、出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、シー
ケンス４１０を表すが、これは、時間Ｔ₄ において制御
信号ＳＣＬＫ７の次の正の遷移が発生するまで変更され
ない。

【００６１】出力信号ＰＯＵＴ０〜ＰＯＵＴ７は、時間
Ｔ₃ において８個の情報ビットから成る次のシーケンス
４２０の受信が開始されてもこのレベルにとどまる。た
だし、フリップ−フロップ３１１〜３１８は、時間Ｔ₃
〜Ｔ₄ の期間において、データ信号ＤＡＴＡ内の情報ビ
ットシーケンス４２０に基づいて、出力信号ＯＵＴ０〜
ＯＵＴ７を生成する。次に、時間Ｔ₄ において、バッフ
ァレジスタ３２５が、情報ビットシーケンス４２０に基
づいて、出力信号ＰＯＵＴ０〜ＰＯＵＴ７を生成する。
コンバータ３００は、この動作を反復的に遂行すること
で、直列に受信されたデータ信号ＤＡＴＡを並列な信号
に変換する。コンバータ３００は、比較的高いデータ速
度、例えば、２ギガビット／秒（２Gbs/sec.）の速度の
信号に関して直列／並列変換を、従来のＣＭＯＳ集積回
路を用いて遂行することが可能であり、平衡信号の入力
の電圧差が５０ｍＶのオーダの場合、電力散逸は３０ｍ
Ｗ程度に押さえられる。

【００６２】コンバータ３００は、図５では、８個の情
報ビットから成る直列に伝送されたバイトのシーケンス
を処理するように示されたが、これは単に解説を目的と
するものである。容易に理解できるように、本発明から
逸脱することなく、これとは異なる個数のフリップ−フ
ロップと遅延デバイスを用いて、対応する異なる個数の
情報ビットから成るバイトのシーケンスを処理すること
も可能である。さらに、図５においては、制御信号発生
器３３０は、説明を簡単にするために、クロック信号分
割回路３２０と遅延デバイス３３１〜３３７から形成さ
れるように示される。ただし、制御信号発生器３３０に
対して、例えば、生成あるいは受信された同期クロック
信号にて駆動されるカウンタ、シフトレジスタ、マルチ
プレクサ、シーケンサ等の他の様々なタイプの回路を用
いて所望の制御信号を所望の遅延間隔の後に生成し、こ
れをフリップ−フロップに供給することも可能である。

【００６３】さらに、コンバータ３００は、ここでは、
一例として図５に示すようなフリップ−フロップ構成を
採用するが、別の方法として、本発明から逸脱すること
なく、フリップ−フロップ３１１〜３１８に対して、単
一あるいは平衡信号にて動作する他のタイプのフリップ
−フロップ構成、例えば、従来のＤ−タイプフリップ−
フロップ構成を用いることも可能である。さらに、レジ
スタ３２５に対して、図５の単一エッジトリガ型のバッ
ファレジスタとは異なるタイプのレジスタ、例えば、レ
ジスタに所望の間隔にてパルスを供給するパルス発生器
と共にパルストリガ型のレジスタを用いることも可能で
ある。

【００６４】上では本発明の様々な実施形態が詳細に説
明されたが、本発明の教示から逸脱することなく、多く
の修正を施すことが可能であり、これらの全てが特許請
求の範囲に入るものと見做されるものである。例えば、
上述の幾つかの実施形態は、ＣＭＯＳＦＥＴトランジ
スタを用いるラッチを採用するが、本発明から逸脱する
ことなく、ラッチおよびコンバータ内に、ＥＣＬあるい
はＢＪＴトランジスタを含む他のタイプのトランジスタ
を用いることも可能である。

【図面の簡単な説明】

【図１】従来の静的ラッチ回路の略ブロック図を示す図
である。

【図２】本発明による一例としてのクロックイネーブル
ラッチ回路の略ブロック図である。

【図３】本発明による図２のラッチ回路に対する一例と
しての代替の実施形態の略ブロック図である。

【図４】図２あるいは図３のラッチ回路を採用する一例
としてのフリップ−フロップの略ブロック図である。

【図５】本発明による、例えば、図４のフリップ−フロ
ップ回路を採用する一例としての直列／並列コンバータ
の略ブロック図である。

【図６】図５のコンバータの一例としての動作を表す波
形タイミング図である。

【符号の説明】

１００ラッチ回路１０５第一のトランジスタ１０７第一のトランジスタのゲート１１０第二のトランジスタ１１５第一の接合部１２０イネーブルスイッチ１２５第三のトランジスタ１２７第三のトランジスタのゲート１３０第四のトランジスタ１３５第二の接合部１４０入力スイッチ１４５入力スイッチ１５０初期化スイッチ

Claims

【特許請求の範囲】

【請求項１】ラッチ回路であって、このラッチ回路
が：第一の接合部の所で互いに結合されると共に、第一
の電圧源と、第二の電圧源に結合された制御可能なイネ
ーブルスイッチとの間で直列に接続された第一と第二の
トランジスタを含み、前記第二のトランジスタのゲート
が入力信号を受信する第一の制御可能な入力スイッチに
結合され、このラッチ回路がさらに第二の接合部の所で
互いに結合されると共に、前記第一の電圧源と前記制御
可能なイネーブルスイッチとの間に直列に接続された第
三と第四のトランジスタを含み、前記第四のトランジス
タのゲートが対応する入力信号を受信する第二の制御可
能な入力スイッチに結合され、前記第一と第三のトラン
ジスタのゲートが、それぞれ、前記第二と第一の接合部
に結合され；このラッチ回路がさらに前記第一と第二の
接合部の間に結合された制御可能な初期化スイッチを含
み、前記４つのスイッチがクロック信号によって制御さ
れ、前記クロック信号が第一の信号レベルにある期間
は、前記イネーブルスイッチが前記第二と第四のトラン
ジスタを前記第二の電圧源に電気的に接続し、前記クロ
ック信号が第二の信号レベルにある期間は、前記入力ス
イッチが前記入力信号を前記第二と第四のトランジスタ
のゲートに供給すると共に、前記初期化スイッチが前記
第一と第二の接合部を電気的に接続することを特徴とす
るラッチ回路。
【請求項２】さらに、それぞれ、前記第一と第二の接
合部と前記第二の電圧源との間に結合された第一と第二
の抵抗性要素を含むことを特徴とする請求項１のラッチ
回路。
【請求項３】前記抵抗性要素がトランジスタに基づく
抵抗性要素であることを特徴とする請求項２のラッチ回
路。
【請求項４】平衡入力信号を受信するラッチ回路であ
って、前記第二の入力スイッチの所に受信される対応す
る入力信号が、前記第一の入力スイッチの所に受信され
る入力信号に対する相補信号であることを特徴とする請
求項１のラッチ回路。
【請求項５】前記第二の入力スイッチの所に受信され
る前記対応する入力信号が前記第一と第二の信号源の規
模の間の規模を持つ固定された信号レベルを持つことを
特徴とする請求項１のラッチ回路。
【請求項６】前記固定された信号レベルの規模が、前
記第一と第二の信号源の規模の概ね中点であることを特
徴とする請求項５のラッチ回路。
【請求項７】さらに、それぞれ、前記第一と第二の接
合部と前記第四と第二のトランジスタのゲートとの間に
結合された第一と第二の交差結合された制御可能なスイ
ッチを含み、前記交差結合されたスイッチが前記クロッ
ク信号によって制御され、前記クロック信号が前記第一
の信号レベルにある期間に、前記第一と第二の接合部
が、それぞれ、前記第四と第二のトランジスタのゲート
に電気的に接続されることを特徴とする請求項１のラッ
チ回路。
【請求項８】前記複数の制御可能なスイッチの少なく
とも一つがトランジスタであることを特徴とする請求項
１のラッチ回路。
【請求項９】前記複数の制御可能なスイッチの少なく
とも一つがトランスミッションゲート回路であることを
特徴とする請求１のラッチ回路。
【請求項１０】請求項１のラッチ回路を含むことを特
徴とする集積回路デバイス。
【請求項１１】請求項１のラッチ回路と、静的ラッチ
とを含むフリップ−フロップであって、前記静的ラッチ
の信号入力が、前記請求項１のラッチ回路の前記第一と
第二の接合部の少なくとも一つに結合されることを特徴
とするフリップ−フロップ。
【請求項１２】さらに、それぞれ、前記第一と第二の
接合部と前記第二の電圧源との間に結合された第一と第
二の抵抗性要素を含むことを特徴とする請求項１１のフ
リップ−フロップ。
【請求項１３】さらに、それぞれ、前記第一と第二の
接合部と前記第四と第二のトランジスタの各ゲートとの
間に結合された第一と第二の交差結合された制御可能な
スイッチを含み、前記交差結合されたスイッチが前記ク
ロック信号によって制御され、前記クロック信号が前記
第一の信号レベルにある期間に、前記第一と第二の接合
部が、それぞれ、前記第四と第二のトランジスタの前記
ゲートに電気的に接続されることを特徴とする請求項１
１のフリップ−フロップ。
【請求項１４】前記静的ラッチの平衡入力信号が前記
ラッチ回路の第一と第二の接合部に結合されることを特
徴とする請求項１１のフリップ−フロップ。
【請求項１５】前記ラッチ回路がさらに：第一と第二
のインバータ；それぞれ、前記ラッチ回路の第一と第二
の接合部と前記第一と第二のインバータとの間に結合さ
れた第一のペアの制御可能なスイッチ；およびそれぞ
れ、前記第一のペアの制御可能なスイッチと前記インバ
ータの出力との間に交差結合された第二のペアの制御可
能なスイッチを含むことを特徴とする請求項１４のフリ
ップ−フロップ。
【請求項１６】直列データ信号に基づいてＮ個の並列
な信号を生成するための直列／並列コンバータであっ
て、このコンバータが：Ｎ個のフリップ−フロップを含
み、各フリップ−フロップがデータ入力とデータ出力、
および前記直列データ信号を受信するためのクロック信
号入力を含み、このコンバータがさらに；各フリップ−
フロップ出力に結合された少なくともＮ個の入力と、生
成された並列な信号を供給するための対応する少なくと
もＮ個の出力を持つバッファレジスタと；Ｎ個のフリッ
プ−フロップクロック信号入力のおのおのに結合された
制御信号発生器とを含み、この制御信号発生器が前記の
各フリップ−フロップ入力に対する制御信号を生成し、
こうして生成された制御信号が互いに順次的に遅延さ
れ、各制御信号の前記遅延が、それぞれ、前記直列デー
タ信号内の情報ビット間隔の倍数に等しいことを特徴と
する直列／並列コンバータ。
【請求項１７】前記制御信号発生器が、前記直列デー
タ信号内の前記情報ビット間隔のＮ倍のオーダの期間を
持つ前記制御信号を生成することを特徴とする請求項１
６のコンバータ。
【請求項１８】前記制御信号発生器が、直列に接続さ
れたＮ−１個の遅延回路を含み、各遅延回路が、それぞ
れ、第二のフリップ−フロップから第Ｎ番目のフリップ
−フロップの各クロック信号入力に結合され、各遅延回
路が前記直列データ信号内の情報ビット間隔のオーダの
遅延を提供することを特徴とする請求項１６のコンバー
タ。
【請求項１９】前記複数のフリップ−フロップの少な
くとも一つが第一のラッチ回路と、この第一のラッチ回
路の出力に結合された入力を持つ第二のラッチ回路とを
含み、この第二のラッチ回路が静的ラッチ回路であるこ
とを特徴とする請求項１６のコンバータ。
【請求項２０】前記第一のラッチ回路が：第一の接合
部の所で互いに結合されると共に、第一の電圧源と、第
二の電圧源に結合された制御可能なイネーブルスイッチ
との間に直列に接続された第一と第二のトランジスタと
を含み、前記第二のトランジスタのゲートが入力信号を
受信する第一の制御可能な入力スイッチに結合され、こ
の第一のラッチ回路がさらに第二の接合部の所で互いに
結合されると共に、前記第一の電圧源と前記制御可能な
イネーブルスイッチとの間に直列に接続された第三と第
四のトランジスタを含み、前記第四のトランジスタのゲ
ートが対応する入力信号を受信する第二の制御可能な入
力スイッチに結合され、前記第一と第三のトランジスタ
のゲートが、それぞれ、前記第二と第一の接合部に結合
され；この第一のラッチ回路がさらに前記第一と第二の
接合部の間に結合された制御可能な初期化スイッチを含
み、前記４つのスイッチがクロック信号によって制御さ
れ、前記クロック信号が第一の信号レベルにある期間
は、前記イネーブルスイッチが前記第二と第四のトラン
ジスタを前記第二の電圧源に電気的に接続し、前記クロ
ック信号が第二の信号レベルにある期間は、前記入力ス
イッチが前記入力信号を前記第二と第四のトランジスタ
のゲートに供給すると共に、前記初期化スイッチが前記
第一と第二の接合部を電気的に接続することを特徴とす
る請求項１６のコンバータ。
【請求項２１】前記第一のラッチ回路がさらに、それ
ぞれ、前記第一と第二の接合部と前記第二の電圧源との
間に結合された第一と第二の抵抗性要素を含むことを特
徴とする請求項２０のコンバータ。
【請求項２２】平衡入力信号を受信するコンバータで
あって、前記第二の入力スイッチの所に受信される前記
対応する入力信号が、前記第一の入力スイッチの所に受
信される入力信号に対する相補信号であることを特徴と
する請求項２０のコンバータ。
【請求項２３】前記第二の入力スイッチの所に受信さ
れる前記対応する入力信号が前記第一と第二の信号源の
規模の間の規模を持つ固定された信号レベルを持つこと
を特徴とする請求項２０のコンバータ。
【請求項２４】前記第一のラッチ回路が、さらに、そ
れぞれ、前記第一と第二の接合部と前記第四と第二のト
ランジスタのゲートとの間に結合された第一と第二の交
差結合された制御可能なスイッチを含み、前記交差結合
されたスイッチが前記クロック信号によって制御され、
前記クロック信号が前記第一の信号レベルにある期間
に、前記第一と第二の接合部が、それぞれ、前記第四と
第二のトランジスタのゲートに電気的に接続されること
を特徴とする請求項２０のコンバータ。