JP3559712B2 - 高速クロックイネーブルラッチ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、特定の信号レベルをラッチ(格納)し、維持するために用いることが可能なラッチ回路に関する。
【0002】
【従来の技術】
例えば、家電製品、コンピュータ、電気通信設備、自動車電子工学等を含む現代の電子製品は、データ処理動作の際にデータを格納するためにラッチ回路を用いる。ラッチ回路は、双安定デバイスであり、この出力信号は、入力信号の信号レベルあるいは信号遷移に基づいて2つの安定な状態(レベル)の一つを取る。従来のラッチ回路には、静的なラッチ回路と、動的なラッチ回路とがある。典型的な動的ラッチ回路は、一般的には、静的ラッチ回路と比較して、要求される回路が少なく、データ値を表す入力信号をラッチする時間も速い。ただし、2つの出力信号レベルの一方を生成するために用いられる動的ラッチ内に格納される電荷は、電流漏れを通じて散逸する傾向を持ち、短所として、出力信号を適切なレベルに維持するために、この電荷を断続的にリフレッシュすることが必要となる。
【0003】
これとは対照的に、静的ラッチによって維持される動作状態は、時間と共に変化することはない。従来のラッチは、一般的には、漏れを補償するためにラッチの出力と入力との間にフィードバックを採用することで、ラッチの状態が変化するのを防ぐ。図1は、クロック方式のフィードバック経路を持つ典型的な従来の技術による静的ラッチ1を簡略的に示す。図1において、第一あるいは第二の論理レベルを持つ入力信号INが、第一のインバータ5に供給される。第一のインバータ5は、クロック信号CLKによって制御される第一のスイッチ10に接続される。第一のスイッチ10は、さらに、ノードAに接続され、これはさらに第二のインバータ15に接続される。第二のインバータ15の出力は、さらに、第三のインバータ20に接続され、ラッチ1の出力信号OUTを供給する。第三のインバータ20の出力は、第二のスイッチ25に接続され、これは、さらに、ノードAに接続される。第二のスイッチ25は、相補クロック信号/CLKによって制御される。この相補クロック信号/CLKは、クロック信号CLKの信号レベルに対して相補的な信号レベルを持つ信号である。
【0004】
動作において、クロック信号CLKの信号レベルは、ラッチ1が、サンプル期間となるべかき、あるいは、ホールド期間となるべきかを決定する。クロック信号CLKが高値の信号レベルを持ち、これに対応して相補クロック信号/CLKが低値の信号レベルを持つ場合は、スイッチ10は閉じ、インバータ5はノードAに接続され、スイッチ25は開き、インバータ20の出力はノードAから切断される。この結果、ラッチは、サンプル期間となる。このサンプル期間においては、信号INの論理レベルがインバータ5によって反転され、ノードAの所に相補信号レベルを持つ信号が生成される。ノードAの所のこの信号が、次に、インバータ15によって再び反転され、入力信号INと同一の信号レベルを持つ出力信号OUTが生成される。こうして、サンプル期間にあるときは、ラッチ1の出力信号OUTは、入力信号INの信号レベルを追跡し、このレベルに保持される。サンプル期間の際に入力信号の論理レベルが変化した場合は、インバータ5、15の動作遅延の後に、出力信号OUTもこれに対応して変化する。出力信号OUTは、インバータ20にも供給される。インバータ20は開かれたスイッチ25の所に、出力信号OUTに対して相補的な信号レベルを持つ信号を生成する。この反転された信号はホールド期間において用いられる。
【0005】
クロック信号CLKが低値の信号レベルになると、スイッチ10が開き、インバータ5はノードAから切断され、スイッチ25が閉じ、インバータ20はノードAに接続される。この結果、ラッチはホールド期間に入る。このホールド期間においては、サンプル期間における入力信号と出力信号IN、OUTに対して相補的 な論理レベルを持つインバータ20によって生成された信号が、ノードAとインバータ15に供給される。このとき、インバータ15は、ラッチのサンプル期間の終端におけるのと同一レベルの出力信号OUTを継続して生成する。このため、ラッチ1は、サンプル期間の終端近傍においては、入力信号INの信号レベルを、出力信号OUTの信号レベルとして維持、つまり、ラッチする。そして、ホールド期間の際の入力信号INの信号レベルの変化は、出力信号OUTには影響を与えない。
【0006】
問題は、インバータ5、15、20が、電圧、温度、およびインバータを製造するために用いたプロセスに依存する処理遅延を持つことである。そしてこの遅延のために、しばしば、クロック信号CLKの遷移が不正確となり、出力信号OUTとして誤ったレベルの信号が生成されることがある。例えば、クロック信号CLKの信号レベルの遷移の直前に、入力信号INの信号レベルの遷移が発生した場合、インバータの遅延の程度によっては、ラッチが出力信号OUTを正しく更新しない場合が起こり得る。
【0007】
【発明が解決しようとする課題】
セットアップ/ホールド遅延と呼ばれるクロック信号の遷移に対するこれらインバータの遅延およびスイッチング遅延は、ラッチ1が、入力信号内に表されるデータを得るためのセットアップ/ホールド速度を制限する。従来の静的ラッチは、典型的には、500ピコ秒(psec.) 以上のセットアップ/ホールド遅延を持つ。換言すれば、クロック信号がサンプル期間からホールド期間に遷移するまでに500ピコ秒あるいはそれ以上がかかり、この間は、入力信号INが変化したにもかかわらず、出力信号OUTの変化が起らない可能性がある。このために、従来の静的ラッチは、短所として、1ギガビット/秒(Gbs/sec)以下のデータ速度を持つ信号しか処理することができなかった。
【0008】
他方で、電子産業には、1ギガビット/秒よりさらに高速にてデータを処理する必要性が存在する。このために、このような高速なデータも処理できるように、より短いセットアップ/ホールド遅延を持つラッチ回路構成に対する必要性が存在する。
【0009】
【課題を解決するための手段】
本発明は、長所として、インバータベースのセットアップ/ホールド時間を大幅に短縮する新規のラッチ回路設計を採用する。本発明によるラッチ回路は、センス増幅器構成に接続され第一と第二の入力スイッチを含む。これら入力スイッチは、平衡入力信号の互いに相補的な信号を受信する。ラッチ回路は、交替するクロック信号の信号レベルに基づいて、初期化モードと、出力モードにて動作する。出力モードにおいては、初期化モードの終端における入力信号の規模に基づいて、第一あるいは第二の信号規模を持つ出力信号が生成される。
【0010】
より詳細には、本発明によるラッチ回路は、第一の接合部の所で互いに結合されると共に、第一の電圧源と、第二の電圧源に結合された制御可能なイネーブルスイッチとの間に直列に接続された第一と第二のトランジスタを含む。前記第二のトランジスタのゲートは、入力信号を受信する第一の制御可能な入力スイッチに結合される。これと対応するように、第三と第四のトランジスタが、第二の接合部の所で互いに結合されると共に、前記第一の電圧源と前記制御可能なイネーブルスイッチとの間に直列に接続される。前記第四のトランジスタのゲートは、相補入力信号、つまり、特定のバイアス電圧を受信する第二の制御可能な入力スイッチに結合される。前記第一と第二、および第三と第四の2つのペアのトランジスタは、それぞれ、前記第二と第一の接合部に結合された前記第一と第三のトランジスタのゲートに交差結合される。
【0011】
前記第一と第二の接合部の間に制御可能な初期化スイッチが配置される。前記4つのスイッチは、交替するクロック信号によって制御され、前記クロック信号が第一の信号レベルにある期間は、前記イネーブルスイッチは前記第二と第四のトランジスタを前記第二の電圧源に電気的に接続し、他のスイッチは開かれ、このために、ラッチは、出力モードにて動作する。前記クロック信号が第二の信号レベルになると、前記入力スイッチが前記入力信号を前記第二と第四のトランジスタのゲートに供給すると共に、前記初期化スイッチが前記第一と第二の接合部とを電気的に接続する。前記イネーブルスイッチは開き、このため、ラッチは、初期化モードにて動作する。
【0012】
一例としての動作において、クロック信号が第二の信号レベルにあり、従って、ラッチ回路が初期化モードにて動作している際は、入力スイッチは、平衡入力信号の相補的な信号を第二と第四のトランジスタのゲートに接続する。この結果、第二と第四のトランジスタは、入力信号の信号レベルに基づいてバイアスされる。ただし、初期化モードの間は、初期化スイッチが第一と第二の接合部を互いに接続するために、ラッチ出力信号は、受信された入力信号の規模の変動に関係なく、第一と第二の出力信号の規模の間のレベルの規模に維持される。
【0013】
次に、クロック信号が第一の信号レベルに変化すると、初期化スイッチが開き、イネーブルスイッチが閉じ、入力信号に起因するバイアスに基づいて、電流が第二と第四のトランジスタに流れる。これらトランジスタに流れる電流のために、それぞれ、第一と第二の接合部の所に、比較的迅速に、所定の規模の第一あるいは第二の出力信号が生成される。この遷移は、従来のラッチと関連するインバータ遅延無しに起こる。
【0014】
さらに、出力モードの間は、入力信号の変動がラッチの動作に悪影響を与えるのを回避するために、入力スイッチによって入力信号がトランジスタから切断される。このために、本発明のラッチと関連する唯一のセットアップ/ホールド時間は、出力信号が初期化モードにおける中間レベルから所定の規模の第一あるいは第二の出力信号に遷移するために要求される比較的短い時間期間となる。例えば、現在のCMOS集積回路技術を用いた場合、このセットアップ/ホールド時間を100ピコ秒以下に押さえることが可能となる。
【0015】
このラッチ回路は、初期化期間においては出力信号が中間状態(レベル)に戻るために、クロック信号の期間の半分に対してのみ出力信号を生成する。ただし、このラッチ回路の出力を従来の静的ラッチの入力に結合することで、実質的に全クロック期間を通じて安定な対応する出力信号を持つフリップ−フロップを得ることが可能である。本発明によるラッチ出力は、さらに、例えば、高速直列/並列コンバータ、レジスタ、レベルシフタ、センス増幅器等を含む他の回路構成において用いることも可能である。
【0016】
本発明のもう一面においては、抵抗性要素が、初期化期間の際に出力信号の規模を実質的に第一と第二の出力信号の規模の中点に維持するために、第一と第二の接合部に接合され、これによって、出力信号が2つの出力信号の規模のどちらかに遷移するのに要求される時間が短縮される。さらに、入力信号を増幅するためにオプションとしての交差結合スイッチを用いることで、ラッチが初期化モードから出力モードに交替する際の出力信号の遷移時間をさらに短縮すことも可能である。この構成は、長所として、比較的小さな入力信号の遷移を検出し、比較的大きな規模を持つ出力信号を生成することを可能にする。
本発明の追加の特徴および長所が、以下の詳細な説明を付録の図面に照らして読むことで一層明白となるものである。
【0017】
【発明の実施の形態】
図2は、本発明による一例としてのラッチ回路100を示す。ラッチ回路100は、第一の接合部115の所で互いに結合された第一と第二のトランジスタ105と110と、第二の接合部135の所で互いに結合された第三と第四のトランジスタ125と130を含む。第一と第三のトランジスタ105、125はさらに第一の電圧源VDDに結合される。第二と第四のトランジスタ110、130は、さらに、イネーブルスイッチ120に結合される。イネーブルスイッチ120は、さらに、第二の電圧源VSSに結合される。イネーブルスイッチ120は、クロック信号CLKによって制御され、後に説明されるような方法にて、第二の電圧源VSSの第二と第四のトランジスタ110、130のへの接続あるいはこれからの切断を行なう。
【0018】
より詳細には、クロック信号は、電圧あるいは電流レベル等の第一と第二の信号レベルの期間で交替する。クロック信号CLKが第一の信号レベルにある期間は、イネーブルスイッチ120は閉じ、第二の電圧源がトランジスタ110に接続される。同様に、クロック信号CLKが、第二の信号レベル、例えば、異なる特定の電圧レベルにある期間は、イネーブルスイッチ120は開き、第二の電圧源がトランジスタ110から切断される。
【0019】
入力スイッチ140、145は、可制御的に、それぞれ、入力信号INと対応する相補入力信号/INを、それぞれ、第二と第四のトランジスタ110、130のゲート112、132に供給する。信号INと/INは、平衡入力信号の各部分を表す。相補入力信号/INは、入力信号INと位相が180゜ずれる。平衡信号は、共通モードノイズの除去に優れるという長所を持つ。この結果として、平衡信号は、回路アセンブリ、例えば、PWBの各グラウンド層と、これに搭載された集積回路との間の動的電圧差に起因する誘導ノイズを大きく低減する。
【0020】
入力スイッチ140、145は、クロック信号CLKによっても制御される。ただし、入力スイッチ140、145は、イネーブルスイッチ120とは反対に機能する。つまり、スイッチ140、145は、クロック信号CLKが第一の信号レベルにある期間は開き、それぞれ、入力信号INと/INをトランジスタ110、130から切断し、クロック信号CLKが第二の信号レベルにある期間は閉じ、それぞれ、入力信号INと/INをトランジスタ110、130に接続する。
【0021】
入力スイッチ140、145を制御するこのクロック信号は、それぞれ、スイッチ140、145がイネーブルスイッチ120とは反対に、すなわち、相補的に動作するために、相補信号/CLKと呼ばれる。ただし、容易に理解できるように、ラッチ回路100は、平衡クロック信号の代わりに、単一のクロック信号CLKに基づいて動作することも可能である。本発明の単一のクロック信号を用いる実現においては、入力スイッチ140、145に対して用いられるタイプのスイッチは、イネーブルスイッチ120に対して用いられる特定のタイプのスイッチと反対に動作する。
【0022】
第一と第二の接合部115、135は、さらに、それぞれ、第三と第一のトランジスタ125、105のゲート127、107に交差結合される。第一と第二の接合部115、135は、さらに、初期化スイッチ150に接続される。初期化スイッチ150は、クロック信号CLKに基づいて、入力スイッチ140、145と実質的に同様に動作する。つまり、第一と第二の接合部115、135は、クロック信号が第二の信号レベルにある期間は互いに接続され、クロック信号が第一の信号レベルにある期間は互いに切断される。第二と第一の接合部135、115は、さらに、平衡出力信号の対応する出力信号部分OUTと、その相補出力信号部分/OUTを提供する。
【0023】
オプションとしての抵抗性要素R1 、R2 が、それぞれ、第二の電圧源VSSと、第一と第二の接合部115、135との間に接続される。このオプションとしての抵抗性要素R1 、R2 は、後により詳細に説明する入力信号に基づいて出力信号を2つの状態(レベル)の内の一つの状態(レベル)にてラッチ回路100に供給する際の遅延時間を短縮する機能を持つ。
【0024】
ラッチ回路100のトランジスタ、スイッチ、抵抗性要素は、単一の集積回路上に形成することも、複数の集積回路上に形成することも、離散コンポーネント内に形成することも可能である。スイッチ120、140、145、150は、ここでは、説明を簡単にするために、簡略的に電子機械スイッチとして示される。ただし、好ましくは、スイッチ120、140、145、150の幾つかあるいは全てに対して固体状態スイッチ、例えば、トランジスタを用いる。固体状態スイッチを用いると、コンパクトな寸法と、比較的低電力要件を持つラッチ回路100を実現することが可能となる。
【0025】
別の方法として、スイッチ120、140、145、150に対して、従来のトランスミッションゲート構成を用いることも可能である。トランスミッションゲートは、n−チャネルトランジスタとp−チャネルトランジスタの並列接続を含み、これらトランジスタの各ゲートに、所望のスイッチ動作を得るために、相補的なクロック信号が供給される。トランスミッションゲートの方が、単一のトランジスタスイッチより好ましい。これは、トランスミッションゲートを使用した場合、入力信号を、単一のトランジスタの場合の周知のバック−ゲート−バイアス効果による信号の劣化を受けることなく、トランジスタ110、130に伝達できるためである。スイッチとして、単一のトランジスタ、トランスミッションゲートのいずれを用いる場合も、単一の集積回路内に非常に多数のラッチ回路を形成することが可能である。
【0026】
一例としてのラッチ回路100においては、第一と第三のトランジスタ105、125に対してはp−チャネル電界効果形トランジスタ(FET)が用いられ、第二と第四のトランジスタ110、130に対してはn−チャネルFETが用いられる。p−チャネルFETとn−チャネルFETとは反対に動作する。例えば、p−チャネルFET105は、トランジスタゲート107がその閾値電圧近傍、例えば、従来のCMOS集積回路の場合はVDD−0.9Vにバイアスされると、第一の電圧源VDDと第一の接合部115との間で電流を流す。そして、この電圧がグラウンド値に接近すると、トランジスタ105は、完全にイネーブルされ、実質的に最大の電流がこの間を流れる。反対に、n−チャネルFET110は、トランジスタゲート112が、第一の電圧VDDにバイアスされたときに、イネーブルスイッチ120と第一の接合部115との間に実質的に最大の電流を流す傾向を持つ。n−チャネルFET110のバイアスが、VDD以下に低減すると、トランジスタ110を流れる電流は低減する。そして、トランジスタ110を流れる電流は、ゲートバイアス電圧が、このトランジスタの閾値電圧、例えば、従来のCMOS集積回路の場合は0.7V以下に低減すると、停止する。このようなCMOSトランジスタを用いた場合、第一と第二の電圧VDD、VSSに対して、それぞれ、2.7V〜5Vと、0Vのオーダの相対電圧を用いることが可能となる。
【0027】
動作において、クロック信号CLKは、第一と第二の信号レベルの期間で交替し、これに応答して、ラッチ回路100は、それぞれ、出力モードと、初期化モードにて交互に動作する。クロック信号CLKが第一の信号レベルにある期間は、ラッチ回路100は、出力モードにて動作する。この出力モードにおいては、イネーブルスイッチ120は閉じ、トランジスタ110、130が、第二の電圧源VSSに接続される。入力スイッチ140、145と初期化スイッチ150は開き、入力信号INと/INは、それぞれ、トランジスタ110、130から切断され、第一と第二の接合部115、135は互いに切断される。これとは反対に、クロック信号CLKが第二の信号レベルにある期間は、ラッチ回路100は、初期化モードにて動作する。初期化モードにおいては、イネーブルスイッチ120は開き、トランジスタ110、130は第二の電圧源VSSから切断される。入力スイッチと初期化スイッチは閉じ、入力信号INと/INが、それぞれ、トランジスタ110、130に接続され、第一と第二の接合部115、135が互いに接続される。
【0028】
より詳細には、クロック信号CLKが第二の信号レベルにあり、ラッチ回路100が初期化モードにて動作する期間においては、閉じた初期化スイッチ150によって、第一と第二の接合部115、135が互いに接続され、このため、両方の接合部の所に同一の電位が発生する。この結果、ラッチ回路100の出力信号OUTと、この相補出力信号/OUTは、初期化モードの間は、同一の信号レベルに維持される。さらに、初期化モードの間は、閉じた入力スイッチ140、145によって、それぞれ、入力信号INとその相補信号/INが、トランジスタ110、130のゲート112、132に接続される。このため、トランジスタ110、130は、それぞれ、バイアス入力信号INと/INの相補的な信号規模に基づいて相補的にバイアスされる。ただし、このような相補的なトランジスタのバイアシングは、第一と第二の接合部115、135の所の出力電圧信号には影響を与えない。これは、イネーブルスイッチ120が開き、このため、電流が、第一の電圧源VDDから、それぞれ、直列に接続されたトランジスタ105、110と、125、130を通って、第二の電圧源VSSに流れるのが阻止されるためである。
【0029】
次に、クロック信号CLKが、第一の信号レベルに交替すると、ラッチ回路100は、初期化モードから出力モードに交替する。クロック信号CLKが第一の信号レベルに入いった結果として、入力スイッチ140、145が開くが、このために、トランジスタ112、132の所の各入力信号の部分INと/INの電圧規模は、この出力モードの期間中、その後のこれら入力信号部分の変化に関係なく、スイッチが開いた時点の規模に留まる。つまり、第二と第四のトランジスタ110、130は、クロック信号CLKが第二の信号期間から第一の信号期間に遷移した瞬間において入力信号部分INと/INによって与えられたのと同一のレベルにバイアスされた状態に留まる。一方、この遷移のために、初期化スイッチ150は開き、第一と第二の接合部115、135は互いに切断される。こうして、これら接合部は、その後は、異なる電圧規模にて動作することとなる。
【0030】
さらに、クロック信号CLKの第二の信号期間から第一の信号期間への遷移の結果として、イネーブルスイッチ120は閉じ、このために、第一と第二の電圧源VDD、VSSとの間に直列に接続された各トランジスタ105、110と、125、130を通って、電流が流れることが許される。ただし、これらトランジスタを流れることが許される電流の程度は、モード間の遷移の瞬間における入力信号部分INと/INに起因するトランジスタ110、130のおのおのバイアシングによって決定される。さらに、入力部分INと/INが平衡入力信号を表すために、n−チャネルトランジスタ110、130は、相補的にバイアスされ、このため、これらトランジスタ110、130の片方において他方より大きな電流が流れる。
【0031】
トランジスタ110、130を流れるこの電流の差は、それぞれ、接合部115、135の所に存在する電圧信号に対応する影響を与える。より具体的には、n−チャネルトランジスタ110、130のどちらか一方により大きな電流が流れるために、関連する接合部115、135の所の電圧信号は、第二の電圧VSSに接近する対応する規模に引かれることとなる。例えば、第一の接合部115の所の電圧信号が、第一の電圧VDDではなく第二の電圧VSSに接近するように引き下げられると、第二の接合部135の所の電圧信号は、第二の電圧VSSではなく第一の電圧VDDに接近するように引き上げられる。
【0032】
接合部115、135の所の電圧信号のこのような変化は、p−チャネルトランジスタ105と125との交差結合に好ましい二次的な効果を与える。前述の例では、第一の接合部115の所のより低い電圧信号は、p−チャネルトランジスタ125を、トランジスタ125により大きな電流が流れるようにバイアスする。このために、トランジスタ130の相補的バイアシングのために相対的に高い電圧が、さらに高く引き上げられ、第一の電圧VDDにより接近することとなる。同様に、第二の接合部135の所のこうして上げられた電圧は、p−チャネルトランジスタ105にバイアスを加える。このため、トランジスタ105を流れる電流は低減し、この結果、第一の接合部の所の電圧は、第二の電圧VSSにより接近するように引き下げられる。こうして、トランジスタ105、110と、125、130は、出力モードの動作に際は、センス増幅器として動作する。
【0033】
第一の接合部の所の電圧が、第二の電圧VSSに接近すると、第三のトランジスタ125は、第二の接合部135の所の電圧、つまり、OUTが、第一の電圧VDDに接近するようにする。同様に、この電圧信号のために、第一のトランジスタ105を流れる電流は大きく低減し、第二のトランジスタ110は、第一の接合部115の所の電圧、つまり、/OUTを、下方に、第二の電圧VSSに接近するように引き下げる。
【0034】
こうして、ラッチ回路100が初期化モードから出力モードに遷移したとき、入力信号部分INと/INが、それぞれ、高値と低値の信号レベルにある場合は、平衡出力信号部分OUTと/OUTも、同様に、高値と低値の信号レベルとなる。さらに、ラッチ100は、対称的な構成を持つために、ラッチが初期化モードから出力モードに遷移したとき、入力信号部分INと/INが、それぞれ、低値と高値の信号レベルにある場合、平衡出力信号部分OUTと/OUTも、同様に、それぞれ、低値と高値の信号レベルとなる。
【0035】
この出力信号の規模は、ラッチ回路100によって、出力モードの期間中、入力信号部分INと/INの変化に関係なく維持される。これは、これら入力信号部分が、出力モードの間、トランジスタ110、130から切断されるためである。ただし、クロック信号CLKが第二の信号レベルに戻ると、ラッチ回路100は、初期化モードに反転し、初期化スイッチが閉じる。この結果、出力信号部分OUTと/OUTは、電圧VDDとVSSの間の同一電圧信号レベルとなり、前述のプロセスが再び遂行される。
【0036】
こうして、ラッチ回路100は、長所として、クロック信号CLKの遷移の瞬間における平衡入力信号INと/INの相補的な信号レベルに基づいて特定の相補的な信号レベルを持つ平衡出力信号OUTと/OUTを生成する。そして、クロック信号CLKの遷移が発生すると、ラッチは、ラッチ回路が誤り読出し、即ち遷移の瞬間に入力信号を読み出す原因となるインバータ遅延無しに、初期化モードから出力モードに切り替わる。トランジスタ105と125のこの交差結合構成のために、ラッチ回路100は、従来のCMOS集積回路デバイスを用いて、例えば、150ピコ秒程度の小さな遅延の後に、信号OUTと/OUTに対する安定な出力信号レベルに到達することが可能なる。そして、この安定した状態においては、入力信号INと/INの高値と低値の信号レベルの差は、電圧VDDとVSSとの間の差のオーダとなる。
【0037】
前述のような好ましい遅延時間は、オプションとしての抵抗性要素R1 、R2 の抵抗値として、初期化モードに際に、第一と第二の接合部115、135の所の共通電圧信号の規模が、概ね(VDD−VSS)/2に等しい中点電圧となるような値を用いることで達成することが可能である。このような電圧を達成するために抵抗性要素R1 、R2 に対して使用することが可能な一例としての抵抗値は、50kΩのオーダである。抵抗性要素R1 、R2 に対して、受動デバイス、例えば、抵抗を用いることも可能である。別の方法として、能動デバイス、例えば、一例として、5μmの最小のチャネル幅と長さを持つMOSトランジスタを用いることも可能である。この中点電圧の設定のために、ラッチ回路100が、出力モードに入るとき、接合部115、135のいずれかの所の電圧信号が、電圧VDDあるいはVSSの完全な電圧レベルの規模に達するのに要する時間期間が、同一となる。この構成は、ラッチの出力信号解像(読出)時間を、入力信号INと/INの初期極性と関係なく、平衡させる。
【0038】
本発明から逸脱することなく、要素R1 、R2 に対して異なる抵抗値を用いて、接合部115、135の所に、(VDD−VSS)/2以外の別の共通電圧信号の規模を得ることも可能である。ただし、この場合は、初期化モードから出力モードへの遷移における開始電圧の規模は、もはや、電圧VDDとVSSの間の概ね中点ではなくなり、このため上昇時間あるいは下降時間が、他方に対して、増加することとなる。
【0039】
このため、ラッチ回路の出力信号は、クロック信号がある特定の信号レベルにある期間のみに入力信号に対応する。例えば、クロック信号CLKが、50%の衝撃係数を持つように生成される場合は、ラッチ回路100の有効な出力信号は、各クロック期間の半分においてのみ生成されることとなる。ただし、この場合でも、ラッチ回路100を図1に示すラッチ回路1のような従来のラッチ回路と共に用いることで、クロック信号CLKの全クロック期間に対して有効な出力信号を得ることが可能となる。このような構成においては、ラッチ回路100の出力信号OUTが、従来のラッチ回路への入力として用いられ、クロック信号CLKが両ラッチ回路に対する共通クロック信号として用いられる。これにより、従来のラッチ回路の対応する出力信号は、全期間に渡って、所望の出力信号に対応することとなる。この構成では、幾らかの遅延が追加される。ただし、この程度の遅延では、クロック信号の遷移の直前に入力信号が変化したためにデータが誤って読み出されるということはない。
【0040】
第一と第三のトランジスタ105、125に対してはp−チャネルFETを用い、第二と第四のトランジスタ110、130に対してはn−チャネルFETを用いるように示されるが、ただし、本発明から逸脱することなく、ラッチ回路100を、トランジスタ105、125に対してn−チャネルFETを用い、トランジスタ110、130に対してp−チャネルFETを用いて実現することも可能である。ただし、この場合は、第一と第二の電圧源VDD、VSSへの接続と、スイッチ120、140、145、150に対するスイッチ制御信号CLKと/CLKは逆転される。さらに、第一と第二のトランジスタ105、125が、第二と第四のトランジスタ110、130と有効に反対に動作しさえすれば、ラッチ回路100を他のタイプのトランジスタ、例えば、エミッタ結合論理(ECL)トランジスタ、双極接合トランジスタ(BJT)等を用いて実現することも可能である。
【0041】
図3は、本発明による図2のラッチ回路100と類似するラッチ回路200を示す。ただし、この回路では、オプションとしての交差結合スイッチ205が採用される。これは、静的ラッチと、入力信号INと/INの望ましい増幅を提供することに加え、セットアップ/ホールド時間をさらに短縮する。図2と図3において類似する要素、例えば、トランジスタ105、110、125、130、スイッチ120、140、145、150は、同一の符号にて示す。
【0042】
図3に示すように、交差結合スイッチ205、210は、それぞれ、トランジスタ110、130のゲート112、132を、第二と第一の接合部135、115に接続する。交差結合スイッチ205、210は、クロック信号CLKによって制御され、イネーブルスイッチ120と実質的に同一に動作する。つまり、交差結合スイッチ205、210は、ラッチ回路200が出力モードにて動作している期間は、それぞれ、トランジスタのゲート112、132を第二と第一の接合部135、115に接続する。ラッチ回路200が初期化モードにて動作している期間は、トランジスタのゲート112、132は、それぞれ、第二と第一の接合部135、115から切断される。
【0043】
動作において、交差結合スイッチ205、210は、さらに、ラッチ回路200が初期化モードから出力モードに遷移した際に、それぞれ、接合部115、135が、より速い速度にて、適当な出力信号レベルに引き上げあるいは引き下げられるのを助け、出力信号の遅延をさらに低減する。このため、ラッチ回路200は、従来のCMOS集積回路にて実現して、長所として、100ピコ秒のオーダの比較的小さなセットアップ/ホールド時間にて、出力信号を生成することが可能となる。このため、長所として、ラッチ回路200を、例えば、2ギガビット/秒(Gbs/sec.)あるいはそれ以上のオーダの比較的高いデータ速度にて受信されるデータを検出・処理するために用いることが可能となる。
【0044】
さらに、この交差結合構成を用いた場合、ラッチ回路200は、従来のCMOS集積回路を用いて、例えば、50mVのオーダの比較的小さな入力信号INと/INの信号差を検出し、2.7V〜5.0Vのレンジの従来のCMOS出力信号OUTと/OUTを生成することも可能である。ただし、電圧差が小さくなるほど、所望の規模の出力信号OUTと/OUTを生成するために必要とされる時間は長くなる。例えば、従来のCMOS集積回路を用いる本発明のラッチ回路は、入力信号INと/INの電圧差が50mVの場合、250メガビット/秒(Mbs/sec.)の速度で受信されるデータに対して動作し、従来のCMOS出力信号のレベルを維持することが可能である。
【0045】
さらに、本発明によるラッチ回路、例えば、図2、3の回路100、200は、単一の非平衡入力信号を受信し、単一の非平衡出力信号を生成することも可能である。回路100、200に簡単な修正を施すことで、このような単一の入力信号の処理を行なうことが可能となる。より詳細には、この場合は、ラッチ回路100、200の入力スイッチ135への相補的な入力信号/INが、入力信号の高値信号レベルと低値信号レベルの中点の電圧規模を持つ電圧源Vp にて置換される。このような単一な入力信号を持つラッチ回路は、本発明による対応する平衡入力信号を持つラッチ回路より信号遅延は幾分長くなるが、それでも、従来のラッチ回路よりは優れる。
【0046】
本発明によるラッチ回路、例えば、一例としてのラッチ回路100、200は、レジスタ、レベルシフタ、センス増幅器を含む多くの回路構成に用いることが可能である。さらに、ラッチ回路の出力を図1に示すような従来の静的ラッチの入力に結合することで、全クロック期間に渡って、対応する安定な出力信号を持つフリップ−フロップを得ることが可能である。このようなフリップ−フロップ構成は、単一の出力信号を提供する。全クロック期間に渡って平衡出力信号を提供する本発明による一例としてのフリップ−フロップ構成250を図4に示す。
【0047】
図4に示すように、本発明によるラッチ回路255、例えば、図2あるいは図3のラッチ回路100あるいは200は、出力信号OUTと/OUTを持ち、これが、交差結合静的ラッチ260に供給される。この交差結合静的ラッチ260に対する一例としての回路構成が、ラッチ260を表す点線の輪郭内に示される。この一例としての構成は、ラッチ255のラッチ出力信号OUTと/OUTを受信するための第一のペアの制御可能なスイッチ270、272を含む。スイッチ270、272は、さらに、それぞれ、インバータ275、277に接続される。スイッチ270、272の動作は、クロック信号CLKによって制御される。インバータ275、277の出力285、287は、それぞれ、フリップ−フロップ250に対する出力信号/FOUTとFOUTを供給する。さらに、第二のペアのスイッチ280、282が、それぞれ、第一のペアのスイッチ272、270と、インバータ出力285、287との間に交差接続される。第二のペアのスイッチ280、282の動作は、相補クロック信号/CLKによって制御される。
【0048】
動作において、クロック信号CLKが高値の信号レベルにある期間は、ラッチ255は出力モードにて動作し、第一のペアのスイッチは、それぞれ、ラッチ出力信号OUTと/OUTを、静的ラッチ260のインバータ275、277に供給する。この時間期間においては、ラッチ回路255は、出力信号を、図2、3との関連で前述したように、前の初期化モードの期間の際の入力信号INと/INに基づいて生成する。さらに、クロック信号CLKが高値の信号レベルにある期間において、対応する相補クロック信号/CLKは、低値の信号レベルにあり、このために、スイッチ280と282は、インバータ275と277の交差結合を切断する。この結果、インバータ275、277は、それぞれ、受信されたラッチ出力信号OUTと/OUTに基づいて、フリップ−フロップ出力信号/FOUTとFOUTを生成する。
【0049】
次に、クロック信号CLKが低値の信号レベルに変化すると、ラッチ255は、初期化モードによる動作を開始し、第一のペアのスイッチは、それぞれ、ラッチ出力信号OUTと/OUTを、それぞれ、インバータ275、277から切断する。さらに、この時間期間においては、対応する相補信号/CLKは、高値の信号レベルとなり、このために、第二のペアのスイッチ280と282は、インバータ275と277を交差結合し、このため、フリップ−フロップの出力信号/FOUTとFOUTは、引き続いて現在の信号レベルに維持される。この結果、フリップ−フロップ250は、出力信号/FOUTとFOUTを、それぞれ、ラッチ255によって受信される入力信号INと/INに基づいて、全クロック期間に渡って生成することとなる。
【0050】
本発明によるフリップ−フロップ回路は、長所として、比較的高い伝送速度にて直列に送信されるデータ信号に関して動作可能な直列/並列コンバータを構成するのに用いることが可能である。図5は、8個のフリップ−フロップ311〜318を採用する本発明による一例としての直列/並列コンバータ300を示す。フリップ−フロップ311〜318に対して、例えば、ラッチ100あるいは200を、静的ラッチ、例えば、図1に示す従来のラッチ構成と共に用いることで、単一のデータ信号と、単一のクロック制御信号を採用することも可能である。さらに、図4との関連で前述した方法にて、平衡相補入力信号と、平衡相補クロック信号を採用し、並列信号を出力することも可能である。ただし、図5のコンバータ300では、説明を簡単にするために、これらフリップ−フロップに対して、単一のデータと、単一のクロック制御信号を採用される。
【0051】
動作において、コンバータ300は、各情報ビットを表す間隔を持つデータ信号DATAを受信する。コンバータ300は、すると、8個の情報ビットを持つデータ信号DATAの一連の間隔を順番に処理することで、受信された8個の各情報ビットを表す並列な信号POUT0〜POUT7を生成する。コンバータ300は、さらに、データ信号DATAの情報ビットの間隔と同期して、第一と第二のクロック信号のレベルの間で遷移するクロック信号SCLKを含む。クロック信号SCLKは、制御信号発生器330内のクロック分割回路320に供給される。クロック分割回路320は、クロック信号SCLKの期間より8倍長いクロック期間を持つ分割されたクロック信号SCLK0を生成する。クロック分割回路320は、第一のフリップ−フロップ311と、制御信号発生器330内の第一の遅延デバイス331とに結合される。分割されたクロック信号SCLK0は、第一のラッチ回路311に対する第一の制御信号として用いられる。第一のフリップ−フロップ311は、出力信号OUT0を生成し、この出力信号は、8ビットバッファレジスタ325に供給される。
【0052】
制御信号発生器330内の遅延デバイス331〜337が、フリップ−フロップ312〜318にカスケード(縦続)に結合され、各フリップ−フロップに、同期クロック信号SCLKに基づいて、対応する遅延された制御信号が供給される。フリップ−フロップ312〜318は、各出力信号OUT1〜OUT7を、フリップ−フロップ311と同様に、バッファレジスタ325に供給する。より詳細には、このカスケード回路構成においては、第一の遅延デバイス331は、第一の制御信号SCLK0を受信すると、これに基づいて、遅延の後に、第二の制御信号SCLK1を生成する。第一の遅延デバイス331が、第一の制御信号を受信してから第二の制御信号SCLK1を生成するまで遅延間隔は、データ信号DATAによって単一の情報ビットを表すために採用される時間間隔と実質的に等しくされる。
【0053】
第一の遅延デバイス331によって生成された第二の制御信号SCLK1は、第二のフリップ−フロップ312と、第二の遅延回路332とに供給される。第二の遅延デバイス332は、第二の制御信号SCLK1を受信すると、これに基づいて第一の遅延デバイス331の場合と実質的に同一の遅延間隔の後に、第三の制御信号SCLK2を生成する。この第三の制御信号SCLK2も同様にフリップ−フロップ313と、第三の遅延デバイス333とに供給される。第三の遅延デバイス333並びに遅延デバイス334〜337は、第一と第二の遅延デバイス331、332と実質的に同様にカスケード接続され、おのおのの遅延された制御信号を、残りのフリップ−フロップ314〜318に供給する。
【0054】
最後に、遅延デバイス337によって生成された8番目の制御信号SCLK7が、バッファレジスタ325のイネーブル入力327と、フリップ−フロップ318とに供給される。バッファレジスタ325は、入力信号OUT0〜OUT7に基づいて、イネーブル入力327の所で制御信号SCLK7の正のエッジ信号の遷移が検出されたときに、並列な出力信号POUT0〜POUT7を生成する。ただし、バッファレジスタ325は、正のエッジ信号の遷移がそのイネーブル入力信号内に検出されなくなった後の期間においても、その期間における入力信号OUT0〜OUT7の変化に関係なく、その出力を前に生成された信号レベルに維持する。
【0055】
図6は、図5のコンバータ300の一例としての動作を表す信号のタイミング図400を示す。図5の信号に対応する図6の波形は、説明を簡単にするために、例えば、制御信号SCLK0、データ信号DATA、フリップ−フロップ出力信号OUT0、OUT1、OUT7などは、同一の参照符号を持つ。さらに、図6においては、各情報ビットを表すデータ信号DATAの間隔は、ビット位置の番号405によって示される。さらに、説明を簡単にするために、分割されたクロック信号、つまり、制御信号SCLK0と、対応する遅延された制御信号SCLK1とSCLK7に対する波形のみが示される。同様に、フリップ−フロップ出力信号OUT0、OUT1、0UT7に対する波形のみが示される。ただし、8個の並列な出力信号POUT0〜POUT7については全てが示される。
【0056】
図5のコンバータ300の動作について、図5、図6の波形タイミング図との関連で説明する。分割クロック信号の立ち上がりエッジあるいは正のエッジ、すなわち、第一の制御信号SCLK0が、8個の情報ビットのシーケンスの第一の情報ビットが受信された時点、例えば、図6に示す時間T0 において生成される。時間T0 は、データ信号DATA内の8個の情報ビットから成るシーケンス410の受信の開始時刻である。第一の制御信号SCLK0が第一のフリップ−フロップ311のクロック入力に供給され、フリップ−フロップ311は、これに応答して、時間T0 においてデータ信号DATAに対して受信された情報ビット間隔、すなわち、信号レベルに基づいて、出力信号OUT0を生成する。
【0057】
つまり、フリップ−フロップ311は、時間T0 においてはデータ信号DATAは低値の信号レベルを持つために、低値信号レベルを持つ出力信号OUT0を生成する。フリップ−フロップ311は、低値信号レベルを持つ出力信号OUT0を、第一の制御信号SCLK0が時間T3 において終端するまでの時間期間だけ生成する。この第一の制御信号SCLK0は、図5の遅延デバイス331にも供給され、これは、時間T1 において、第二の制御信号SCLK1を生成する。この第二の制御信号SCLK1は、第一の制御信号SCLK0と実質的に同一であるが、ただし、データ信号DATA内の情報ビットの間隔に対応する時間間隔だけ遅延される。こうして、図6に示すように、時間T0 とT1 の間の間隔は、データ信号DATAの情報ビット間隔に対応する。
【0058】
時間T1 における第二の制御信号SCLK1の生成の結果として、フリップ−フロップ312は、時間T1においてはデータ信号DATAは高値の信号レベルにあるために、高値信号レベルを持つ出力信号OUT1を生成する。この出力信号OUT1は、前述の時間T0 におけるフリップ−フロップ311の場合と同様に、制御信号SCLK1の継続期間だけ生成される。結果として、第一のフリップ−フロップ311は、データ信号DATA内のシーケンス410の第一の情報ビット(ビット0)に対応する出力信号OUT0を生成し、第二のフリップ−フロップ312は、シーケンス410の第二の情報ビット(ビット1)に対応する出力信号OUT1を生成する。こうして、時間T1の後の、並列な信号OUT0とOUT1は、それぞれ、データ信号DATAのシーケンス410内の第一と第二のビットを表す。
【0059】
フリップ−フロップ313〜318は、データ信号DATAのシーケンス410内の第三〜第八の情報ビットに基づいて、それぞれ、前述の信号OUT0、OUT1の生成の場合と実質に同様に、対応する並列な信号OUT2〜OUT7を生成する。このシーケンスに対する最後の並列な信号OUT7が、時間T2 において生成される。こうして、時間T2 において、並列な信号OUT0〜OUT7は、データ信号DATAのシーケンス410内に表された各情報ビットに対応する。さらに、時間T2 において、制御信号SCLK7は、正のエッジ信号の遷移を持ち、これがバッファレジスタ325に供給される。すると、バッファレジスタ325は、これに応答して、それぞれ、入力信号OUT0〜OUT7の信号レベルを持つ並列な出力信号POUT0〜POUT7を生成する。
【0060】
この結果として、時間T2 を開始点と して、これら並列な出力信号POUT0〜POUT7は、データ信号DATA内に表される時間T0 とT2 の間の情報ビットのシーケンスに対応する。時間T2 以前に対する出力信号POUT0〜POUT7は、陰影(クロス−ハッチング)によって表されるが、これら出力信号は、図示の無い時間T0 以前のデータ信号DATA内に表される情報ビットのシーケンスに基づいて生成される。さらに、出力信号POUT0〜POUT7は、シーケンス410を表すが、これは、時間T4 において制御信号SCLK7の次の正の遷移が発生するまで変更されない。
【0061】
出力信号POUT0〜POUT7は、時間T3 において8個の情報ビットから成る次のシーケンス420の受信が開始されてもこのレベルにとどまる。ただし、フリップ−フロップ311〜318は、時間T3 〜T4 の期間において、データ信号DATA内の情報ビットシーケンス420に基づいて、出力信号OUT0〜OUT7を生成する。次に、時間T4 において、バッファレジスタ325が、情報ビットシーケンス420に基づいて、出力信号POUT0〜POUT7を生成する。コンバータ300は、この動作を反復的に遂行することで、直列に受信されたデータ信号DATAを並列な信号に変換する。コンバータ300は、比較的高いデータ速度、例えば、2ギガビット/秒(2Gbs/sec.)の速度の信号に関して直列/並列変換を、従来のCMOS集積回路を用いて遂行することが可能であり、平衡信号の入力の電圧差が50mVのオーダの場合、電力散逸は30mW程度に押さえられる。
【0062】
コンバータ300は、図5では、8個の情報ビットから成る直列に伝送されたバイトのシーケンスを処理するように示されたが、これは単に解説を目的とするものである。容易に理解できるように、本発明から逸脱することなく、これとは異なる個数のフリップ−フロップと遅延デバイスを用いて、対応する異なる個数の情報ビットから成るバイトのシーケンスを処理することも可能である。さらに、図5においては、制御信号発生器330は、説明を簡単にするために、クロック信号分割回路320と遅延デバイス331〜337から形成されるように示される。ただし、制御信号発生器330に対して、例えば、生成あるいは受信された同期クロック信号にて駆動されるカウンタ、シフトレジスタ、マルチプレクサ、シーケンサ等の他の様々なタイプの回路を用いて所望の制御信号を所望の遅延間隔の後に生成し、これをフリップ−フロップに供給することも可能である。
【0063】
さらに、コンバータ300は、ここでは、一例として図5に示すようなフリップ−フロップ構成を採用するが、別の方法として、本発明から逸脱することなく、フリップ−フロップ311〜318に対して、単一あるいは平衡信号にて動作する他のタイプのフリップ−フロップ構成、例えば、従来のD−タイプフリップ−フロップ構成を用いることも可能である。さらに、レジスタ325に対して、図5の単一エッジトリガ型のバッファレジスタとは異なるタイプのレジスタ、例えば、レジスタに所望の間隔にてパルスを供給するパルス発生器と共にパルストリガ型のレジスタを用いることも可能である。
【0064】
上では本発明の様々な実施形態が詳細に説明されたが、本発明の教示から逸脱することなく、多くの修正を施すことが可能であり、これらの全てが特許請求の範囲に入るものと見做されるものである。例えば、上述の幾つかの実施形態は、CMOS FETトランジスタを用いるラッチを採用するが、本発明から逸脱することなく、ラッチおよびコンバータ内に、ECLあるいはBJTトランジスタを含む他のタイプのトランジスタを用いることも可能である。
【図面の簡単な説明】
【図1】従来の静的ラッチ回路の略ブロック図を示す図である。
【図2】本発明による一例としてのクロックイネーブルラッチ回路の略ブロック図である。
【図3】本発明による図2のラッチ回路に対する一例としての代替の実施形態の略ブロック図である。
【図4】図2あるいは図3のラッチ回路を採用する一例としてのフリップ−フロップの略ブロック図である。
【図5】本発明による、例えば、図4のフリップ−フロップ回路を採用する一例としての直列/並列コンバータの略ブロック図である。
【図6】図5のコンバータの一例としての動作を表す波形タイミング図である。
【符号の説明】
100 ラッチ回路
105 第一のトランジスタ
107 第一のトランジスタのゲート
110 第二のトランジスタ
115 第一の接合部
120 イネーブルスイッチ
125 第三のトランジスタ
127 第三のトランジスタのゲート
130 第四のトランジスタ
135 第二の接合部
140 入力スイッチ
145 入力スイッチ
150 初期化スイッチ
Claims (10)
- ラッチ回路であって、
第1の接合部のところで互いに結合されるとともに、第1の電圧源と第2の電圧源に結合された制御可能なイネーブルスイッチの間で直列に結合された第1および第2のトランジスタであって、該第2のトランジスタのゲートが第1の入力信号を受信する第1の制御可能な入力スイッチに結合されているような第1および第2のトランジスタと、
第2の接合部のところで互いに結合されるとともに、該第1の電圧源と該制御可能なイネーブルスイッチの間で直列に結合された第3および第4のトランジスタであって、該第4のトランジスタのゲートが対応する第2の入力信号を受信する第2の制御可能な入力スイッチに結合され、該第1および第3のトランジスタのゲートが、それぞれ該第2および第1の接合部に結合されているような第3および第4のトランジスタと、
該第1の接合部と該第2の接合部の間に結合された制御可能な初期化スイッチとを含み、
該複数のスイッチは、クロック信号により制御可能になっており、該クロック信号が第1の信号レベルにあるときに、該制御可能なイネーブルスイッチが、該第2および第4のトランジスタを該第2の電圧源に接続し、また該クロック信号が第2の信号レベルにあるときに、該第1および第2の制御可能な入力スイッチが、該入力信号を該第2および第4のトランジスタのゲートに提供し、および該制御可能な初期化スイッチが該第1および第2の接合部を電気的に接続するようになっている、ことを特徴とするラッチ回路。 - 請求項1に記載のラッチ回路において、前記第1及び第2の接合部と前記第2の電圧源との間に結合されたそれぞれ第1と第2の抵抗性要素をさらに含むラッチ回路。
- 請求項1に記載のラッチ回路において、
前記第1および第2の接合部のうちの少なくとも1つが、初期化モードの期間中に、前記第1および第2の電圧源の大きさの間の大きさを有する信号レベルにバイアスされるようになっているラッチ回路。 - 請求項1に記載のラッチ回路において、前記第一及び第二の接合部と前記第四及び第二のトランジスタのゲートとの間に結合されたそれぞれ第一及び第二の交差結合された制御可能なスイッチをさらに含み、前記交差結合されたスイッチが前記クロック信号によって制御され、前記クロック信号が前記第一の信号レベルにある期間に、前記第一及び第二の接合部が、それぞれ前記第四及び第二のトランジスタのゲートに電気的に接続されるようになっているラッチ回路。
- 請求項1のラッチ回路と、請求項1のラッチ回路の前記第一と第二の接合部の少なくとも一つに結合される信号入力を有する静的ラッチとを含むフリップ−フロップ。
- 請求項5に記載のフリップ−フロップにおいて、前記静的ラッチが、さらに
第1および第2のインバータと、
前記それぞれのラッチ回路の第1および第2の接合部と前記第1および第2のインバータの間に結合された第1の対の制御可能なスイッチと、
前記第1の対の制御可能なスイッチと前記インバータの出力の間に、それぞれ交差結合された第2の対の制御可能なスイッチと、を含むものであるフリップ−フロップ。 - 直列データ信号に基づいて、N個の並列信号を生成するための直列/並列コンバータであって、
各々が該直列データ信号を受信するデータ入力と、データ出力と、クロック信号入力とを有するようなN個のフリップ−フロップと、
それぞれのフリップ−フロップのデータ出力に結合された少なくともN個の入力と、対応するN個の出力であって、該生成された並列信号を提供するためのN個の出力とを有するバッファレジスタと、
該N個のフリップ−フロップのクロック信号入力の各々に結合され、該フリップ−フロップのクロック信号入力に対してそれぞれの制御信号を生成するための制御信号発生器であって、該制御信号が互いに対して順次的に遅延されており、それぞれの制御信号の遅延が該直列データ信号における情報ビット間隔のそれぞれの係数になっているような制御信号発生器とを含み、
該フリップ−フロップのうちの少なくとも1つは、少なくともラッチ回路を含み、このラップ回路は、
該ラッチ回路の第1および第2の接合部の間に結合された制御可能な初期化スイッチと、
該第1の接合部のところで互いに結合されるとともに、第1の電圧源と第2の電圧源に結合された制御可能なイネーブルスイッチの間に直列に結合された第1および第2のトランジスタであって、該第2のトランジスタのゲートが第1の入力信号を受信する第1の制御可能な入力スイッチに結合されているような第1および第2のトランジスタと、
該第2の接合部のところで互いに結合されるとともに、該第1の電圧源と該制御可能なイネーブルスイッチの間に直列に結合された第3および第4のトランジスタであって、該第4のトランジスタのゲートが対応する第2の入力信号を受信する第2の制御可能な入力スイッチに結合され、該第1および第3のトランジスタがそれぞれ該第2および第1の接合部に結合されているような第3および第4のトランジスタとを含み、
該複数のスイッチは、複数の制御信号のうちの対応するものによって制御可能となっており、該制御信号が第1の信号レベルにあるときに、該制御可能なイネーブルスイッチが該第2および第4のトランジスタを該第2の電圧源に電気的に接続し、また該制御信号が第2の信号レベルにあるときに、該第1および第2の制御可能な入力スイッチが該第2および第4のトランジスタのゲートに入力信号を提供し、および該制御可能な初期化スイッチが該第1および第2の接合部を電気的に接続するようになっている、ことを特徴とする直列/並列コンバータ。 - 請求項7に記載のコンバータにおいて、前記制御信号発生器が、前記直列データ信号内の前記情報ビット間隔のN倍のオーダの期間を持つ前記制御信号を生成するよう動作するコンバータ。
- 請求項7に記載のコンバータにおいて、前記制御信号発生器が、直列に接続されたN−1個の遅延回路を含み、各遅延回路が、それぞれ、第二のフリップ−フロップないし第N番目のフリップ−フロップのそれぞれのクロック信号入力に結合され、各遅延回路が前記直列データ信号内の情報ビット間隔のオーダの遅延を提供するようになっているコンバータ。
- 請求項7に記載のコンバータにおいて、
前記フリップ−フロップのうちの少なくとも1つが前記少なくとも1つのラッチ回路を第1のラッチ回路として含み、および前記フリップ−フロップのうちの当該少なくとも1つが、さらに前記第1のラッチ回路の出力に結合された入力を有する、静的ラッチ回路である第2のラッチ回路を含むものであるコンバータ。
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