DE69828226T2

DE69828226T2 - Hochgeschwindigkeits-Verriegelungsschaltung mit taktgesteuerter Freigabe

Info

Publication number: DE69828226T2
Application number: DE69828226T
Authority: DE
Inventors: Thaddeus John Murray Hill Gabara
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1997-08-06
Filing date: 1998-07-28
Publication date: 2005-12-15
Anticipated expiration: 2018-07-29
Also published as: US6255875B1; US6018260A; EP0896430A2; EP0896430B1; JP3559712B2; JPH11168359A; EP0896430A3; DE69828226D1

Description

Moderne elektronische Produkte, die z. B. elektronische Konsumgüter, Computer, Telekommunikationsgeräte und Produkte der Kraftfahrzeugelektronik enthalten, verwenden Verriegelungsschaltungen, um Daten während Datenverarbeitungsoperationen zu speichern. Verriegelungsschaltungen sind bistabile Vorrichtungen mit Ausgangssignalen, die auf der Grundlage eines Signalpegels oder eines Signalübergangs eines Eingangssignals einen von zwei stabilen Zuständen einnehmen. Herkömmliche Verriegelungsschaltungen enthalten dynamische und statische Verriegelungsschaltungen. Typische dynamische Zwischenspeicher erfordern im Allgemeinen eine kleinere Schaltungsanordnung als statische Zwischenspeicher und können Eingangssignale, die Datenwerte repräsentieren, schneller verriegeln. Die in einem dynamischen Zwischenspeicher gespeicherte elektrische Ladung, die zum Erzeugen des einen von zwei Ausgangssignalpegeln verwendet wird, neigt jedoch dazu, durch einen Kriechstrom abzufließen, weshalb es erforderlich ist, dass diese Ladung intermittierend aufgefrischt wird, um den geeigneten Ausgangssignalpegel aufrechtzuerhalten.
Ein Betriebszustand, der durch einen statischen Zwischenspeicher aufrechterhalten wird, ändert sich dagegen zeitlich nicht. Herkömmliche Zwischenspeicher verwenden im Allgemeinen eine Rückkopplung zwischen einem Zwischenspeicherausgang zu einem Eingang des Zwischenspeichers, um einen Verlust auszugleichen, damit eine Änderung des Zustands des Zwischenspeichers verhindert wird. Ein Prinzipschaltplan eines typischen statischen Zwischenspeichers 1 des Standes der Technik mit einem taktgesteuerten Rückkopplungsweg ist in 1 gezeigt. In 1 wird ein Eingangssignal IN, das einen ersten und einen zweiten Signalpegel besitzt, an einen ersten Inverter 5 bereitgestellt, der mit einem ersten Schalter 10 verbunden ist, der durch ein Taktsignal CLK gesteuert wird. Der Schalter 10 ist ferner mit einem Knoten A verbunden, der außerdem mit einem zweiten Inverter 15 verbunden ist. Der Ausgang des Inverters 15 ist mit einem weiteren dritten Inverter 20 verbunden und stellt ein Ausgangssignal OUT des Zwischenspeichers bereit. Der Ausgang des Inverters 20 ist mit einem zweiten Schalter 25 verbunden, der außerdem mit dem Knoten A verbunden ist. Der zweite Schalter 25 wird durch ein komplementäres Taktsignal CLK gesteuert. Das Taktsignal CLK stellt ein Signal mit einem zu dem Signalpegel des Taktsignals CLK komplementären Signalpegel bereit.
Im Betrieb legt der Signalpegel des Taktsignals CLK fest, ob der Zwischenspei cher 1 in einer Abtastperiode oder in einer Halteperiode ist. Wenn das Taktsignal CLK einen hohen Signalpegel hat und das entsprechende komplementäre Taktsignal CLK einen niedrigen Signalpegel hat, ist der Schalter 10 geschlossen, wodurch er den Inverter 5 mit dem Knoten A verbindet, und der Schalter 25 ist geöffnet, wodurch er den Ausgang des Inverters 20 vom Knoten A trennt. Folglich ist der Zwischenspeicher in der Abtastperiode, in der der Logikpegel des Signals IN durch den Inverter 5 umgekehrt wird, um an dem Knoten A ein Signal mit einem komplementären Signalpegel zu erzeugen. Dieses Signal am Knoten A wird dann wieder durch den Inverter 15 umgekehrt, um das Ausgangssignal OUT zu erzeugen, das den gleichen Signalpegel wie das Eingangssignal IN besitzt. In einer Abtastperiode folgt demzufolge das Ausgangssignal OUT des Zwischenspeichers dem Signalpegel des Eingangssignals IN oder wird auf diesem gehalten. Wenn sich der Logikpegel des Eingangssignals während der Abtastperiode ändert, ändert sich demzufolge das Ausgangssignal OUT nach einer Betriebsverzögerung der Inverter 5 und 15. Das Ausgangssignal OUT wird außerdem an den Inverter 20 bereitgestellt, der an dem geöffneten Schalter 25 ein Signal erzeugt, das einen zu dem Ausgangssignal OUT komplementären Signalpegel besitzt. Dieses Signal wird während der Halteperiode verwendet.
Wenn das Taktsignal CLK zu einem niedrigen Signalpegel geht, wird der Schalter 10 geöffnet, wodurch er den Inverter 5 vom Knoten A trennt, und der Schalter 25 wird geschlossen, wodurch er den Inverter 20 mit dem Knoten A verbindet. Folglich ist der Zwischenspeicher in der Halteperiode, in der das durch den Inverter 20 erzeugte Signal, das während der Abtastperiode einen zu den Eingangs- und Ausgangssignalen IN und OUT komplementären Signalpegel besitzt, an den Knoten A und an den Inverter 15 bereitgestellt wird. Der Inverter 15 erzeugt dann ununterbrochen das Ausgangssignal OUT auf dem gleichen Pegel wie am Ende der Abtastperiode des Zwischenspeichers. Somit hält der Zwischenspeicher 1 den nahe zum Ende der Abtastperiode vorhandenen Signalpegel des Eingangssignals IN aufrecht oder verriegelt diesen als den Pegel des Ausgangssignals OUT. Während der Halteperiode haben Änderungen des Signalpegels des Eingangssignals IN keinen Einfluss auf das Ausgangssignal OUT.
Jeder der Inverter 5, 15 und 20 erzeugt jedoch eine Verarbeitungsverzögerung, die von der Spannung, der Temperatur und dem Prozess, der zum Herstellen der Inverter verwendet wurde, abhängig ist. Derartige Verzögerungen wirken manchmal nachteilig mit Übergängen des Taktsignals CLK zusammen und stellen einen fehlerhaften Signalpegel des Ausgangssignals OUT bereit. Wenn z. B. das Eingangssignal IN einen Signalpegelübergang ausführt, unmittelbar bevor das Taktsignal CLK einen Signalpegelübergang ausführt, ist es wegen der Inverterverzögerungen unsicher, ob der Zwischenspeicher in geeigneter Weise das Ausgangssignal OUT aktualisiert.
Diese Inverterverzögerungen und Schaltverzögerungen in Bezug auf die Taktsignalübergänge, die auch als Einstell- und Halteverzögerungen bezeichnet werden, begrenzen die Geschwindigkeit, bei der der Zwischenspeicher 1 Daten, die durch das Eingangssignal repräsentiert werden, einstellen und halten kann. Herkömmliche statische Zwischenspeicher besitzen Einstell- und Halteverzögerungen, die typischerweise größer als 500 ps sind. Mit anderen Worten, es gibt ein Intervall von 500 ps oder mehr vor dem Übergang eines Taktsignals von einer Abtastperiode zu einer Halteperiode, in dem trotz einer Änderung des Eingangssignals IN keine Änderung des Ausgangssignals OUT erfolgen würde. Folglich sind herkömmliche statische Zwischenspeicher leider auf die Verarbeitung von Signalen beschränkt, die kleinere Datenraten als 1 Gigabit/s (Gb/s) besitzen.
Es besteht trotzdem in der Elektronikindustrie eine Notwendigkeit, Daten bei noch größeren Datenarten zu verarbeiten. Somit besteht eine entsprechende Notwendigkeit für eine Konfiguration einer Verriegelungsschaltung mit verringerten Einstell- und Halteverzögerungen, um Daten bei diesen größeren Datenraten zu verarbeiten.
Eine Verriegelungsschaltung gemäß dem Oberbegriff von Anspruch 1 ist aus dem Dokument US-A-4.123.799 bekannt.
Gemäß dieser Erfindung wird eine Verriegelungsschaltung, die im Anspruch 1 beansprucht ist, geschaffen.
Die Erfindung verwendet vorteilhaft einen neuartigen Entwurf einer Verriegelungsschaltung, der im Wesentlichen die vom Inverter verursachten Einstell- und Haltezeiten verringert. Eine Verriegelungsschaltung, die die Erfindung ausführt, enthält einen ersten und einen zweiten Schalter, die zu einer Konfi guration eines Leseverstärkers verbunden sind. Es ist möglich, dass die Eingangsschalter komplementäre Signale eines symmetrischen Eingangssignals empfangen. Die Verriegelungsschaltung arbeitet anhand des Signalpegels eines wechselnden Taktsignals in einer Initialisierungsbetriebsart und einer Ausgabebetriebsart. Die Ausgabebetriebsart erzeugt ein Ausgangssignal mit einer ersten oder einer zweiten Signalgröße auf der Grundlage der Größe des Eingangssignals am Ende der Initialisierungsbetriebsart.
Im Einzelnen enthält die Verriegelungsschaltung, die die Erfindung ausführt, einen ersten und einen zweiten Transistor, die an einer ersten Verbindungsstelle miteinander gekoppelt und zwischen einer ersten Spannungsquelle und einem steuerbaren Freigabeschalter, der mit einer zweiten Spannungsquelle gekoppelt ist, in Reihe geschaltet sind. Ein Gate des zweiten Transistors ist mit einem ersten steuerbaren Eingangsschalter gekoppelt, der ein Eingangssignal empfängt. Ein dritter und ein vierter Transistor sind in entsprechender Weise an einer zweiten Verbindungsstelle miteinander gekoppelt und zwischen der ersten Spannungsquelle und dem steuerbaren Freigabeschalter in Reihe geschaltet. Außerdem ist ein Gate des vierten Transistors mit einem zweiten steuerbaren Eingangsschalter gekoppelt, der ein komplementäres Eingangssignal oder eine bestimmte Vorspannung empfängt. Die zwei Paare aus dem ersten und dem zweiten Transistor sowie dem dritten und dem vierten Transistor sind mit den Gates des ersten und des dritten Transistors kreuzgekoppelt, die mit der zweiten bzw. der vierten Verbindungsstelle gekoppelt sind.
Ein steuerbarer Initialisierungsschalter ist zwischen der ersten und der zweiten Verbindungsstelle angeordnet. Die vier Schalter werden durch ein wechselndes Taktsignal gesteuert, wobei dann, wenn das Taktsignal einen ersten Signalpegel hat, der Freigabeschalter den zweiten und den vierten Transistor elektrisch mit der Spannungsquelle verbindet, während die anderen Schalter geöffnet sind, wodurch bewirkt wird, dass der Zwischenspeicher in seiner Ausgabebetriebsart betrieben wird. Wenn das Taktsignal einen zweiten Signalpegel hat, stellt der Eingangsschalter die Eingangssignale an die Gates des zweiten und des vierten Transistors bereit und der Initialisierungsschalter verbindet die erste und die zweite Verbindungsstelle elektrisch, während der Freigabeschalter geöffnet ist, wodurch bewirkt wird, dass der Zwischenspeicher in seiner Initialisierungsbetriebsart betrieben wird.
Wenn in einer beispielhaften Operation das Taktsignal einen ersten Signalpegel hat, wodurch die Verriegelungsschaltung in ihrer Initialisierungsbetriebsart betrieben wird, schalten die Eingangsschalter komplementäre Signale eines symmetrischen Eingangssignals an die Gates des zweiten und des vierten Transistors. Folglich werden der zweite und der vierte Transistor auf der Grundlage des Signalpegels der Eingangssignale vorgespannt. Da jedoch der Initialisierungsschalter während der Initialisierungsbetriebsart die erste und die zweite Verbindungsstelle miteinander verbindet, wird das Ausgangssignal des Zwischenspeichers mit einem Größenpegel zwischen den Größen des ersten und des zweiten Ausgangssignals unabhängig von Größenschwankungen des empfangenen Eingangssignals aufrechterhalten.
Wenn sich das Taktsignal dann auf den zweiten Signalpegel ändert, wird der Initialisierungsschalter geöffnet und der Freigabeschalter schließt, wodurch bewirkt wird, dass ein Strom durch den zweiten und den vierten Transistor auf der Grundlage ihrer Vorspannung, die durch die Eingangssignale bewirkt wird, fließt. Der durch diese Transistoren fließende Strom bewirkt, dass entsprechende Größenpegel des ersten oder des zweiten Ausgangssignals an der ersten und an der zweiten Verbindungsstelle verhältnismäßig rasch auftreten. Diese Übergänge treten ohne die Inverterverzögerungen auf, die herkömmlichen Zwischenspeichern zugehörig sind.
Ferner werden während der Ausgabebetriebsart die Eingangssignale durch die Eingangsschalter von den Transistoren getrennt, um negative Wirkungen von Schwankungen des Eingangssignals auf den Zwischenspeicherbetrieb zu vermeiden. Dementsprechend ist die einzige Einstell- und Haltezeit, die einem Zwischenspeicher zugehörig ist, das verhältnismäßig kurze Zeitintervall, das das Ausgangssignal benötigt, um von dem Zwischenpegel während der Initialisierungsbetriebsart zu den Größenpegeln des ersten oder des zweiten Ausgangssignals überzugehen. Es ist z. B. auf der Grundlage der gegenwärtigen CMOS-Technologie integrierter Schaltungen möglich, dass eine derartige Einstell- und Haltezeit unter 100 ps liegt.
Diese Verriegelungsschaltung erzeugt lediglich ein Ausgangssignal während einer Halbperiode des Taktsignals, da das Ausgangssignal während der Initialisierungsperioden zu seinem Zwischenzustand zurückkehrt. Es ist jedoch möglich, den Schaltungsausgang mit dem Eingang eines herkömmlichen statischen Zwischenspeichers zu koppeln, um ein Flip-Flop zu schaffen, das im Wesentlichen über eine gesamte Taktperiode ein entsprechendes stabiles Ausgangssignal besitzt. Ein Zwischenspeicherausgang kann außerdem in anderen Schaltungskonfigurationen verwendet werden, die z. B. schnelle Seriell-Parallel-Umsetzer, Register, Pegelschieber und Leseverstärker enthalten.
Ohmsche Elemente sind mit der ersten und der zweiten Verbindungsstelle gekoppelt, um die Größe des Ausgangssignals während der Initialisierungsperiode im Wesentlichen auf einem Mittelpunkt zwischen der Größe des ersten und des zweiten Ausgangssignals zu halten, um im Wesentlichen die Zeit zu verringern, die ein derartiges Signal benötigt, um zu einer der zwei Größen des Ausgangssignals überzugehen. Ferner können optionale Kreuzkopplungsschalter verwendet werden, die das Eingangssignal verstärken, um die Übergangszeiten des Ausgangssignals weiter zu verringern, wenn der Zwischenspeicher von der Initialisierungsbetriebsart zur Ausgabebetriebsart wechselt. Eine derartige Konfiguration ermöglicht vorteilhaft die Erfassung von verhältnismäßig kleinen Übergängen des Eingangssignals, wobei Ausgangssignale mit größeren Größen erzeugt werden.
Weitere Merkmale und Vorteile der Erfindung werden aus der folgenden genauen Beschreibung und der beigefügten Zeichnung deutlicher.
Kurzbeschreibung der Zeichnung
1 veranschaulicht einen schematischen Blockschaltplan einer herkömmlichen statischen Verriegelungsschaltung;
2 veranschaulicht einen schematischen Blockschaltplan einer Verriegelungsschaltung mit Taktfreigabe, die die Erfindung ausführt;
3 veranschaulicht einen schematischen Blockschaltplan einer alternativen Ausführungsform der Erfindung der Verriegelungsschaltung von 2;
4 veranschaulicht einen schematischen Blockschaltplan eines beispielhaften Flip-Flops, das die Verriegelungsschaltung von 2 oder 3 verwendet;
5 veranschaulicht einen schematischen Blockschaltplan eines beispielhaf ten Seriell-Parallel-Umsetzers, der z. B. die Flip-Flop-Schaltung von 4 verwendet; und
6 veranschaulicht ein Signalformablaufplan, der einen beispielhaften Betrieb des Umsetzers von 5 repräsentiert.
Genaue Beschreibung
Eine beispielhafte Verriegelungsschaltung 100, die die Erfindung ausführt, ist in 1 dargestellt. Die Verriegelungsschaltung 100 enthält einen ersten Transistor 105 und einen zweiten Transistor 110, die an einer ersten Verbindungsstelle 115 miteinander gekoppelt sind, und einen dritten Transistor 125 und einen vierten Transistor 125, die an einer zweiten Verbindungsstelle 135 miteinander gekoppelt sind. Der erste Transistor 105 und der dritte Transistor 125 sind ferner mit einer Spannungsquelle V_DD gekoppelt. Der zweite Transistor 110 und der vierte Transistor 130 sind ferner mit einem Freigabeschalter 120 gekoppelt, der außerdem mit einer Spannungsquelle V_SS gekoppelt ist. Der Freigabeschalter 120 kann durch ein Taktsignal CLK gesteuert werden, um die Spannungsquelle V_SS mit dem zweiten Transistor 110 und dem vierten Transistor 130 in einer nachfolgend beschriebenen Weise zu verbinden oder von diesen zu trennen.
Das Taktsignal wechselt im Einzelnen zwischen Intervallen des ersten Signalpegels und des zweiten Signalpegels, die beispielsweise Spannungs- oder Strompegel sind. Wenn das Taktsignal CLK den ersten Signalpegel hat, ist der Schalter 120 geschlossen, wodurch er die zweite Spannungsquelle mit dem Transistor 110 verbindet. Wenn das Taktsignal in ähnlicher Weise den zweiten Signalpegel hat, wie etwa eine andere spezielle Spannung, ist der Schalter 120 geöffnet, wodurch er die zweite Spannungsquelle von dem Transistor 110 trennt.
Steuerbare Eingangsschalter 140 und 145 stellen ein Eingangssignal IN und ein entsprechendes komplementäres Eingangssignal IN an die Gates 112 und 132 des zweiten Transistors 110 bzw. des vierten Transistors 130 bereit. Die Signale IN und IN repräsentieren entsprechende Abschnitte eines symmetrischen Eingangssignals. Das komplementäre Eingangssignal IN ist um 180° phasenverschoben zu dem Eingangssignal IN Symmetrische Eingangssignale bieten den Vorteil der hohen Gleichtakt-Rauschunterdrückung. Folglich können symmetrische Signale im Wesentlichen die Wirkungen von induktivem Rauschen verringern, das durch eine dynamische Spannungsdifferenz zwischen entsprechenden Masseebenen einer Schaltungsanordnung, wie etwa eine PWB, und einer darauf angebrachten integrierten Schaltung bewirkt wird.
Die Eingangsschalter 140 und 145 werden ebenfalls durch das Taktsignal CLK gesteuert. Die Eingangsschalter 140 und 145 arbeiten jedoch in einer entgegengesetzten Weise zu dem Freigabeschalter 120. Die Schalter 140 und 145 öffnen demzufolge, wodurch sie die Eingangssignale IN und IN von den Transistoren 110 und 130 trennen, wenn das Taktsignal CLK seinen ersten Signalpegel hat, und schließen, wodurch sie die Signale IN und IN mit den Transistoren 110 und 130 verbinden, wenn das Taktsignal CLK seinen zweiten Signalpegel hat.
Die Taktsignale, die die Eingangsschalter 140 und 145 steuern, sind als komplementäre Signale CLK bezeichnet, da die Schalter 140 und 145 in einer entgegengesetzten oder komplementären Weise zu dem Freigabeschalter 120 wirken. Es sollte jedoch klar sein, dass die Verriegelungsschaltung 100 auf der Grundlage eines einzigen Taktsignals CLK an Stelle eines symmetrischen Taktsignals betrieben werden kann. Bei einer Implementierung der Erfindung mit einem einzigen Taktsignal arbeiten die Schaltertypen, die für die Eingangsschalter 140 und 145 verwendet werden, in einer umgekehrten Weise zu dem speziellen Schaltertyp, der für den Freigabeschalter 120 verwendet wird.
Die erste Verbindungsstelle 115 und die zweite Verbindungsstelle 135 sind ferner mit den Gates 127 und 107 des dritten Transistors 125 bzw. des ersten Transistors 105 kreuzgekoppelt. Außerdem sind die erste Verbindungsstelle 115 und die zweite Verbindungsstelle 135 mit einem Initialisierungsschalter 150 verbunden. Der Initialisierungsschalter 150 arbeitet auf der Grundlage des Taktsignals CLK im Wesentlichen in der gleichen Weise wie die Eingangsschalter 140 und 145. Dementsprechend sind erste Verbindungsstelle 115 und die zweite Verbindungsstelle 135 miteinander verbunden, wenn das Taktsignal den zweiten Signalpegel hat, und sind voneinander getrennt, wenn das Taktsignal den ersten Signalpegel hat. Die erste Verbindungsstelle 115 und die zweite Verbindungsstelle 135 stellen ferner die entsprechenden Ausgangssignalabschnitte OUT und sein Komplement OUT eines symmetrischen Ausgangssig nals bereit.
Optionale ohmsche Elemente R₁ und R₂ sind zwischen die zweite Spannungsquelle V_SS und die erste Verbindungsstelle 115 bzw. die zweite Verbindungsstelle 135 geschaltet. Dieses optionale Merkmal der ohmschen Elemente R₁ und R₂ schafft eine bessere Verringerung der Verzögerungszeiten, indem ein Ausgangssignal in einem von zwei Zuständen auf der Grundlage des Eingangssignals an die Verriegelungsschaltung 100 bereitgestellt wird, wie später genauer beschrieben wird.
Die Transistoren, Schalter und ohmschen Elemente der Verriegelungsschaltung 100 können auf einem einzigen integrierten Schaltkreis, auf mehreren integrierten Schaltkreisen oder als diskrete Komponenten gebildet sein. Die Schalter 120, 140, 145 und 150 sind lediglich zur einfachen Darstellung schematisch als elektromechanische Schalter dargestellt. Es ist jedoch erwünscht, Halbleiterschalter, wie etwa Transistoren, für einige oder alle Schalter 120, 140, 145 und 150 zu verwenden. Derartige Halbleiterschalter vereinfachen die Implementierung der Verriegelungsschaltung 100, die kompakte Abmessungen und einen verhältnismäßig geringen Leistungsbedarf aufweist.
Es ist alternativ möglich, für die Schalter 120, 140, 145 und 150 eine herkömmliche Durchlassgatterkonfiguration zu verwenden. Ein Durchlassgatter enthält eine Parallelschaltung aus einem n-Kanal-Transistor und einem p-Kanal-Transistor, wobei die komplementären Taktsignale an die entsprechenden Gates dieser Transistoren bereitgestellt werden, um die gewünschte Schaltoperation zu gewährleisten. Die Verwendung der Durchlassgatter ist vorteilhaft gegenüber Einzeltransistorschaltern, da sie ermöglicht, dass das Eingangssignal ohne Signalverschlechterung infolge des bekannten Effekts der Gate-Rückwärtsregelung eines Einzeltransistors an die Transistoren 110 oder 120 bereitgestellt werden kann. Einzeltransistor-Schalter oder Durchlassgatterschalter ermöglichen die vorteilhafte Bildung von mehreren Verriegelungsschaltungen in einer einzigen integrierten Schaltung.
Die beispielhafte Verriegelungsschaltung 100 verwendet p-Kanal-Feldeffekttransistoren (FETs) für den ersten und den dritten Transistor 105 und 125 und n-Kanal-Feldeffekttransistoren (FETs) für den zweiten und den vierten Transistor 110 und 130. Die p-Kanal- und n-Kanal-FETs arbeiten in entgegenge setzter Weise. Der p-Kanal-FET liefert z. B. einen Stromfluss zwischen der Spannungsquelle V_DD und der ersten Verbindungsstelle 115, wenn das Transistorgate 107 nahe seiner Schwellenspannung, z. B. V_DD –0,9 V bei herkömmlichen integrierten CMOS-Schaltkreisen vorgespannt ist. Da diese Spannung nahe bei Masse liegt, ist der Transistor 105 vollständig durchgeschaltet und ermöglicht, dass durch ihn ein maximaler Strom fließt. Der n-Kanal-FET 110 liefert dagegen einen im Wesentlichen maximalen Strom zwischen dem Freigabeschalter 120 und der ersten Verbindungsstelle 115, wenn das Transistorgate 112 bei der Spannung V_DD vorgespannt ist. Wenn sich die Vorspannung des n-Kanal-FETs 110 unter V_DD verringert, wird der Stromfluss durch den Transistor 110 kleiner. Der Stromfluss durch den Transistor 110 endet, wenn die Vorspannung unter die Schwellenspannung des Transistors verringert wird, die z. B. in herkömmlichen integrierten CMOS-Schaltkreisen bei 0,7 V liegt. Durch die Verwendung derartiger CMOS-Transistoren ist es ferner möglich, eine relative Spannung in der Größenordnung von 2,7 V bis 5 V und 0 V für die Spannungen V_DD bzw. V_SS zu verwenden.
Im Betrieb wechselt das Taktsignal CLK zwischen Perioden seines ersten Signalpegels und seines zweiten Signalpegels, wodurch bewirkt wird, dass die Verriegelungsschaltung 100 abwechselnd in der Initialisierungsbetriebsart bzw. in der Ausgabebetriebsart arbeitet. Wenn das Taktsignal CLK seinen ersten Signalpegel hat, arbeitet die Verriegelungsschaltung 100 in der Ausgabebetriebsart, wobei der Freigabeschalter 120 geschlossen ist, wodurch die Transistoren 110 und 130 mit der zweiten Spannungsquelle V_SS und mit dem Eingang verbunden sind, und die Initialisierungsschalter 140, 145 und 150 geöffnet sind, wodurch die Eingangssignale IN und IN von den Transistoren 110 und 130 getrennt sind und die erste und die zweite Verbindungsstelle 115 und 135 voneinander getrennt sind. Wenn dagegen das Taktsignal CLK seinen zweiten Signalpegel hat, arbeitet die Verriegelungsschaltung 100 in der Initialisierungsbetriebsart, wobei der Freigabeschalter 120 geöffnet ist, wodurch die Transistoren 110 und 130 von der Spannungsquelle V_SS und dem Eingang getrennt sind, und die Initialisierungsschalter geschlossen sind, wodurch die Eingangssignale IN und IN mit den Transistoren 110 und 130 verbunden sind und die erste und die zweite Verbindungsstelle 115 und 135 miteinander verbunden sind.
Während der Periode, in der das Taktsignal CLK seinen zweiten Signalpegel hat und die Verriegelungsschaltung 100 in der Initialisierungsbetriebsart arbeitet, verbindet im Einzelnen der geschlossene Initialisierungsschalter 150 die erste und die zweite Verbindungsstelle 115 und 135 miteinander, wodurch bewirkt wird, dass an beiden Verbindungsstellen das gleiche Spannungspotential auftritt. Folglich werden das Ausgangssignal OUT und sein Komplement OUT der Verriegelungsschaltung 100 während der Initialisierungsbetriebsart auf dem gleichen Signalpegel gehalten. Außerdem verbinden die geschlossenen Eingangsschalter 140 und 145 während der Initialisierungsbetriebsart das Eingangssignal IN und sein Komplement IN mit den Gates 112 und 132 der Transistoren 110 und 130. Demzufolge sind die Transistoren 110 und 130 infolge der komplementären Signalgrößen der vorspannenden Eingangssignale IN und IN in jeweils komplementärer Weise vorgespannt. Eine derartige komplementäre Transistorvorspannung beeinflusst jedoch das Ausgangsspannungssignal an der ersten und an der zweiten Verbindungsstelle 115 und 135 nicht, da der Freigabeschalter 120 geöffnet ist, wodurch verhindert wird, dass ein Strom von der Spannungsquelle V_DD durch die in Reihe geschalteten Transistoren 105 und 110 sowie 125 und 130 zu der Spannungsquelle V_SS fließt.
Wenn das Taktsignal CLK dann zu seinem ersten Signalpegel wechselt, schaltet die Verriegelungsschaltung 100 von der Initialisierungsbetriebsart zu ihrer Ausgabebetriebsart um. Als eine Folge davon, dass das Taktsignal CLK auf seinen ersten Signalpegel geht, werden die Eingangsschalter 140 und 145 geöffnet, wodurch bewirkt wird, dass die zum Zeitpunkt der Schalteröffnung vorhandenen Spannungsgrößen der entsprechenden Signalabschnitte IN und IN unabhängig von nachfolgenden Änderungen an den Eingangssignalabschnitten während des Intervalls der Ausgabebetriebsart an den Transistorgates 112 und 132 beibehalten werden. Somit bleiben der zweite und der vierte Transistor 110 und 130 in dem gleichen Umfang der Vorspannung, die durch die Eingangssignalabschnitte IN und IN zum Zeitpunkt des Übergangs des Taktsignals CLK von seinem zweiten Signalintervall zu seinem ersten Signalintervall bewirkt wurde, vorgespannt. Außerdem bewirkt dieser Übergang, dass der Initialisierungsschalter 150 öffnet, wodurch die erste Verbindungsstelle 115 und die zweite Verbindungsstelle 135 voneinander getrennt werden. Somit können die Verbindungsstellen dann bei unterschiedlichen Spannungsgrößen arbeiten.
Der Übergang des Taktsignals CLK von seinem zweiten Signalintervall zu seinem ersten Signalintervall bewirkt ferner, dass der Freigabeschalter 120 öffnet, wodurch ein Strom zwischen den Spannungsquellen V_DD und V_SS durch die entsprechenden in Reihe geschalteten Transistoren 105 und 110 sowie 125 und 130 fließen kann. Die jeweilige Vorspannung der Transistoren 110 und 130 infolge der Eingangssignalabschnitte IN und IN zum Zeitpunkt des Übergangs zwischen den Betriebsarten bestimmt jedoch die Größe des Stroms, der durch diese Transistoren fließen kann. Da die Eingangsabschnitte IN und IN ferner ein symmetrisches Eingangssignal repräsentieren, würden die n-Kanal-Transistoren 110 und 130 komplementär vorgespannt sein, wodurch durch einen der Transistoren 110 und 130 ein größerer Strom fließen kann als durch den anderen.
Der Unterschied des Stromflusses durch die Transistoren 110 und 130 beeinflusst dementsprechend das Spannungssignal, das an den Verbindungsstellen 115 und 135 vorhanden ist. Im Einzelnen bewirkt ein größerer Stromfluss durch einen der n-Kanal-Transistoren 110 und 130, dass das Spannungssignal an der zugehörigen Verbindungsstelle 115 oder 135 auf eine entsprechende Größe, die sich dem Wert V_SS nähert, gezogen wird. Wenn z. B. das Spannungssignal an der ersten Verbindungsstelle 115 näher zu der Spannung V_SS als zur Spannung V_DD gesenkt wird, wird das Spannungssignal an der zweiten Verbindungsstelle 135 näher zu der Spannung V_DD als zur Spannung V_SS angehoben.
Diese Änderungen der Spannungssignale an den Verbindungsstellen 115 und 135 besitzen eine vorteilhafte Nebenwirkung auf die Kreuzkopplung mit den p-Kanal-Transistoren 105 und 125. In dem oben angegebenen Beispiel würde das kleinere Spannungssignal an der ersten Verbindungsstelle 115 den p-Kanal-Transistor 125 so vorspannen, dass ein größerer Strom durch den Transistor 125 fließen würde, wodurch bewirkt wird, dass das Spannungssignal an der zweiten Verbindungsstelle 135, das infolge der komplementären Vorspannung des Transistors 130 verhältnismäßig groß ist, auf einen größeren Wert und näher zur Spannung V_DD gezogen wird. Diese erhöhte Spannung an der zweiten Verbindungsstelle 135 spannt den p-Kanal-Transistor 105 entsprechend vor, der den durch den Transistor 105 fließenden Strom verringert, wodurch die Spannung an der ersten Verbindungsstelle näher zu der Spannung V_SS gezogen werden kann. Demzufolge arbeiten die Transistoren 105, 110 sowie 125 und 130 während des Betriebs in der Ausgabebetriebsart effektiv als ein Leseverstärker.
Wenn sich das Spannungssignal an der ersten Verbindungsstelle dem Wert V_SS nähert, bewirkt der Transistor 125, dass sich die Spannung an der zweiten Verbindungsstelle 135 oder das Signal OUT der Spannung V_DD nähert. Dieses Spannungssignal erzwingt dementsprechend, dass der Transistor 105 den durch ihn fließenden Strom verringert, wodurch der Transistor 110 das Signal an der ersten Verbindungsstelle 115 oder das Signal OUT auf einen kleineren Wert nahe an der Spannung V_SS ziehen kann.
Wenn demzufolge die Eingangssignalabschnitte IN und IN zum Zeitpunkt des Übergangs von der Initialisierungsbetriebsart zu der Ausgabebetriebsart des Zwischenspeichers einen hohen bzw. einen niedrigen Signalpegel haben, haben die symmetrischen Ausgangssignalabschnitte OUT bzw. OUT gleichfalls einen hohen bzw. einen niedrigen Signalpegel. Da der Zwischenspeicher 100 darüber hinaus eine symmetrische Konfiguration besitzt, haben die Ausgangssignalabschnitte OUT bzw. OUT gleichfalls einen niedrigen bzw. einen hohen Signalpegel, wenn die Eingangssignalabschnitte IN und IN zum Zeitpunkt des Übergangs von der Initialisierungsbetriebsart zu der Ausgabebetriebsart des Zwischenspeichers einen niedrigen bzw. einen hohen Signalpegel haben.
Diese Ausgangssignalgrößen werden von der Verriegelungsschaltung 100 während der Dauer der Ausgabebetriebsart unabhängig von Änderungen an den Eingangssignalabschnitten IN und IN aufrechterhalten, da die Eingangssignalabschnitte während der Ausgabebetriebsart von den Transistoren 110 und 130 getrennt sind. Wenn jedoch das Taktsignal CLK zu seinem zweiten Signalpegel zurückkehrt, kehrt die Verriegelungsschaltung 100 wieder in ihre Initialisierungsbetriebsart zurück, wobei der Initialisierungsschalter geschlossen wird, wodurch bewirkt wird, dass die Ausgangssignalabschnitte OUT und OUT die gleichen Spannungssignalpegel zwischen den Spannungen V_DD und V_SS haben und der oben beschriebene Vorgang wird wiederholt erneut ausgeführt.
Dadurch erzeugt die Verriegelungsschaltung 100 vorteilhaft ein symmetrisches Ausgangssignal OUT und OUT auf bestimmten komplementären Signalpegeln auf der Grundlage des komplementären Signalpegels der symmetrischen Eingangssignale IN und IN zum Zeitpunkt des Übergangs des Taktsignals CLK, der bewirkt, dass der Zwischenspeicher von seiner Initialisierungsbetriebsart in seine Ausgabebetriebsart ohne Inverterverzögerungen wechselt, die bewirken würden, dass die Verriegelungsschaltung zum Zeitpunkt des Übergangs das Eingangssignal fehlerhaft erfassen würde. Die kreuzgekoppelte Konfiguration der Transistoren 105 und 125 ermöglicht, dass die Verriegelungsschaltung 100 stabile Ausgangssignalpegel für die Signale OUT und OUT bei einer verhältnismäßig geringen Verzögerung, wie z. B. in der Größenordnung von 150 ps erreichen kann, wobei herkömmliche Bauelemente mit integrierten CMOS-Schaltungen verwendet werden, wenn die Differenz zwischen dem hohen und dem niedrigen Signalpegel der Eingangssignale IN und IN in der Größenordnung der Differenz zwischen den Spannungen V_DD und V_SS liegt.
Diese vorteilhaften Verzögerungszeiten können erreicht werden, indem solche Widerstandswerte für die optionalen ohmschen Elemente R₁ und R₂ verwendet werden, die bewirken, dass während der Initialisierungsbetriebsart die Größe des gemeinsamen Spannungssignals an der ersten und an der zweiten Verbindungsstelle 115 und 135 etwa eine Mittelpunktspannung von (V_DD – V_SS/² ist. Beispielhafte Widerstandswerte, die für die Elemente R₁ und R₂ verwendet werden können, um diese Spannung zu erreichen, liegen in der Größenordnung von 50 kΩ. Es ist möglich, für die Elemente R₁ und R₂ passive Bauelemente, wie etwa Widerstände, zu verwenden. Es ist alternativ möglich, aktive Bauelemente, wie z. B. MOS-Transistoren mit einer beispielhaften minimalen Kanalbreite und -länge von 5 μm zu verwenden. Wenn die Verriegelungsschaltung 100 die Ausgabebetriebsart beginnt, ist als eine Folge der Einstellung der Mittelpunktspannung das Zeitintervall, das das Spannungssignal an jeder der Verbindungsstellen 115 und 135 benötigt, um den vollen Wert des Spannungspegels V_DD oder V_SS zu erreichen, ähnlich. Diese Konfiguration gleicht die Auflösungszeit des Ausgangssignals des Zwischenspeichers unabhängig von den ursprünglichen Polaritäten der Eingangssignale IN und IN aus.
Unterschiedliche Widerstandswerte für die Widerstände R₁ und R₂ oder keine Widerstandswerte können verwendet werden, um einen anderen Wert der gemeinsamen Spannung an den Verbindungsstellen, der von (V_DD – V_SS)/² verschieden ist, zu schaffen. Es würde sich jedoch die Anstiegszeit oder die Abfallzeit relativ zur jeweils anderen vergrößern, da die Ausgangsgröße der Spannung beim Übergang von der Initialisierungsbetriebsart zur Ausgabebetriebsart nicht mehr ungefähr der Mittelpunkt zwischen den Spannungen V_DD und V_SS wäre.
Demzufolge entsprechen die Ausgangssignale der Verriegelungsschaltung den Eingangssignalen lediglich dann, wenn das Taktsignal einen bestimmten Signalpegel hat. Wenn das Taktsignal CLK z. B. mit einem Tastverhältnis von 50% erzeugt wird, erzeugt die Verriegelungsschaltung 100 lediglich während einer Hälfte jeder Taktperiode ein gültiges Ausgangssignal. Wenn ein derartiger Ausgang jedoch für das gesamte Taktperiodenintervall des Taktsignals CLK erwünscht ist, kann die Verriegelungsschaltung 100 in Verbindung mit einer herkömmlichen Verriegelungsschaltung, wie etwa die in 1 gezeigte Verriegelungsschaltung 1, verwendet werden. Bei einer derartigen Anordnung wird das Ausgangssignal OUT der Verriegelungsschaltung 100 als Eingang der herkömmlichen Verriegelungsschaltung 1 verwendet, wobei das Taktsignal CLK als ein gemeinsames Taktsignal für beide Verriegelungsschaltungen verwendet wird. Das entsprechende Ausgangssignal der herkömmlichen Verriegelungsschaltung würde dem gewünschten Ausgangssignal über eine gesamte Periode entsprechen, jedoch mit einer gewissen zusätzlichen Verzögerung, aber ohne eine fehlerhafte Erfassung der Daten infolge von Signalschwankungen zum Zeitpunkt des Taktsignalübergangs.
Obwohl für den ersten und den dritten Transistor 105 und 125 p-Kanal-FETs dargestellt sind und für den zweiten und den vierten Transistor 110 und 130 n-Kanal-FETs dargestellt sind, ist es möglich, die erfindungsgemäße Verriegelungsschaltung 100 unter Verwendung von n-Kanal-FETs für die Transistoren 105 und 125 und von p-Kanal-FETs für die Transistoren 110 und 130 zu implementieren, wenn die Verbindungen zu der ersten und der zweiten Spannungsquelle V_DD und V_SS bzw. die Schaltersteuersignale CLK und CLK für die Schalter 120, 140, 145 und 150 vertauscht werden. Es ist ferner möglich, die Verriegelungsschaltung 100 unter Verwendung anderer Typen von Transistoren, wie etwa Transistoren der emittergekoppelten Logik (ELC) und Transistoren mit bipolaren Übergängen (BJT), zu implementieren, solange der erste und der dritte Transistor 105 und 125 effektiv in entgegengesetzter Weise zu dem zweiten und dem vierten Transistor 110 und 130 arbeiten.
3 veranschaulicht eine Verriegelungsschaltung 200, die der Verriegelungsschaltung 100 von 2 ähnlich ist und kreuzgekoppelte Schalter 205 und 210 verwendet, um eine statische Zwischenspeicherung und eine vorteilhafte Verstärkung der Eingangssignale IN und IN zu schaffen, sowie eine weitere Verringerung der Einstell- und Haltezeit ermöglicht. Ähnliche Komponenten in den 2 und 3 sind für eine einfache Erläuterung mit gleichen Bezugszeichen versehen, wie etwa die Transistoren 105, 110, 125 und 130 und die Schalter 120, 140, 145 und 150.
In 3 verbinden die kreuzgekoppelten Schalter 205 und 210 die Gates 112 und 132 der Transistoren 110 und 130 mit der zweiten Verbindungsstelle 135 bzw. mit der ersten Verbindungsstelle 115. Die kreuzgekoppelten Schalter 205 und 210 können durch das Taktsignal CLK gesteuert werden und arbeiten im Wesentlichen in einer gleichen Weise wie der Freigabeschalter 120. Demzufolge verbinden die kreuzgekoppelten Schalter 205 und 210 die Transistorgates 112 und 132 elektrisch mit der zweiten Verbindungsstelle 135 und der ersten Verbindungsstelle 115, wenn die Verriegelungsschaltung 200 in ihrer Ausgabebetriebsart betrieben wird. Die Transistorgates 112 und 132 sind von der zweiten Verbindungsstelle 135 und der ersten Verbindungsstelle 115 getrennt, wenn die Verriegelungsschaltung 200 in ihrer Initialisierungsbetriebsart betrieben wird.
Im Betrieb ermöglichen die kreuzgekoppelten Schalter 205 und 210 außerdem, dass die Verbindungsstellen 115 und 135 beim Übergang der Verriegelungsschaltung 200 von der Initialisierungsbetriebsart zur Ausgabebetriebsart effektiv verhältnismäßig schnell auf den geeigneten Ausgangssignalpegel geschoben oder gezogen werden, um die Ausgangssignalverzögerung weiter zu verringern. Es ist demzufolge möglich, dass die Verriegelungsschaltung 200 ein Ausgangssignal mit einer vorteilhaften verhältnismäßig kleinen Einstell- und Haltezeit in der Größenordnung von 100 ps erzeugt, wenn sie mit herkömmlichen integrierten CMOS-Schaltkreisen implementiert ist. Folglich ist die Verriegelungsschaltung 200 insbesondere nützlich für das Erfassen und Verarbeiten von Daten, die bei verhältnismäßig großen Datenraten, wie etwa in der Größenordnung von 2 Gigabit/s oder größer, empfangen werden.
Außerdem ermöglicht die kreuzgekoppelte Konfiguration, dass die Verriegelungsschaltung 200 verhältnismäßig kleine Signaldifferenzen zwischen den Eingangssignalen IN und IN in der Größenordnung von beispielsweise 50 mV erfasst und herkömmliche CMOS-Ausgangssignale OUT und OUT in der Größenordnung von 2,7 bis 5,0 V unter Verwendung herkömmlicher integrierter CMOS-Schaltkreise erzeugt. Je kleiner die Spannungsdifferenz ist desto länger dauert es jedoch, die Ausgangssignale OUT und OUT bei den gewünschten Signalgrößen zu erzeugen. Bei einer Spannungsdifferenz zwischen den Eingangs signalen IN und IN von z. B. 50 mV kann ein Zwischenspeicher, der herkömmliche integrierte CMOS-Schaltkreise verwendet, mit Daten arbeiten, die bei einer Rate von 250 Mbit/s empfangen werden, wobei herkömmliche CMOS-Ausgangssignalpegel aufrechterhalten werden.
Es ist außerdem möglich, dass die Verriegelungsschaltung, wie etwa die Schaltungen 100 und 200 der 2 und 3, einzelne asymmetrische Eingangs- und Ausgangssignale empfängt und erzeugt. Eine einfache Modifikation an den Schaltungen 100 und 200 ermöglicht eine derartige Verarbeitung von einzelnen Eingangssignalen. Im Einzelnen wird das komplementäre Eingangssignal IN des Eingangsschalters 135 der Verriegelungsschaltungen 100 und 200 durch eine Spannungsquelle V_P ersetzt, die eine Spannungsgröße von etwa dem Mittelpunkt zwischen dem hohen Pegel und dem Signalpegel des Eingangssignals besitzt. Eine derartige sich ergebende Verriegelungsschaltung für einzelne Eingangssignale besitzt lediglich geringfügig längere Signalverzögerungen als eine entsprechende Verriegelungsschaltung mit symmetrischem Eingang, ist jedoch trotzdem besser als herkömmliche Verriegelungsschaltungen.
Eine Verriegelungsschaltung, wie etwa die beispielhaften Verriegelungsschaltungen 100 und 200, können in zahlreichen Schaltungskonfigurationen verwendet werden, die z. B. Register, Pegelschieber und Leseverstärker enthalten. Es ist außerdem möglich, einen Ausgang einer Verriegelungsschaltung mit dem Eingang eines herkömmlichen statischen Zwischenspeichers, der z. B. in 1 dargestellt ist, zu koppeln, um ein Flip-Flop zu schaffen, das ein entsprechendes stabiles Ausgangssignal über eine gesamte Taktperiode besitzt. Eine derartige Flip-Flop-Konfiguration stellt ein einzelnes Ausgangssignal bereit. Eine beispielhafte Flip-Flop-Konfiguration 250, die ein symmetrisches Ausgangssignal über eine gesamte Taktperiode bereitstellt, ist in 4 gezeigt.
In 4 werden die Ausgangssignale OUT und OUT einer Verriegelungsschaltung 255, wie etwa die Verriegelungsschaltung 100 oder 200 der 2 und 3, an einen kreuzgekoppelten statischen Zwischenspeicher 260 bereitgestellt. Eine beispielhafte Schaltungskonfiguration für den kreuzgekoppelten statischen Zwischenspeicher 260 ist innerhalb der gestrichelten Umrisslinie dargestellt, die den Zwischenspeicher 260 repräsentiert. Die beispielhafte Konfiguration enthält ein erstes Paar steuerbarer Schalter 270 und 272, die die Zwischenspeicher-Ausgangssignale OUT und OUT des Zwischenspeichers 225 empfan gen. Die Schalter 270 und 272 sind ferner mit Invertern 275 bzw. 277 verbunden. Die Betätigung der Schalter 270 und 272 wird durch das Taktsignal CLK gesteuert. Die Ausgänge 285 und 287 der Inverter 275 und 277 stellen Ausgangssignale FOUT und FOUT für das Flip-Flop 250 bereit. Außerdem ist ein zweites Paar Schalter 280 und 282 zwischen das erste Paar Schalter 272 und 270 und die Inverterausgänge 285 und 287 kreuzgekoppelt. Die Betätigung des zweiten Paars Schalter 280 und 282 wird durch das komplementäre Taktsignal CLK gesteuert.
Wenn das Taktsignal CLK im Betrieb einen hohen Signalpegel hat, arbeitet der Zwischenspeicher 255 in seiner Ausgabebetriebsart und das erste Paar Schalter 275 und 277 stellen die Zwischenspeicher-Ausgangssignale OUT und OUT an die Inverter 275 und 277 des statischen Zwischenspeichers 260 bereit. Während dieses Zeitintervalls erzeugt die Verriegelungsschaltung 255 ihre Ausgangssignale auf der Grundlage der Eingangssignale IN und IN während der vorherigen Initialisierungsbetriebsart, die oben unter Berücksichtigung der 2 und 3 beschrieben wurde. Ferner bewirkt während dieses Zeitintervalls der niedrige Signalpegel des komplementären Taktsignals CLK, dass die Schalter 280 und 282 die Kreuzkopplung der Inverter 275 und 277 aufheben. Folglich erzeugen die Inverter 275 und 277 die Flip-Flop-Ausgangssignale FOUT und FOUT auf der Grundlage der empfangenen Zwischenspeicher-Ausgangssignale OUT und OUT.
Wenn das Taktsignal CLK dann zu seinem niedrigen Signalpegel wechselt und der Zwischenspeicher 255 in seiner Initialisierungsbetriebsart arbeitet, trennt das erste Paar Schalter die Zwischenspeicher-Ausgangssignale OUT und OUT von den Invertern 275 und 277. Ferner bewirkt in diesem Zeitintervall der entsprechende hohe Signalpegel des komplementären Taktsignals CLK, dass das zweite Paar Schalter 280 und 282 die Inverter 275 und 277 kreuzkoppeln, wodurch bewirkt wird, dass die Flip-Flop-Ausgangssignale FOUT und FOUT weiter auf ihren momentanen Signalpegeln aufrechterhalten werden. Folglich erzeugt das Flip-Flop 250 Ausgangssignale FOUT und FOUT auf der Grundlage der Eingangssignale IN und IN, die während einer gesamten Taktperiode durch den Zwischenspeicher 255 empfangen werden.
Flip-Flop-Schaltungen können verwendet werden, um vorteilhaft Seriell-Paral-lel-Umsetzer aufzubauen, die bei Datensignalen, die mit verhältnismäßig gro ßen Übertragungsraten seriell übertragen werden, betrieben werden. 5 veranschaulicht einen beispielhaften Seriell-Parallel-Umsetzer 300, der acht Flip-Flops 311–318 verwendet. Es ist möglich, einzelne Daten- und Taktsteuersignale für die Flip-Flops 311–318 zu verwenden, indem z. B. die Zwischenspeicher 100 oder 200 in Kombination mit entsprechenden statischen Zwischenspeichern, wie etwa die in 1 gezeigte herkömmliche Zwischenspeicherkonfiguration, verwendet werden. Es ist außerdem möglich, symmetrische komplementäre Taktsignale sowie ein symmetrisches komplementäres Eingangssignal zu verwenden und parallele Ausgangssignale in der Weise auszugeben, die oben unter Berücksichtigung von 4 beschrieben wurde. Der Umsetzer 300 von 5 ist jedoch lediglich für den Zweck der einfachen Erläuterung so gezeigt worden, dass er einzelne Daten- und Taktsteuersignale für die Flip-Flops verwendet.
Im Betrieb empfängt der Umsetzer 300 ein Datensignal DATA mit Intervallen, die entsprechende Informationsbits repräsentieren. Der Umsetzer 300 verarbeitet dann sequentiell entsprechende aufeinander folgende Intervalle in dem Datensignal DATA aus acht Informationsbits, um sequentiell parallele Signale POUT0–POUT7 zu erzeugen, die die entsprechenden empfangenen acht Bits von Informationen repräsentieren. Der Umsetzer 300 enthält ferner ein Taktsignal SCLK mit Übergängen zwischen einem ersten und einem zweiten Taktsignalpegel, die synchron mit den Informationsbitintervallen des Datensignals DATA erfolgen. Das Taktsignal SCLK wird an eine Taktteilerschaltung 320 in einem Steuersignalgenerator 30 bereitgestellt, die ein geteiltes Taktsignal SCLK0 mit einer Taktperiode erzeugt, deren Länge das Achtfache der Periode des Taktsignals SCLK ist. Die Teilerschaltung 320 ist mit dem ersten Flip-Flop 311 sowie mit einer ersten Verzögerungsvorrichtung 311 in dem Steuersignalgenerator 30 gekoppelt. Das geteilte Taktsignal SCLK0 wird als erstes Steuersignal für die erste Verriegelungsschaltung 311 verwendet. Das Flip-Flop 311 erzeugt ein Ausgangssignal OUT0, das an ein 8 Bit-Pufferregister 325 bereitgestellt wird.
Die Verzögerungsvorrichtungen 331–337 in dem Steuersignalgenerator 30 sind kaskadenartig mit den Flip-Flops 312–318 gekoppelt, um entsprechende verzögerte Steuersignale auf der Grundlage des synchronen Taktsignals SCLK bereitzustellen. Die Flip-Flops 312–318 stellen entsprechende Ausgangssignale OUT1–OUT7 an das Pufferregister 325 ähnlich wie das Flip-Flop 311 bereit. Im Einzelnen erzeugt die erste Verzögerungsvorrichtung 311 in der kaskadenför migen Schaltungsanordnung ein zweites Steuersignal SCLK1, das verzögert ist, auf der Grundlage des Empfangs des ersten Steuersignals, wobei die Erzeugung des zweiten Steuersignals SCLK1 durch die erste Verzögerungsvorrichtung 311 im Wesentlichen gleich dem Zeitintervall ist, das von dem Datensignal DATA verwendet wird, um ein einzelnes Informationsbit zu repräsentieren.
Das zweite Steuersignal SCLK1, das von der ersten Verzögerungsvorrichtung 311 erzeugt wird, wird an das zweite Flip-Flop 312 und an eine zweite Verzögerungsschaltung 332 bereitgestellt. Die zweite Verzögerungsvorrichtung 332 erzeugt ein drittes Steuersignal SCLK2 auf der Grundlage des Empfangs des zweiten Steuersignals SCLK1 bei einem im Wesentlichen gleichen verzögerten Intervall wie die erste Verzögerungsvorrichtung 311. Das dritte Steuersignal SCLK2 wird gleichfalls an das Flip-Flop 313 sowie an eine dritte Verzögerungsvorrichtung 333 bereitgestellt. Die dritte Verzögerungsvorrichtung 333 sowie die Verzögerungsvorrichtungen 334–337 sind in einer im Wesentlichen identischen kaskadenförmigen Weise mit der ersten und der zweiten Verzögerungsvorrichtung 331 und 332 gekoppelt, um entsprechende verzögerte Steuersignale an die restlichen Flip-Flops 314 bis 318 bereitzustellen.
Ferner wird das achte Steuersignal SCLK1, das durch die Verzögerungsvorrichtung 337 erzeugt wird, zusätzlich zu dem Flip-Flop 318 an einen Freigabeeingang 327 des Pufferregisters 325 bereitgestellt. Das Pufferregister 325 erzeugt die parallelen Ausgangssignale POUT0–POUT7 auf der Grundlage seiner Eingangssignale OUT0–OUT7, wenn an seinem Freigabeeingang 327 ein positiver Signalübergang bei dem Steuersignal SCLK1 erfasst wird. Das Pufferregister 325 hält jedoch außerdem seine Ausgänge auf den erzeugten Signalpegeln während den Perioden aufrecht, in denen kein positiver Signalübergang bei seinem Eingabefreigabesignal erfasst wird, unabhängig von Änderungen in den Eingangssignalen OUT0–OUT7 während dieser Zeit.
6 veranschaulicht einen Signalablaufplan 400, der einen beispielhaften Betrieb des Umsetzers 300 von 5 repräsentiert. Die Signalformen von 6, die den Signalen von 5 entsprechen, enthalten zur einfachen Erläuterung gleiche Bezugszeichen, z. B. das Steuersignal SCLK0, das Datensignal DATA und die Flip-Flop-Ausgangssignale OUT0, OUT1 und OUT7. Ferner sind in 6 Intervalle des Datensignals DATA, die entsprechende Informationsbits repräsentieren, durch Bitpositionszahlen 405 angegeben. Außerdem sind zur einfachen Erläuterung lediglich das geteilte Taktsignal und Steuersignale SCLK0 und entsprechende verzögerte Steuersignale SCLK1 und SCLK7 gezeigt. Gleichfalls sind in 6 lediglich Signalformen für die Flip-Flop-Ausgangssignale OUT0, OUT1 und OUT7 gezeigt. Es sind jedoch alle acht parallelen Ausgangssignale POUT0–POUT7 gezeigt.
Der Betrieb des Umsetzers 300 von 5 wird unter Bezugnahme auf diese Figur sowie auf den Signalformablaufplan 400 von 6 beschrieben. Die Anstiegsflanke oder positive Flanke des geteilten Taktsignals oder des ersten Steuersignals SCLK0 wird zum Zeitpunkt des Empfangs eines ersten Informationsbits aus einer Folge von acht Informationsbits, wie z. B. in 6 zum Zeitpunkt T₀ gezeigt ist, erzeugt. Der Zeitpunkt T₀ ist der Beginn des Empfangs einer Folge 410 von acht Informationsbits in dem Datensignal DATA. Das erste Steuersignal SCLK0 wird an den Takteingang des ersten Flip-Flops 311 bereitgestellt, wodurch bewirkt wird, dass das Flip-Flop 311 das Ausgangssignal OUT0 auf der Grundlage des Informationsbitintervalls oder des Signalpegels, der für das Datensignal DATA zum Zeitpunkt T₀ empfangen wurde, erzeugt.
Dementsprechend erzeugt das Flip-Flop 311 das Ausgangssignal OUT0 mit einem niedrigen Signalpegel, da das Datensignal DATA zum Zeitpunkt T₀ einen niedrigen Signalpegel hat. Das Flip-Flop 311 erzeugt das Ausgangssignal OUT0 mit einem niedrigen Signalpegel für die Dauer der Periode des ersten Steuersignals SCLK0, die zum Zeitpunkt T₃ endet. Das erste Steuersignal SCLK0 wird außerdem an die Verzögerungsvorrichtung 311 in 5 bereitgestellt, die zum Zeitpunkt T₁ ein zweites Steuersignal SCLK1 erzeugt. Das zweite Steuersignal SCLK1 ist mit dem ersten Steuersignal SCLK0 im Wesentlichen identisch, ist jedoch um eine Zeitperiode, die einem Intervall eines Informationsbits in dem Datensignal DATA entspricht, verzögert. Somit entspricht in 6 die Periode zwischen den Zeitpunkten T₀ und T₁ einem Informationsbitintervall des Signals DATA.
Die Erzeugung des Steuersignals SCLK7 zum Zeitpunkt T₁ bewirkt, dass das Flip-Flop 312 sein Ausgangssignal OUT1 mit einem hohen Signalpegel erzeugt, da das Datensignal DATA zum Zeitpunkt T₁ einen hohen Signalpegel hat. Das Ausgangssignal OUT1 wird für die Dauer der Periode des Steuersignals SCLK1 in gleicher Weise wie bei dem oben beschriebenen Flip-Flop 311 zum Zeitpunkt T₀ erzeugt. Folglich erzeugt das erste Flip-Flop 311 sein Ausgangssignal OUT0, das dem ersten Informationsbit (Bit 0) der Folge 410 in dem Datensignal DATA entspricht, und das zweite Flip-Flop 312 erzeugt sein Ausgangssignal OUT1, das dem zweiten Informationsbit (Bit 1) der Folge 410 entspricht. Demzufolge repräsentieren nach dem Zeitpunkt T₁ die parallelen Signale OUT0 und OUT1 das erste und das zweite Bit in der Folge 410 des Datensignals DATA.
Die dritten bis sechsten Informationsbitdarstellungen in der Folge 410 des Datensignals DATA werden zum Erzeugen entsprechender paralleler Signale OUT2–OUT7 durch die Flip-Flops 313 bis 318 in einer gleichen Weise zu der, die oben zum Erzeugen der Signale OUT0 und OUT1 beschrieben wurde, verwendet. Das letzte parallele Signal OUT7 für die Folge wird zum Zeitpunkt T₂ erzeugt. Somit entsprechen zum Zeitpunkt T₂ die parallelen Signale OUT0–OUT7 den entsprechen Informationsbits, die in der Folge 410 des Datensignals DATA repräsentiert werden. Darüber hinaus hat das Steuersignal SCLK7 zu Zeitpunkt T₂ einen Signalübergang mit positiver Flanke, der an das Pufferregister 325 bereitgestellt wird und bewirkt, dass das Register 325 die parallelen Ausgangssignale POUT0–POUT7 mit Signalpegeln erzeugt, die auf den Eingangssignalen OUT0–OUT7 basieren.
Folglich entsprechen die parallelen Ausgangssignale POUT0–POUT7 beginnend am Zeitpunkt T₂ der Folge von Informationsbits, die in dem Datensignal DATA zwischen den Zeitpunkten T₀ und T₂ repräsentiert werden. Die Ausgangssignale POUT0–POUT7 werden durch die Kreuzschraffur in der Zeit vor dem Zeitpunkt T₂ repräsentiert, da diese Ausgangssignale auf der Folge von Informationsbits basieren würden, die in dem Datensignal DATA vor dem Zeitpunkt T₀ repräsentiert werden, das nicht gezeigt ist. Ferner werden die Ausgangssignale POUT0–POUT7 von ihrer Repräsentation der Folge 410 bis zum nächsten positiven Übergang des Steuersignals SCLK7, der zum Zeitpunkt T₄ erfolgt, nicht geändert.
Die Ausgangssignale POUT0–POUT7 werden auf diesen Pegeln aufrechterhalten, sogar während die nächste Folge 420 aus acht Informationsbits beginnend am Zeitpunkt T₃ empfangen wird. Während des Intervalls vom Zeitpunkt T₃ bis T₄ erzeugen jedoch die Flip-Flops 311–318 Ausgangssignale POUT0–POUT7 auf der Grundlage der Informationsbitfolge 420 in dem Datensignal DATA. Dann erzeugt das Pufferregister 325 zum Zeitpunkt T₄ die Ausgangssignale POUT0–POUT7 auf der Grundlage der Informationsbitfolge 420. Der Umsetzer 300 führt diese Operation wiederholt aus, um eine parallele Signalumsetzung des seriell empfangenen Datensignals DATA zu schaffen. Der Umsetzer 300 kann zum Schaffen einer Seriell-Parallel-Umsetzung bei einer verhältnismäßig großen Datenrate, wie z. B. in der Größenordnung von 2 Gigabit/s unter Verwendung von herkömmlichen integrierten CMOS-Schaltkreisen verwendet werden und besitzt eine Verlustleistung von etwa 30 mW, wenn eine Spannungsdifferenz der symmetrischen Signaleingänge in der Größenordnung von 50 mV liegt.
Der Umsetzer ist in 5 lediglich zu Erläuterungszwecken für eine Verarbeitung von Folgen aus seriell übertragenen Bytes aus acht Informationsbits dargestellt. Es sollte klar sein, dass außerdem eine größere oder eine kleinere Anzahl von Flip-Flops und Verzögerungsvorrichtungen verwendet werden können, um eine entsprechende größere oder kleinere Anzahl der Informationsbits der Folge zu verarbeiten. Außerdem sind für eine einfache Darstellung der Frequenzteiler 320 und die Verzögerungsvorrichtungen 331–337 in 7 gezeigt, die den Steuersignalgenerator 330 bilden. Es ist jedoch möglich, zahlreiche andere Typen von Schaltungen für den Steuersignalgenerator 330 zu verwenden, um die erforderlichen Steuersignale für die Flip-Flops mit den gewünschten Verzögerungsintervallen zu erzeugen, die z. B. Zähler, Schieberegister, Multiplexer und Datenzuordner enthalten, die durch ein erzeugtes oder empfangenes synchrones Taktsignal gesteuert werden.
Obwohl der Umsetzer unter Verwendung der Flip-Flop-Konfiguration, die in 5 erläutert ist, beschrieben wurde, ist es alternativ möglich, andere Flip-Flop-Konfigurationen, wie etwa herkömmliche D-Flip-Flop-Konfigurationen, für die Flip-Flops 311–318 für einen Betrieb mit einzelnen oder symmetrischen Signalen zu verwenden. Es ist außerdem möglich, für das Register 325 ein anderes Register als das durch Signalflanken ausgelöste Register in Verbindung mit einem Impulsgenerator, der in gewünschten Intervallen Impulse an das Register bereitstellt, zu verwenden.
Obwohl oben verschiedene Ausführungsformen der Erfindung genau beschrieben wurden, können viele Modifikationen ausgeführt werden. Obwohl die zuvor beschriebenen Ausführungsformen z. B. Zwischenspeicher verwenden, die CMOS-FET-Transistoren enthalten, ist es möglich, in Zwischenspeichern und Umsetzern andere Typen von Transistoren, die z. B. ECL- und BJT-Transisto ren enthalten, zu verwenden.

Claims

Verriegelungsschaltung (100), die umfasst: einen ersten und einen zweiten Transistor (105, 110), die an einer ersten Verbindungsstelle (115) miteinander gekoppelt und zwischen einer ersten Spannungsquelle (V_DD) und einem steuerbaren Freigabeschalter (120), der mit einer zweiten Spannungsquelle (V_SS) gekoppelt ist, in Reihe geschaltet sind, wobei ein Gate (112) des zweiten Transistors mit einem ersten steuerbaren Eingangsschalter (140) gekoppelt ist, der ein erstes Eingangssignal empfängt; einen dritten und einen vierten Transistor (125, 130), die an einer zweiten Verbindungsstelle (135) miteinander gekoppelt und zwischen der ersten Spannungsquelle und dem steuerbaren Freigabeschalter in Reihe geschaltet sind, wobei ein Gate (132) des vierten Transistors mit einem zweiten steuerbaren Eingangsschalter (145) gekoppelt ist, der ein entsprechendes zweites Eingangssignal empfängt, wobei die Gates (107, 127) des ersten und des dritten Transisistors mit der zweiten bzw. mit der ersten Verbindungsstelle gekoppelt sind; und einen steuerbaren Initialisierungsschalter (150), der zwischen die erste und die zweite Verbindungsstelle gekoppelt ist; dadurch gekennzeichnet, dass die Schalter durch ein Taktsignal steuerbar sind, wobei der steuerbare Freigabeschalter dann, wenn das Taktsignal einen ersten Signalpegel hat, den zweiten und den vierten Transistor mit der zweiten Spannungsquelle elektrisch verbindet und der erste und der zweite steuerbare Eingangsschalter dann, wenn das Taktsignal einen zweiten Signalpegel hat, die Eingangssignale für die Gates des zweiten und des vierten Transistors bereitstellt und der steuerbare Initialisierungsschalter die erste und die zweite Verbindungsstelle elektrisch verbindet.
Verrriegelungsschaltung nach Anspruch 1, bei der wenigstens einer der steuerbaren Schalter ein Transistor ist.
Verriegelungsschaltung nach Anspruch 1, bei der wenigstens einer der steuerbaren Schalter eine Durchlassgatterschaltung ist.
Integrierte Schaltungsanordnung, die eine Verriegelungsschaltung nach Anspruch 1 umfasst.
Flipflop, das eine Verriegelungsschaltung nach Anspruch 1 und einen statischen Zwischenspeicher umfasst, wobei der statische Zwischenspeicher einen Signaleingang besitzt, der mit der ersten und/oder der zweiten Verbindungsstelle der Verriegelungsschaltung gekoppelt ist.
Flipflop nach Anspruch 5, bei dem symmetrische Signaleingänge des statischen Signalspeichers mit der ersten und der zweiten Verbindungsstelle der Verriegelungsschaltung gekoppelt sind.
Flipflop nach Anspruch 6, bei der der statische Zwischenspeicher umfasst: einen ersten und einen zweiten Inverter; ein erstes Paar steuerbarer Schalter, die zwischen die erste bzw. die zweite Verbindungsstelle der Verriegelungsschaltung und den ersten bzw. den zweiten Inverter gekoppelt sind; und ein zweites Paar steuerbarer Schalter, die zwischen dem ersten Paar steuerbarer Schalter und den entsprechenden Ausgängen der Inverter kreuzgekoppelt sind.
Verriegelungsschaltung nach Anspruch 1 oder Flipflop nach Anspruch 5, mit einem ersten und einem zweiten ohmschen Element (R₁, R₂), die zwischen die erste bzw. die zweite Verbindungsstelle und die zweite Spannungsquelle gekoppelt sind.
Verriegelungsschaltung oder Flipflop nach Anspruch 8, bei der bzw. dem die ohmschen Elemente ohmsche Elemente auf Transistorbasis sind.
Verriegelungsschaltung nach Anspruch 1 zum Empfangen eines symmetrischen Eingangssignals, das das erste und das zweite Eingangssignal umfasst, wobei das zweite Eingangssignal, das bei dem zweiten steuerbaren Eingangsschalter empfangen wird, ein Signal ist, das zu dem Eingangssignal, das bei dem ersten steuerbaren Eingangsschalter empfangen wird, komplementär ist.
Verriegelungsschaltung nach Anspruch 1, bei der die erste und die zweite Verbindungsstelle in einer Initialisierungsbetriebsart auf einen Signalpegel vorgespannt werden, dessen Größe zwischen den Größen der ersten und der zweiten Spannungsquelle liegt.
Verriegelungsschaltung nach Anspruch 11, bei der die Signalpegel-Größe etwa in der Mitte zwischen den Größen der ersten und der zweiten Spannungsquelle liegt.
Verriegelungsschaltung nach Anspruch 1 oder Flipflop nach Anspruch 5, mit einem ersten und einem zweiten steuerbaren Kreuzkopplungsschalter (210, 205), die zwischen die erste bzw. die zweite Verbindungsstelle und entsprechende Gates des vierten bzw. des zweiten Transistors gekoppelt sind, wobei die Kreuzkopplungsschalter durch das Taktsignal in der Weise steuerbar sind, dass die erste und die zweite Verbindungsstelle dann, wenn das Taktsignal den ersten Signalpegel hat, mit den Gates des vierten bzw. des zweiten Transistors elektrisch verbunden werden.