DE60219767T2

DE60219767T2 - Datenempfangsschaltung mit einem Demultiplexer

Info

Publication number: DE60219767T2
Application number: DE60219767T
Authority: DE
Inventors: Yoshiyasu Kawasaki-shi Doi; Hirotaka Kawasaki-shi Tamura
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-05-23
Filing date: 2002-12-30
Publication date: 2007-08-16
Anticipated expiration: 2022-12-31
Also published as: US20030219043A1; DE60219767D1; US7826497B2; EP1365530B1; EP1365530A1; JP3859544B2; JP2003347925A

Description

Die vorliegende Erfindung betrifft eine Signalübertragungstechnologie zum Ermöglichen von Hochgeschwindigkeitssignalübertragung zwischen einer Vielzahl von LSI-Chips oder einer Vielzahl von Geräten oder Schaltungsblöcken innerhalb eines einzigen Chips, oder zwischen einer Vielzahl von Boards oder Schränken, und genauer auf eine Datenempfangsschaltung zur Durchführung von Hochgeschwindigkeitssignalübertragung.
In der letzten Zeit wurde die Leistung von Komponenten, die in Computern und anderen informationsverarbeitenden Einrichtungen verwendet werden, stark verbessert. Insbesondere wurden dramatische Verbesserungen zum Beispiel bei der Leistung von Halbleiterspeichergeräten wie etwa SRAMs (Static Random Access Memories) und DRAMs (Dynamic Random Access Memories) und anderen Halbleitergeräten, wie etwa Prozessoren und Schalt-LSIs erzielt.
Die Verbesserungen in der Leistung von Halbleiterspeichergeräten, Prozessoren, etc., sind an dem Punkt angelangt, wo Systemleistung nicht weiter verbessert werden kann, es sei denn, die Geschwindigkeit der Signalübertragung zwischen Komponenten oder Elementen wird erhöht. Insbesondere vergrößerte sich der Geschwindigkeitsunterschied zum Beispiel zwischen einem Halbleiterspeichergerät wie etwa einem SRAM oder einem DRAM und einem Prozessor, und in den letzten Jahren wurde dieser Geschwindigkeitsunterschied zu einem Engpass bei der Verbesserung der Gesamtleistung eines Computers.
Des Weiteren erhöht sich die Notwendigkeit einer Verbesserung der Signalübertragungsgeschwindigkeit nicht nur für die Signalübertragung zwischen Schränken oder Platten (bedruckten Leiterplatten), wie etwa zwischen einem Server und einem Hauptspeichergerät, oder zwischen Servern, die über ein Netzwerk verbunden sind, sondern auch für die Signalübertragung zwischen Chips oder zwischen Geräten oder Schaltungsblocks in nerhalb eines einzigen Chips, wegen wachsender Integration und steigender Größe von Halbleiterchips, sinkender Versorgungsspannungsniveaus (sinkender Signalamplitudenniveaus), usw.
Genauer gibt es eine Notwendigkeit, die Signalübertragungsgeschwindigkeit pro Pin zu erhöhen, um der Erhöhung der Menge an Datenübertragung zwischen LSIs oder zwischen Platten oder Schränken Rechnung zu tragen. Dies ist ebenso notwendig, um einer Erhöhung in den Verpackungskosten usw. aufgrund einer erhöhten Anzahl von Pins zu vermeiden. Im Ergebnis wurden Signalübertragungsgeschwindigkeiten zwischen LSIs von über 2,5 Gbps in den letzten Jahren erreicht, es ist wird nun gewünscht, extrem hohe Geschwindigkeiten (Hochgeschwindigkeitssignalübertragung) zu erreichen, die an 10 Gbps herankommen oder darüber hinausgehen.
Allgemein ist es bei der Konstruktion einer Datenempfangsschaltung, die bei hoher Geschwindigkeit arbeitet, gebräuchlich, einen Demultiplexer (DEMUX) an einer Stelle vorzusehen, die so nah wie möglich an einer Eingangsdatenleitung (Dateneingangsanschluss) innerhalb der Empfangsschaltung ist, um die Eingangsdaten in Signale von Komponenten niedrigerer Frequenz an der Position in der Nähe des Dateneingangsanschlusses zu wandeln. Der in der Datenempfangsschaltung verwendete DEMUX hat ebenso die Funktion einer Abtastschaltung, und tastet Hochgeschwindigkeitseingangsdaten zur Ausgabe als Geringgeschwindigkeitsdaten ab.
Wenn jedoch die Geschwindigkeit der Signalübertragung zwischen Schaltungsblocks oder Chips, oder zwischen Schränken oder Platten erhöht wird, erhöht sich die Signaldämpfung durch die Signalübertragungsleitungen, und im Ergebnis verringert sich die Amplitude des an der Datenempfangsschaltung empfangenen Signals. Des Weiteren wird es ebenso an der Datenübertragungsschaltung schwierig, ein Signal mit großer Amplitude aus zugeben, was in einer weiteren Verringerung der Amplitude des empfangenen Signals resultiert. Es ist daher notwendig, eine Datenempfangsschaltung vorzusehen, die eine hohe Empfindlichkeit aufweist, in der Lage ist, bei hohen Geschwindigkeiten zu arbeiten, und dennoch trotz der Abschwächung von Hochfrequenzsignalkomponenten korrekt Daten empfangen kann.
Der Stand der Technik und dessen damit einhergehendes Problem werden später im Detail unter Bezugnahme auf relevante Zeichnungen beschrieben.
WO 02/23737A offenbart eine Datenempfangsschaltung gemäß dem Oberbegriff jedes unabhängigen Patentanspruchs.
Es ist somit wünschenswert, eine Datenempfangsschaltung bereitzustellen, die korrekt Daten empfangen kann, sogar, wenn Hochgeschwindigkeitsdatenübertragung durchgeführt wird, unter Verwendung eines Zeitgebers mit geringer Amplitude.
Gemäß der vorliegenden Erfindung wird eine Datenempfangsschaltung bereitgestellt, die einen Dateneingangsanschluss, eine Wandlungsschaltung, die ein über den Dateneingangsanschluss empfangenes Eingangssignal wandelt, und eine Entscheidungsschaltung, die über eine Ausgabe der Wandlungsschaltung eine Entscheidung trifft, aufweist, wobei die Wandlungsschaltung einen Demultiplexer umfasst, der das Eingangssignal in ein Signal mit einer niedrigeren Frequenz als dessen Frequenz an dem Dateneingangsanschluss wandelt; dadurch gekennzeichnet, dass: eine Ausgabe des Demultiplexers wird an der Drainseite jedes einer Vielzahl von ersten Transistoren, die eine gemeinsame Source aufweisen, erhalten, dass der Dateneingang in die Wandlungsschaltung in eine Veränderung an einem Drainstrom eines zweiten Transistors, dessen Drain mit der gemeinsamen Source der Vielzahl erster Transistoren verbunden ist, gewandelt wird, und dass demultiplexierte Si gnale an der Drainseite der Vielzahl von ersten Transistoren durch Stromsteuern erhalten werden.
Bevorzugt ist der Demultiplexer eine Differentialschaltung, die Differentialpaartransistoren verwendet, die so angeordnet sind, dass ein Strom an einem Knotenpunkt, mit dem die Sources der Differentialpaartransistoren gemeinsam verbunden sind, in gepulster Weise zum Fließen gebracht wird, wodurch jeder der Differentialpaartransistoren während eines spezifischen Zeitablaufs betrieben wird und ein demultiplexiertes Signal an der Drainseite jedes Differentialpaartransistors erhalten wird.
Ebenso umfasst die Datenempfangsschaltung des Weiteren bevorzugt eine Integrierschaltung, die mit der Ausgabe des Demultiplexers versorgt wird, wobei die Integrierschaltung 1-Bit Daten des Eingangssignals integriert.
Bei der obigen Ausführungsform kann die Integrierschaltung zeitlich aufeinander folgende Mehrbitdaten des Eingangssignals integrieren und akkumulieren, und der akkumulierte Wert kann als ein Gewicht des Vorzeichens und der Größe erhalten werden, die sich für jedes Bit unterscheiden. Die Datenempfangsschaltung kann des Weiteren einen Additionsoperationsabschnitt umfassen, der eine gewichtete Summe von integrierten Ergebnissen jedes Bits erhält, nachdem Integration für ein Bit mit der Ausgabe des Demultiplexers durchgeführt wurde, und wobei die Entscheidungsschaltung eine Entscheidung über das Ergebnis der Additionsoperation der gewichteten Summe treffen kann.
Eine Ausgabe der Integrationsschaltung kann eine Stromausgabe sein, die in der Form eines Transistordrainstroms erhalten wird, und eine gewichtete Summe kann gebildet werden, indem Mehrbit-Ausgangsströme der Integrationsschaltung an einen gemeinsamen Knotenpunkt weitergeführt werden. Weiterhin kann ei ne Last für die Integrationsschaltung ein Transistor sein, der eine andere Polarität als die Polarität eines Transistors aufweist, der den integrierten Strom erzeugt, und die Datenempfangsschaltung kann des Weiteren eine Einstellschaltung zum Einstellen eines Potentials umfassen, das das Ergebnis der Integration zu einem angemessenen Wert auf einem Zwischenniveau zwischen einer Versorgungsspannung mit hohem Niveau und einer Versorgungsspannung mit niedrigem Niveau repräsentiert.
In einer weiteren Ausführungsform umfasst die Wandlungsschaltung Differentialpaartransistoren, die direkt an das Eingangssignal angeschlossen sind, wobei eine Last an der Drainseite der Differentialpaartransistoren eine Last mit niedriger Impedanz ist. In diesem Aspekt kann die Last auf der Drainseite der Differentialpaartransistoren ein Widerstand, ein als Diode geschalteter Transistor, oder ein Transistor mit geerdetem Gate sein.
Die vorliegende Erfindung wird deutlicher durch die Beschreibung der bevorzugten Ausführungsformen verstanden werden, wie sie im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen dargelegt werden, wobei:
1 ein Blockschaltbild ist, das schematisch ein Beispiel einer Datenempfangsschaltung gemäß dem Stand der Technik zeigt;
2 ein Diagramm ist, das die Zeitablaufswellenformen der in der Datenempfangsschaltung aus 1 zu verwendenden Zeitgeber zeigt;
3 ein Blockschaltbild ist, das schematisch den Grundaufbau einer Datenempfangsschaltung gemäß einer ersten Art (Aspekt) der Erfindung zeigt;
4 ein Blockschaltbild ist, das schematisch den Grundaufbau einer Datenempfangsschaltung gemäß einer zweiten Art (Aspekt) der Erfindung zeigt;
5 ein Diagramm ist, das die Zeitablaufswellenformen der in der Datenempfangsschaltungen aus den 3 und 4 zu verwendenden Zeitgeber zeigt;
6 ein Blockschaltbild ist, das eine erste Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
7 ein Blockschaltbild ist, das eine zweite Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
8 ein Blockschaltbild ist, das eine dritte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
9 ein Blockschaltbild ist, das eine vierte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
10 ein Blockschaltbild ist, das eine fünfte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
11 ein Diagramm zum Erklären des Betriebs der in 10 gezeigten Datenempfangsschaltung ist;
12 ein Blockschaltbild ist, das eine sechste Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
13 ein Diagramm zum Erklären des Betriebs der in 12 gezeigten Datenempfangsschaltung ist;
14 ein Blockschaltbild ist, das eine siebte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
15 ein Diagramm zum Erklären des Betriebs der in 14 gezeigten Datenempfangsschaltung ist;
16 ein Blockschaltbild ist, das eine achte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
17 ein Diagramm zum Erklären des Betriebs der in 16 gezeigten Datenempfangsschaltung ist;
18 ein Blockschaltbild ist, das eine neunte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
19 ein Blockschaltbild (Teil 1) ist, das eine zehnte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
20 ein Blockschaltbild (Teil 2) ist, das die zehnte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
21 ein Schaltbild ist, das ein Beispiel eines in 20 gezeigten Summenverstärkers zeigt;
22 ein Schaltbild ist, das einen wesentlichen Abschnitt einer elften Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
23 ein Blockschaltbild (Teil 1) ist, das eine zwölfte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
24 ein Blockschaltbild (Teil 2) ist, das die zwölfte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt;
Die 25A, 25B und 25C Blockschaltbilder sind, die modifizierte Beispiele Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigen.
Bevor mit der detaillierten Beschreibung der bevorzugten Ausführungsformen der Datenempfangsschaltung gemäß der vorliegenden Erfindung fortgefahren wird, wird eine Datenempfangsschaltung gemäß dem Stand der Technik und das damit einhergehende Problem unter Bezugnahme auf die Zeichnungen beschreiben.
1 ist ein Blockschaltbild, das schematisch ein Beispiel einer Datenempfangsschaltung gemäß dem Stand der Technik zeigt, und 2 ist ein Diagramm, das die Zeitablaufswellenformen der in der Datenempfangsschaltung aus 1 zu verwendenden Zeitgeber (interne Zeitgeber) zeigt. Hier ist die Datenempfangsschaltung aus 1 als ein 1:4 DEMUX (Demultiplexer) aufgebaut.
In 1 sind die Bezugszeichen 110 bis 113 und 120 bis 123 Transistorschalter (n-Kanal MOS-Transistoren: nMOS-Transistoren), 130 und 133 sind Abtastschaltungen, und 140 bis 143 sind Entscheidungsschaltungen (regenerative latches). Das heißt, die Datenempfangsschaltung aus 1 umfasst zum Beispiel vier Paare von Schaltern 110, 120; 111, 121; 112, 122; und 113, 123, vier Abtastschaltungen 130, 131, 132, und 133, und vier Entscheidungsschaltungen 140, 141, 142, und 143, und wird angesteuert von komplementären (differentiellen) Vier-Phasen Zeitgebern CLK0, /CLK0; CLK1, /CLK1; CLK2, /CLK2; und CLK3, /CLK3. Hier ist zum Beispiel der Zeitgeber /CLK0 eine invertierte Version des Zeitgebers CLK0; die Zeitabläufe dieser differentiellen Vier-Phasen Zeitgeber (interne Zeitgeber) CLK0 bis CLK3 und /CLK0 bis /CLK3 werden in 2 gezeigt.
Wie in 1 gezeigt, werden in der Datenempfangsschaltung des Standes der Technik differentielle Eingangssignale Din und /Din, die zum Beispiel mit einem 4-GHz externen Zeitgeber synchronisiert sind, über die vier Paare von Schaltern 110 bis 113, 120 bis 123 in den vier Abtastschaltungen 130 bis 133 zwischengespeichert, die zum Beispiel mit 1 GHz internen Zeitgebern (CLK0 bis CLK3) synchronisiert sind, und differentielle Ausgabesignale OUT0 bis OUT3, /OUT0 bis /OUT3 werden durch die jeweiligen Entscheidungsschaltungen 140 bis 143 ausgegeben.
Hier umfasst jede Abtastschaltung (zum Beispiel die bei 130 angezeigte) pMOS-Transistoren 301 bis 304 und nMOS-Transistoren 305 bis 309, und empfängt die Eingangssignale Din und /Din an den Gates der Differentialpaartransistoren 307 und 308 und den Zeitgeber CLK0 an den Gates der Transistoren 301, 304 und 309. Das heißt zum Beispiel, zu dem Zeitablauf, zu dem der Zeitgeber /CLK0 vom hohen Niveau "H" auf das niedrige Niveau "L" abfällt und die Schalter 110 und 120 dazu veranlasst, abzuschalten, und zu dem der Zeitgeber CLK0 vom niedrigen Niveau "L" auf das hohen Niveau "H" ansteigt und den Transistor 309 dazu veranlasst, sich einzuschalten und die Transistoren 301 und 304 dazu veranlasst, abzuschalten, speichert die Abtastschaltung 130 das Eingangssignal Din und /Din zwischen, und die Daten werden dann von der Entscheidungsschaltung 140 zwischengespeichert, die ein Zwischenspeicher ist, der zum Beispiel zwei NAND-Gatter 401 und 402 umfasst, um eine Entscheidung über die Daten zu treffen.
Falls die Geschwindigkeit der Datenempfangsschaltung aus der 1 vergrößert werden soll, muss die Arbeitsgeschwindigkeit des DEMUX (Demultiplexer), der bei größter Geschwindigkeit arbeitet, erhöht werden, und um dies zu erreichen, müssen die Schalter (Transistoren 110 bis 113, 120 bis 123) dazu gebracht werden, schneller zu arbeiten.
Bei der Datenempfangsschaltung der 1 werden die Eingangssignale Din und /Din den Abtastschaltungen (130 bis 133) über die Transistorschalter 110 bis 113, 120 bis 123 zugeführt, die von den internen Zeitgebern /CLK0 bis /CLK3 angesteuert werden. Dementsprechend muss zum Ein/Aus-Betrieb der Schalter 110 bis 113 und 120 bis 123 das Source-Gate-Potential jedes Transistors zu einem höheren Niveau getrieben werden, das höher/niedriger ist als der Schwellenwert Vth des Transistors, und das Gatepotential, das notwendig ist, um den Schalter Ein/Aus zu betreiben, verändert sich als eine Funktion des Niveaus des Eingangssignals Din, /Din.
Wenn das Potential, das notwendig ist, den Schalter Ein/Aus zu betreiben, sich als Funktion des Eingangssignalniveaus ändert, können Fälle auftreten, bei denen der Schalter nicht vollständig ein-/ausgeschaltet werden kann, es sei denn, die Amplitude des Zeitgebers, der zum Ansteuern des Schalters verwendet wird, wird genügend groß gemacht; des Weiteren kann, da der Ein-/Auszeitablauf des Schalters von dem Eingangssignalniveau abhängt, datenabhängige Signalschwankung auftreten, was eine korrekten Datenempfang weiter erschwert. Des weiteren ist es bei dem Hochgeschwindigkeitsdatenempfang notwendig, dass der verwendete Zeitgeber eine entsprechend hohe Frequenz aufweist, aber je höher die Zeitgeberfrequenz, desto schwieriger wird es, eine große Amplitude zu erreichen.
Als nächstes wird der grundlegende Aufbau der Datenempfangsschaltung gemäß der vorliegenden Erfindung unter Bezugnahme auf die 3 bis 5 beschrieben.
3 ist ein Blockschaltbild, das schematisch den Grundaufbau einer Datenempfangsschaltung einer ersten Art (Aspekt) der Erfindung zeigt, 4 ist ein Blockschaltbild, das schematisch den Grundaufbau einer Datenempfangsschaltung einer zweiten Art der Erfindung zeigt, und 5 ist ein Diagramm, das die Zeitablaufwellenformen der in der Datenempfangsschaltungen aus den 3 und 4 zu verwendenden Zeitgeber zeigt. Hier ist jede der in den 3 und 4 gezeigten Datenempfangsschaltungen als eine Schaltung aufgebaut, die ein unsymmetrisches Eingangssignal Din empfängt, jedoch ist ersichtlich, dass sie als Schaltungen aufgebaut werden können, die differentielle Eingangssignale (Din, /Din) empfangen.
In 3 ist das Bezugszeichen 1 eine Lastschaltung, 2 ist eine sourcegekoppelte Schaltung, 31 und 32 sind Eingangs-nMOS-Transistoren, und 4-0 bis 4-(n-1) sind Entscheidungsschaltungen. In 4 zeigt das Bezugszeichen 5 eine Integrationsschaltung (Lastschaltung) an.
Wie in 3 gezeigt, umfasst die Datenempfangsschaltung gemäß der ersten Art der vorliegenden Erfindung zunächst: die Lastschaltung 1, die aus einer Vielzahl von als Dioden geschalteten pMOS-Transistoren 11-0 bis 11-(n-1) und 12-0 bis 12-(n-1) aufgebaut ist; die sourcegekoppelte Schaltung 2, die aus einer Vielzahl von nMOS-Transistoren 21-0 bis 21-(n-1) und 22-0 bis 22-(n-1) aufgebaut ist, deren Gates jeweils interne Zeitgeber clk0 bis clk(n-1) zugeführt werden; die Eingangstransistoren (nMOS-Transistoren) 31 und 32, deren Gates ein Eingangssignal Din bzw. eine Referenzspannung Vref zugeführt werden; und die Vielzahl von Entscheidungsschaltungen 4-0 bis 4-(n-1).
Die n Transistoren (Lasttransistoren) 11-0 bis 11-(n-1) und die n Transistoren (Schalttransistoren) 21-0 bis 21-(n-1) werden für das Eingangssignal Din bereitgestellt, während die n Transistoren (Lasttransistoren) 12-0 und 12-(n-1) und die n Transistoren (Schalttransistoren) 22-0 bis 22-(n-1) für die Referenzspannung Vref vorgesehen sind. Jede der n Entscheidungsschaltungen 4-0 bis 4-(n-1) trifft eine Entscheidung über die empfangenen Daten, indem sie als Eingänge den Knotenpunkt, der zwischen dem entsprechenden Lasttransistor und dem Schalttransistor verbindet, auf der Eingangssignalseite und den Knotenpunkt, der zwischen dem entsprechenden Lasttransistor und dem Schalttransistor verbindet, auf der Referenzspannungsseite nimmt.
Genauer gesagt, wenn die Datenempfangsschaltung aus 3 zum Beispiel als ein 1:4 DEMUX (n = 4) aufgebaut ist, dann umfasst die Datenempfangsschaltung vier Entscheidungsschaltungen (4-0 bis 4-3), vier Lasttransistoren (11-0 bis 11-3) und vier Schalttransistoren (21-0 bis 21-3) auf der Eingangssignalseite, und vier Lasttransistoren (12-0 bis 12-3) und vier Schalttransistoren (22-0 bis 22-3) auf der Referenzspannungsseite. Bei diesem Aufbau werden, wenn das Eingangssignal ein Signal ist, das durch Synchronisieren mit, zum Beispiel, einem 4-GHz Zeitgeber eingegeben wird, 1-GHz Vierphasen-Zeitgeber clk0 bis clk3, die in ihren Phasen um 90° beabstandet sind, wie in 5 gezeigt, als die internen Zeitgeber verwendet.
Auf diese Art verwendet die Datenempfangsschaltung gemäß der ersten Art der vorliegenden Erfindung die sourcegekoppelte Schaltung 2, die aus der Vielzahl von sourcegekoppelten Transistoren 21-0 bis 21-(n-1) und 22-0 bis 22-(n-1) aufgebaut ist, als den DEMUX in der Empfangsschaltung, und führt Signalschalten (Eingangssignal Din und Referenzspannung Vref) durch, indem sie die internen Zeitgeber clk0 bis clk(n-1) verwendet. Das heißt, das Eingangssignal Din wird von dem Eingangstransistor 31 in einen Strom gewandelt, der durch einen der Schalttransistoren 21-0 bis 21-(n-1) fließt, der in der sourcegekoppelten Schaltung 2 eingeschaltet ist, und durch den entsprechenden der Lasttransistoren 11-0 bis 11-(n-1), während die Referenzspannung Vref von dem Eingangstransistor 32 in einen Strom gewandelt wird, der durch einen der Schalttransistoren 22-0 bis 22-(n-1) fließt, der in der sourcegekoppelten Schaltung 2 eingeschaltet ist, und durch den entsprechenden der Lasttransistoren 12-0 bis 12-(n-1). Hier ist einer der internen Zeitgeber clk0 bis clk(n-1) auf einem hohen Niveau "H" zu jedem Moment der Zeit, so dass einer der Schalttransistoren 21-0 bis 21-(n-1) und der entsprechende der Schalttransistoren 22-0 bis 22-(n-1) EIN geschaltet sind.
Genauer wird, wenn der interne Zeitgeber clk0, zum Beispiel, auf einem hohen Niveau "H" ist, der durch den Eingangstransistor 31 und den Schalttransistor 21-0 fließende Strom von dem Lasttransistor 11-0 in ein Spannungsniveau gewandelt, das dem Eingangssignal Din entspricht, während der durch den Eingangstransistor 32 und den Schalttransistor 22-0 fließende Strom von dem Lasttransistor 12-0 in ein Spannungsniveau gewandelt, das der Referenzspannung Vref entspricht. Das heißt, das Spannungsniveau, das dem Eingangssignal Din entspricht, der an das Gate des Eingangstransistors 31 angelegt wird, bzw. das Span nungsniveau, der der Referenzspannung Vref entspricht, die an das Gate des Eingangstransistors 32 angelegt wird, erscheinen an dem Knotenpunkt zwischen dem Lasttransistor 11-0 und dem Schalttransistor 21-0 bzw. dem Knotenpunkt zwischen dem Lasttransistor 12-0 und dem Schalttransistor 22-0, durch Stromsteuern, und diese Signale (Spannungen) werden der Entscheidungsschaltung 4-0 zugeführt, die somit eine Entscheidung über die Eingangssignaldaten Din trifft.
In der oben beschriebenen Datenempfangsschaltung gemäß der ersten Art der vorliegenden Erfindung wird eine Entscheidung getroffen über die Eingangssignal(Din)daten an der ansteigenden Kante jedes Zeitgebers (jeder der internen Zeitgeber clk0 bis clk(n-1); da es eine Setup-and-Hold-Beziehung zwischen den Daten und dem Zeitgeber gibt, ist die Öffnungszeit kurz. Daher muss idealerweise die Einstellung so vorgenommen werden, dass die ansteigende Kante des Zeitgebers am Zentrum des Datenauges auftritt, und wenn der Entscheidungszeitablauf passt, kann hochgenauer Datenempfang erreicht werden. Wenn jedoch das Datenauge sehr klein ist, wird die Zeitablaufsgenauigkeit zum Problem, das heißt, wenn die Zeitablaufsgenauigkeit nicht gut genug ist, wird die Datenentscheidung gegenüber Hochfrequenzrauschen empfindlich, und man sollte um diesen Punkt kümmern.
Als nächstes ist, wie aus einem Vergleich zwischen 4 und 3 deutlich wird, in der Datenempfangsschaltung gemäß der zweiten Art (Aspekt) der Erfindung die Lastschaltung 1 in der Datenempfangsschaltung aus 3 als eine Integrierschaltung (Lastschaltung) 5 aufgebaut. Das heißt, bei der oben beschriebenen Datenempfangsschaltung gemäß der ersten Art der vorliegenden Erfindung wird die Lastschaltung 1 aus der Vielzahl von als Diode geschalteten pMOS-Transistoren 11-0 bis 11-(n-1) und 12-0 bis 12-(n-1) aufgebaut; andererseits ist, wie in 4 gezeigt, bei der Datenempfangsschaltung gemäß der zweiten Art der vorliegenden Erfindung die Integrierschaltung 5 aus einer Vielzahl von Integriereinheiten aufgebaut, indem eine Vielzahl von pMOS-Transistoren 51-0 bis 51-(n-1) und 52-0 bis 52-(n-1), deren Gates Kontrollsignale zugeführt werden, und eine Vielzahl von Kondensatoren 53-0 bis 53-(n-1) und 54-0 bis 54-(n-1) verwendet wird.
Genauer, wenn die Datenempfangsschaltung aus 4 zum Beispiel als ein 1:4 DEMUX (n = 4) aufgebaut wird, dann umfasst die Integrierschaltung 5 vier pMOS-Transistoren (51-0 bis 51-3) auf der Eingangssignalseite, vier pMOS-Transistoren (52-0 bis 52-3) auf der Referenzspannungsseite, vier Kondensatoren (53-0 bis 53-3) auf der Eingangssignalseite, und vier Kondensatoren (54-0 bis 54-3) auf der Referenzspannungsseite. In diesem Beispiel sind die Steuersignale (pch0 bis pch3), die den Gates der pMOS-Transistoren (51-0 bis 51-3 und 52-0 bis 52-3) auf der Eingangssignalseite bzw. der Referenzspannungsseite zugeführt werden, die gleichen, wie die internen Zeitgeber (clk0 bis clk3), d.h., Vierphasen-Zeitgeber clk0 bis clk3, die in ihren Phasen um 90° beabstandet sind, wie in 5 gezeigt.
Die Datenempfangsschaltung gemäß der zweiten Art der vorliegenden Erfindung verwendet, wie die Datenempfangsschaltung gemäß der ersten Art der vorliegenden Erfindung, die sourcegekoppelte Schaltung 2, die aus der Vielzahl von sourcegekoppelten Transistoren 21-0 bis 21-(n-1) und 22-0 bis 22-(n-1) aufgebaut ist, als den DEMUX in der Empfangsschaltung, und führt Signalschalten (Eingangssignal Din und Referenzspannung Vref) durch, indem sie die internen Zeitgeber clk0 bis clk(n-1) verwendet. Wenn einer der internen Zeitgeber clk0 bis clk(n-1) (zum Beispiel der interne Zeitgeber clk0) auf dem hohen Niveau "H" ist, sind alle pMOS-Transistoren 51-0 bis 51-(n-1) und 52-0 bis 52-(n-1) in der Integrierschaltung 5 EIN geschaltet, außer denen (die pMOS-Transistoren 51-0 und 52-0), denen das Steuersignal (pch0) zugeführt wird, das auf das hohe Niveau "H" geht, wenn dieser eine interne Zeitgeber (clk0) auf das hohe Niveau "H" geht; in diesem Falle wird eine Versorgungsspannung Vdd mit hohem Niveau durch die pMOS-Transistoren (51-1 bis 51-(n-1) und 52-1 bis 52-(n-1)) an die jeweiligen Kondensatoren (53-1 bis 53-(n-1) und 54-1 bis 54-(n-1)) angelegt, um darauf Ladungen zu speichern. Zu diesem Zeitpunkt werden die Schalttransistoren 21-1 bis 21-(n-1) und 22-1 bis 22-(n-1), die den pMOS-Transistoren 51-1 bis 51-(n-1) und 52-1 bis 52-(n-1) entsprechen, die eingeschaltet sind, wobei ihre Gates mit den Steuersignalen pch1 bis pch(n-1) mit einem niedrigen Niveau "L" versorgt werden, an ihren Gates jeweils mit den internen Zeitgebern clk1 bis clk(n-1) mit niedrigem Niveau versorgt, so dass diese Schalttransistoren 21-1 bis 21-(n-1) und 22-1 bis 22-(n-1) AUS geschaltet sind.
Andererseits sind die pMOS-Transistoren 51-0 und 52-0, die an ihren Gates mit dem "H" Steuersignal pch0 mit hohem Niveau versorgt werden, AUS geschaltet, während die die Schalttransistoren 21-0 und 22-0, die an ihren Gates mit dem entsprechenden internen Zeitgeber clk0 versorgt werden, EIN geschaltet. Als Ergebnis wird die auf dem Kondensator 53-0 gespeicherte Ladung durch den EIN geschalteten Schalttransistor 21-0 in die Leistungszufuhr-VSS-Seite mit niedrigem Niveau von dem Eingangstransistor 31 gezogen, dessen Gate mit dem Eingangssignal Din versorgt wird, während die auf dem auf dem Kondensator 54-0 gespeicherte Ladung durch den EIN geschalteten Schalttransistor 22-0 in die Leistungszufuhr-VSS-Seite mit niedrigem Niveau von dem Eingangstransistor 32 gezogen wird, dessen Gate mit der Referenzspannung Vref versorgt wird. Während die Ströme, die durch die Eingangstransistoren 31 und 32 fließen, gemäß den Niveaus des Eingangssignals Din bzw. der Referenzspannung Vref bestimmt werden, erscheint hier das Spannungsniveau, das dem Eingangssignal Din entspricht, an dem Knotenpunkt zwischen dem Kondensator 53-0 (pMOS-Transistor 51-0) und dem Schaltungstransistor 21-0, während das Spannungsniveau, das der Referenzspannung Vref entspricht, an dem Knotenpunkt zwischen dem Kondensator 54-0 (pMOS-Transistor 52-0) und dem Schaltungstransistor 22-0 erscheint. Das heißt, das an das Gate des Eingangstransistors 31 angelegte Eingangssignal Din und die an das Gate des Eingangstransistors 32 angelegte Referenzspannung Vref erscheinen an dem Knotenpunkt zwischen dem Kondensator 53-0 und dem Schaltungstransistor 21-0 bzw. zwischen dem Kondensator 54-0 und dem Schaltungstransistor 22-0 durch Stromsteuern, und diese Signale (Spannungen) werden der Entscheidungsschaltung 4-0 zugeführt, die somit eine Entscheidung über die Eingangssignaldaten Din trifft.
In der oben beschriebenen Datenempfangsschaltung gemäß der zweiten Art der vorliegenden Erfindung wird eine Entscheidung getroffen über das Eingangssignal(Din)daten durch das hohe Niveau "H" jedes Zeitgebers (jede der internen Zeitgeber clk0 bis clk(n-1); da eine Setup-and-Hold-Beziehung hier nicht gilt, ist die Öffnungszeit lang. Daher kann ein geringes Signal-Rausch-Verhältnis erreicht werden, wenn der Integrierzeitablauf passt. Jedoch ist zum Beispiel die Integrierschaltung gegenüber Hochfrequenzrauschen resistent, aber empfindlich gegenüber Signalschwankungen und niederfrequentem Rauschen, und um diesen Punkt sollte man sich kümmern.
Wie oben beschrieben, kann gemäß der Datenempfangsschaltung der vorliegenden Erfindung die Notwendigkeit für einen Zeitgeber mit großer Amplitude ausgeräumt werden, da die DEMUX-Operation der Empfangsschaltung durch Stromsteuern der Schalttransistoren (sourcegekoppelte Transistoren) erreicht werden kann. Da des Weiteren die Schalttransistoren durch die internen Zeitgeber gesteuert werden, ohne von dem Niveau des Eingangssignals anhängig zu sein, tritt keine von der Eingangsamplitude abhängige Signalschwankung auf.
Man wird ebenso bemerken, dass, da die Ausgänge des in der erfindungsgemäßen Datenempfangsschaltung verwendeten DEMUX als Transistor-Drainströme erhalten werden, die Integration auch über 1 UI (Unit Interval, Einheitsintervall) durchgeführt werden kann, um die Ausgabeamplitude des DEMUX zu vergrößern. Das heißt, indem man so die Integration durchführt, kann eine große Signalverstärkung durch die Integration erhalten werden, und da die Integration die Wirkung einer Dämpfung des Hochfrequenzrauschens aufweist, kann das Signal-Rausch-Verhältnis verbessert werden.
Verschiedene Ausführungsformen der Datenempfangsschaltung gemäß der vorliegenden Erfindung werden im Folgenden im Detail unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
6 ist ein Blockschaltbild, das eine erste Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt. In 6 ist das Bezugszeichen ein Transkonduktorabschnitt, 34 ist ein gefalteter Kaskodenabschnitt, und 11-0 bis 11-3 und 12-0 bis 12-3 sind Lasten. Des Weiteren sind die Bezugszeichen 21-0 bis 21-3 und 22-0 bis 22-3 Schalttransistoren, und 311 und 321 sind nMOS-Transistoren.
Wie in 6 gezeigt, umfasst die Datenempfangsschaltung der ersten Ausführungsform den Transkonduktorabschnitt 33, der mit verschiedenen differentiellen Eingangssignalen Din und /Din versorgt wird und eine Spannungs-Strom-Wandlung auf den Eingangssignalen durchführt, und den gefalteten Kaskodenabschnitt 34, der die Ausgaben des Transkonduktorabschnitts 33 empfängt und sie in Ströme für als Dioden geschaltete nMOS-Transistoren wandelt.
Der Transduktorabschnitt 33 umfasst pMOS-Transistoren 331 und 332, deren Gates eine Vorspannung Vbp0 zugeführt wird, nMOS-Transistoren 301 und 302, deren Gates mit den jeweiligen Eingangssignalen Din und /Din versorgt werden, und einen nMOS-Transistor 300, dessen Gate mit einer Vorspannung Vbn versorgt wird. Der gefaltete Kaskodenabschnitt 34 umfasst pMOS-Transistoren 333 und 334, deren Gates mit einer Vorspannung Vbp1 versorgt werden, und als Dioden geschaltete nMOS-Transistoren 310 und 320, und wandelt die Ausgaben (der Knotenpunkt zwischen den Transistoren 331 und 301 und der Knotenpunkt zwischen den Transistoren 332 und 302) des Transduktoren-abschnitts 33 in Ströme für die Transistoren 310 und 320. Die Transistoren 310 und 320 sind jeweils mit den nMOS-Transistoren 311 und 321 in einer Stromspiegelkonfiguration verbunden, so dass die Ströme in den Transistoren 310 und 320 in Ströme für die Transistoren 311 bzw. 321 gewandelt werden.
Die Lasten 11-0 bis 11-3 und 12-0 bis 12-3 und die Schalttransistoren 21-0 bis 21-3 und 22-0 bis 22-3 entsprechen den Lasttransistoren und Schalttransistoren in der zuvor in 3 gezeigten Datenempfangsschaltung, wenn n = 4. Bei der in 6 gezeigten Datenempfangsschaltung werden die Entscheidungsschaltungen (4-0 bis 4-3) aus der Datenempfangsschaltung aus 3 weggelassen. In 6 stellen die Lasten 11-0 bis 12-0 beispielsweise eine Lastschaltung 10-0 dar.
7 ist ein Blockschaltbild, das eine zweite Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt; bei dieser Ausführungsform ist die in 6 gezeigte differentielle Datenempfangsschaltung als eine unsymmetrische Schaltung umkonfiguriert.
Wie aus einem Vergleich zwischen 7 und 6 ersichtlich, wird in der Datenempfangsschaltung der in 7 gezeigten zweiten Ausführungsform das Gate des Transistors 302 in dem Transduktorabschnitt 33 mit einer Referenzspannung Vref versorgt, anstelle des invertierten logischen Eingangssignals /Din. Des weiteren wird entsprechend der unsymmetrischen Kon figuration nur ein Transistor 310 in dem gefalteten Kaskodenabschnitt 34 verbunden, um einen Stromspiegel mit dem Transistor 311 zu bilden, und die Ausgänge OUT0 bis OUT3 werden durch die Last 11-0 bis 11-3, Schalttransistoren 21-0 bis 21-3, und D-Flipflops (DFFs) 4-0 bis 4-3) produziert. Obschon die Datenentscheidungsschaltungen in der Datenempfangsschaltung der vorangehenden ersten Ausführungsform weggelassen wurden, werden die Dffs 4-0 bis 4-3 als Datenentscheidungsschaltungen in den Datenempfangsschaltungen der in 7 gezeigten zweiten Ausführungsform gezeigt.
Wegen der Verwendung eines differentiellen Transduktors zum Wandeln einer Signalspannung in einen Strom, wie oben beschrieben, hat jede der oben beschriebenen Ausführungsformen den Vorteil, dass ein breiter Eingangsgleichtaktbereich erhalten werden kann. In jeder der obigen Ausführungsformen wurde der Transduktor (33, 34) einer gefalteten Kaskodenstruktur verwendet, um die Signalspannung in einen Strom zu wandeln, jedoch wird man bemerken, dass verschiedene andere Konfigurationen verwendet werden können, um denselben Zweck zu erfüllen.
8 ist ein Blockschaltbild, das eine dritte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt.
Wie aus einem Vergleich zwischen 8 und 6 ersichtlich, werden in der Datenempfangsschaltung der in 8 gezeigten dritten Ausführungsform die pMOS-Transistoren 331 und 332 in dem Transduktorabschnitt 33 in der ersten Ausführungsform aus 6 durch Widerstände 335 und 336 ersetzt, und die pMOS-Transistoren 333 und 334 in dem gefalteten Kaskodenabschnitt 34 werden durch nMOS-Transistoren 337 und 338 ersetzt.
Das heißt, bei der Datenempfangsschaltung der dritten Ausführungsform werden die Eingangssignale Din und /Din von dem Differentialpaar (301, 302) der Widerstandslasten (335 und 336) empfangen, und die Spannungen der Widerstandslasten werden an die nMOS-Diodenlasten (310 und 320) durch die nMOS-Sourcefolger (337 und 338) gekoppelt. Durch Verwendung der nMOS-Sourcefolger auf diese Weise weist die dritte Ausführungsform den Vorteil auf, die Ansteuergeschwindigkeit der Diodenlasten zu erhöhen, und somit eine Operation höherer Geschwindigkeit zu erreichen.
9 ist ein Blockschaltbild, das eine vierte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt.
Wie in 9 gezeigt, ist bei der Datenempfangsschaltung der vierten Ausführungsform der DEMUX aus vier Differentialpaaren (31-0, 32-0 bis 31-3, 32-3) aufgebaut, und das Abtasten und Demultiplexieren der Eingangssignale Din und /Din werden durchgeführt, indem sequentiell eines der vier Differentialpaare über eine Schalterschaltung 340 ausgewählt wird.
10 ist ein Blockschaltbild, das eine fünfte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt; und 11 ist ein Diagramm zum Erklären des Betriebs der in 10 gezeigten Datenempfangsschaltung.
Wie in 10 gezeigt umfasst in der fünften Ausführungsform die Schalterschaltung 340 nMOS-Transistoren 341 bis 346 und 351 bis 356, und ein vorbestimmter von Vierphasenzeitgebern (Steuersignale) φ0 to φ3, die in ihren Phasen um 90° beabstandet sind, wird dem Gate jedes Transistors zugeführt, wodurch sequentiell einer der vier Differentialpaare 31-0, 32-0; 31-1, 32-1; 31-2, 32-2; und 31-3, 32-3 ausgewählt wird.
Genauer sind während der Periode, in der die Zeitgeber φ0 und φ3 beide sich auf einem hohen Niveau "H" befinden (zu dieser Zeit ist der Zeitgeber φ2 auf einem niedrigen Niveau "L"), zum Beispiel die Transistoren 341 und 345 beide EIN geschaltet (zu diesem Zeitpunkt ist der Transistor 342 AUS), so dass das Differentialpaar 31-0, 32-0 ausgewählt wird, und der Strom I₀ fließt durch die Transistoren 341, 345 und 330-0. Hierbei werden die anderen Differentialpaare 31-1, 32-1 bis 31-3, 32-3 abgewählt, da einer der Transistoren, der zu der Energieversorgungsleitung (Vss) mit niedrigem Niveau führt, AUS ist, so dass ein Strompfad nicht gebildet wird.
Das heißt, der Strom I₀ wird zwischen den Transistoren 31-0 und 32-0 entsprechend den Niveaus der Eingangssignale Din und /Din aufgeteilt, die den Gates des Differentialpaares 31-0, 32-0 zugeführt werden, und Signale (out0 und /out0) der Niveaus, die den Eingangssignalen Din und /Din entsprechen, erscheinen an dem Knotenpunkt zwischen der Last 11-0 und den Transistoren 31-0 bzw. dem Knotenpunkt zwischen der Last 12-0 und den Transistoren 32-0. Hier fungieren die nMOS-Transistoren 330-0 und 330-1, deren Gates die Vorspannung Vbn zugeführt wird, als Stromquellen.
12 ist ein Blockschaltbild, das eine sechste Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt; und 13 ist ein Diagramm zum Erklären des Betriebs der in 12 gezeigten Datenempfangsschaltung.
Wie in 12 gezeigt, umfasst in der sechsten Ausführungsform die Schalterschaltung 340 pMOS-Transistoren 361 bis 368, und ein vorbestimmter von Vierphasenzeitgebern (Steuersignale) φ0 to φ3, die in ihren Phasen um 90° beabstandet sind, wird dem Gate jedes Transistors zugeführt, wodurch sequentiell einer der vier Differentialpaare 31-0, 32-0; 31-1, 32-1; 31-2, 32-2; und 31-3, 32-3 ausgewählt wird.
Genauer sind während der Periode, in der die Zeitgeber φ0 und φ3 beide sich auf einem hohen Niveau "H" befinden, zum Beispiel die Transistoren 361 und 362 beide AUS geschaltet, so dass das Differentialpaar 31-0, 32-0 ausgewählt wird. Hierbei werden die anderen Differentialpaare 31-1, 32-1 bis 31-3, 32-3 deaktiviert (abgewählt), da einer der pMOS-Transistoren, der zu der Energieversorgungsleitung (Vdd) mit hohem Niveau führt, EIN geschaltet ist, so dass der Strom direkt durch den EIN geschalteten Transistor fließt.
Das heißt, die durch die Differentialpaartransistoren 31-0 und 32-0 fließenden Ströme Ia und Ib, die den Niveaus der Eingangssignale Din und /Din entsprechen, fließen durch den Transistor 33-0, und Signale (out0 und /out0) der den Eingangssignalen Din und /Din entsprechenden Niveaus erscheinen an dem Knotenpunkt zwischen der Last 11-0 und den Transistoren 31-0 bzw. dem Knotenpunkt zwischen der Last 12-0 und den Transistoren 32-0. Hier fungieren die nMOS-Transistoren 33-0 bis 33-3, deren Gates die Vorspannung Vbn zugeführt wird, als Stromquellen.
14 ist ein Blockschaltbild, das eine siebte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt; und 15 ist ein Diagramm zum Erklären des Betriebs der in 14 gezeigten Datenempfangsschaltung.
Wie in 14 gezeigt umfasst in der siebten Ausführungsform die Schalterschaltung 340 nMOS-Transistoren 34-0 bis 34-3, und ein vorbestimmter von Vierphasenzeitgebern (Steuersignale) clk0 to clk3, die in ihren Phasen um 90° beabstandet sind, wobei jeder Zeitgeber ein Einschaltdauerverhältnis von 25% aufweist (hohes "H für nur ein Viertel eines Zeitgeberzyklus), wird dem Gate jedes Transistors zugeführt, wodurch se quentiell einer der vier Differentialpaare 31-0, 32-0; 31-1, 32-1; 31-2, 32-2; und 31-3, 32-3 ausgewählt wird.
Genauer sind während der Periode, in der der Zeitgeber φ0 sich auf einem hohen Niveau "H" befindet, zum Beispiel der Transistor 34-0 EIN geschaltet, so dass das Differentialpaar 31-0, 32-0 ausgewählt wird. Hierbei werden die anderen Differentialpaare 31-1, 32-1 bis 31-3, 32-3 abgewählt, da jeder Transistor, der zu der Energieversorgungsleitung (Vss) mit niedrigem Niveau führt, AUS ist, so dass ein Strompfad nicht gebildet wird.
Das heißt, wie in der zuvor beschriebenen fünften Ausführungsform, der Strom I₀ wird zwischen den Transistoren 31-0 und 32-0 entsprechend den Niveaus der Eingangssignale Din und /Din aufgeteilt, die den Gates des Differentialpaares 31-0, 32-0 zugeführt werden, und Signale (out0 und /out0) der Niveaus, die den Eingangssignalen Din und /Din entsprechen, erscheinen an dem Knotenpunkt zwischen der Last 11-0 und den Transistoren 31-0 bzw. dem Knotenpunkt zwischen der Last 12-0 und den Transistoren 32-0. Hier fungiert der nMOS-Transistor 33, dessen Gate die Vorspannung Vbn zugeführt wird, als eine Stromquelle.
In den vierten bis siebten Ausführungsformen der vorliegenden Erfindung weist die Schalterschaltung 340 die DEMUX-Funktion ebenso auf, wie die Funktion des Wandelns der Signalspannung in einen Strom, und der Stromausgang wird in eine langsamere Frequenz durch den DEMUX gewandelt. Dies bietet den Vorteil, in der Lage zu sein, die Anforderung an die Spannungs-Stromwandlungsgeschwindigkeit zu lockern.
16 ist ein Blockschaltbild, das eine achte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt; und 17 ist ein Diagramm zum Erklären des Betriebs der in 16 gezeigten Datenempfangsschaltung.
Wie aus einem Vergleich zwischen 16 und 8 deutlich wird, verwendet die Datenempfangsschaltung der in 16 gezeigten achten Ausführungsform einen DEMUX, der dem ähnlich ist, der in der dritten Ausführungsform aus 8 verwendet wird. Der Unterschied ist der, dass in der achten Ausführungsform der Ausgang des DEMUX nicht nur eine Verstärkerschaltung ist, sondern eine Integrierschaltung ist, die einen Rückstelltransistor aufweist, und wenn die Integrierschaltung nicht die Integration durchführt, wird der Ausgang unsymmetrisch genommen.
Das heißt, wie in 16 gezeigt, dass bei der Datenempfangsschaltung der achten Ausführungsform Steuersignale (Vierphasenzeitgeber, die in ihren Phasen um 90° beabstandet sind, wobei jeder Zeitgeber ein Einschaltdauerverhältnis von 50% aufweist) ψ0 bis ψ3 den Gates der pMOS-Transistorlasten 11-0 bis 11-3 bzw. 12-0 bis 12-3 zugeführt werden, während Vierphasenzeitgeber (Steuersignale) clk0 to clk3, die in ihren Phasen um 90° beabstandet sind, wobei jeder Zeitgeber ein Einschaltdauerverhältnis von 25% aufweist, den Gates der Transistoren (Schalttransistoren) 21-0 bis 21-3 und 22-0 bis 22-3 zugeführt werden.
Genauer sind während der Periode, in der der Zeitgeber clk0 sich auf einem hohen Niveau "H" befindet, zum Beispiel die Transistoren 21-0 und 22-0 EIN geschaltet. Zu dieser Zeit geht der Zeitgeber ψ0 auf das hohen Niveau "H", so dass die Transistoren 11-0 und 12-0 AUS sind, und die Integration durch den Kondensator 54-0 wird initiiert, um den Strom von dem DEMUX (Transistor 22-0) zu integrieren.
Andererseits wird, wenn die Integrierschaltung nicht die Integration durchführt, der Transistor 12-0 (11-0) durch den Zeitgeber ψ0 mit niedrigem Niveau "L", der seinem Gate zuge führt, eingeschaltet, wodurch er die Rückstelloperation durchführt, und die Spannung des Ausgangs out0 wird auf Vdd vorgeladen. Hier wird die Integration für eine 1-Bit-Periode (1 UI) durchgeführt, und wenn die Integration abgeschlossen ist, wird hier die Rückstelloperation wieder durchgeführt.
Da die achte Ausführungsform die Integrierschaltung verwendet, kann eine hohe Verstärkung für den Fall eines Signals erhalten werden, in dem dasselbe Symbol in Folge für die Periode von 1 UI erscheint, und Hochfrequenzrauschen wird gedämpft, da die Integration über die Periode von 1 UI durchgeführt wird. Das heißt, gemäß der achten Ausführungsform kann das Signal-Rausch-Verhältnis für den Signalempfang verbessert werden, und die Empfangsempfindlichkeit kann vergrößert werden, da die Signalausgabe sich vergrößert.
18 ist ein Blockschaltbild, das eine neunte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt.
Wie in 18 gezeigt, umfasst die Datenempfangsschaltung der neunten Ausführungsform zwei Abtaster 200-0 und 200-1, und Eingangssignale Din und /Din und Vierphasenzeitgeber (Steuersignale) φ0 bis φ3 werden den beiden Abtastern zugeführt, um Ausgänge out0, /out0; out2, /out2 bzw. out1, /out1; out3, /out3 zu produzieren, während die Effekte der Interferenz zwischen Symbolen zwischen aufeinander folgenden Bitdaten ((n-1)-tes und n-tes) reduziert werden. Hier sind die Steuersignale (Zeitgeber) φ0 bis φ3 Vierphasenzeitgeber, die in ihren Phasen um 90° beabstandet sind, wobei jeder Zeitgeber ein Einschaltdauerverhältnis von 50% aufweist, wie in 11 gezeigt.
Wie aus einem Vergleich zwischen 18 und 10 deutlich wird, ist in der neunten Ausführungsform jeder Abtaster (200-0) als ein DEMUX konfiguriert, der dem ähnlich ist, der in der fünften Ausführungsform aus 10 verwendet wird (vier Differentialpaare 31-0, 32-0 bis 31-3, 32-3 und Schalterschaltung 340), und erzeugt die Ausgänge out0, /out0 und out2, /out2. Hier sind die Transistoren 31-0, 32-0, 31-1, 32-1, 341 bis 346, und 330-0 zum Beispiel zum Empfang der (n-1)-ten Bitdaten in den Eingangssignalen Din und /Din, während die Transistoren 31-2, 32-2, 31-3, 32-3, 351 bis 356, und 330-1 zum Empfang der n-ten Bitdaten in den Eingangssignalen Din und /Din da sind.
Dann werden, indem das Verhältnis zwischen der Vorspannung Vbn1, die an das Gate der Transistors 330-0 angelegt ist, und der Vorspannung Vbn2, die an das Gate der Transistors 330-1 angelegt ist, eingestellt wird, die Ausgänge der beiden Differentialpaare (31-0, 32-0; 31-1, 32-1 und die Transistoren 31-2, 32-2; 31-3, 32-3), die den beiden aufeinander folgenden ((n-1)-ten und n-ten) Bits entsprechen, gewichtet, und die gewichteten Ausgänge werden in die gemeinsame Integrierschaltung (Transistoren 12-0, 11-0; 12-2, 11-2 und Kondensatoren 54-0, 53-0; 54-2, 53-2) gegeben, um ein Signal zu erhalten, das einer gewichteten Summe der (integrierten Werte der) aufeinander folgenden beiden Bitsignale entspricht. Gemäß der Datenempfangsschaltung der neunten Ausführungsform wird der Vorteil geboten, die Dämpfung von hochfrequenten Signalkomponenten zu kompensieren.
Die 19 und 20 sind Blockschaltbilder, die eine zehnte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigen; und 21 ist ein Schaltbild, das ein Beispiel eines in 21 gezeigten Summenverstärkers zeigt.
Anders als die Datenempfangsschaltung der neunten Ausführungsform, die in 18 gezeigt wird, in der zwei aufeinander folgende Bitsignale gewichtet werden und von der gemeinsa men Integrierschaltung (Integrator) integriert werden, umfasst die Datenempfangsschaltung der zehnte Ausführungsform Integrierschaltungen, die den jeweiligen Bits entsprechen, wie in 19 gezeigt wird. Hier umfassen die Integrierschaltungen 10-0 bis 10-3 zum Beispiel jeweils Transistoren 11-0, 12-0 bis 11-3 bis 12-3.
Wie in 19 gezeigt, umfasst die Datenempfangsschaltung der zehnten Ausführungsform zwei Abtaster 210-0 und 210-1, und Eingangssignale Din und /Din und Vierphasenzeitgeber clk0 bis clk3 werden den beiden Abtastern zugeführt, die jeweils Daten [D], [D + 1], [D + 2], [D + 3] und Daten [D – 1], [D], [D + 1], [D + 2] ausgeben, die ein Bit beabstandet sind. Wie in 20 gezeigt, werden dann die Ausgänge [D], [D + 1], [D + 2], und [D + 3] des Abtasters 210-0 und die Ausgänge [D – 1], [D], [D + 1], und [D + 2] des Abtasters 210-1 den jeweiligen Summenverstärkern 40-0, 40-1, 40-2, und 40-3 zugeführt, und die resultierenden gewichteten Summen werden als Ausgänge OUT0, OUT1, OUT2, und OUT3 ausgegeben.
21 ist ein Schaltbild, das ein Beispiel eines in 20 gezeigten Summenverstärkers 40-1 (40-1, 40-2, 40-3) zeigt.
Der Summenverstärker 40-1, der, wie in 21 gezeigt, Integrierschaltungen 410 und 411, Transistoren 412 bis 415 (zwei Differentialpaare) und Stromquellen 416 und 417 umfasst, empfängt zwei aufeinander folgende Bitdaten, d.h. out0, /out0: [D] des Abtasters 210-1 und den Ausgang out1, /out1: [D + 1] des Abtasters 210-0, und bildet eine gewichtete Summe, die als OUT1, /OUT1 ausgegeben wird. Hier entsprechen Ströme I₁ und I₂, die durch die Stromquellen 416 bzw. 417 fließen, den Strömen, die durch die zuvor in 18 gezeigten Transistoren 330-0 und 330-1 fließen, und durch Einstellen der Ströme I₁ und I₂ wird die Ausgabe erzeugt, während die Effekte der Interferenz zwischen Symbolen zwischen den aufeinander folgenden Bitdaten ((n-1)-tes und n-tes) in jedem der Summenverstärker 40-0 bis 40-3 reduziert werden.
Gemäß der Datenempfangsschaltung der zehnten Ausführungsform kann nicht nur die Dämpfung von hochfrequenten Komponenten kompensiert werden, wie bei der vorangegangenen neunten Ausführungsform, sondern, da die gewichtete Summe nach dem Integrieren gebildet wird, wird ebenso der Vorteil geboten, in der Lage zu sein, den Dynamikbereich jeder einzelnen Integrierschaltung optimal auszuwählen, um so den Aufbau einer Empfangsschaltung zu erreichen, die einen breiten Dynamikbereich für die Eingangssignalamplitude aufweist.
22 ist ein Schaltbild, das einen wesentlichen Abschnitt einer elften Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigt; ein Beispiel der Integrierschaltung 10-0 bis 10-3, wie sie zum Beispiel in 19 gezeigt wird, ist hier dargestellt.
Wie in 22 gezeigt, ist die Integrierschaltung 10-0 als eine Strombetriebsartintegrierschaltung konfiguriert, die zum Beispiel pMOS-Transistoren 101 bis 106 umfasst, und das Ergebnis der Integration wird als der Drainstrom (out0, /out0) eines sourcegeerdeten pMOS-Transistors erhalten. Hier werden die Transistoren 101 und 102 an ihren Gates mit einem Steuersignal (Zeitgeber) ψ3 versorgt, und fungieren als Vorladungseinrichtungen (Rückstelleinrichtungen) für die Integrierschaltung. Außer den Integrierschaltungen 10-0 bis 10-3, kann dieselbe Konfiguration wie die der zum Beispiel in 19 gezeigten Datenempfangsschaltung eingesetzt werden.
Gemäß der Datenempfangsschaltung der elften Ausführungsform kann, da die Strombetriebsart verwendet wird, auf diese Weise eine Integration, die einen großen Dynamikbereich bereitstellt, erreicht werden, und da die Integrierschaltung vom Stromausgangstyp ist, kann die gewichtete Summe als Ausgang der Integrierschaltung, wie sie in 19 gezeigt wird, leicht erreicht werden.
Die 23 und 24 sind Blockschaltbilder, die eine zwölfte Ausführungsform der Datenempfangsschaltung gemäß der vorliegenden Erfindung zeigen.
Wie in 23 gezeigt, umfasst die Datenempfangsschaltung der zwölften Ausführungsform vier Differentialpaare 31-0, 32-0 bis 31-3, 32-3, eine Schalterschaltung 340 (Schalttransistoren 34-0 bis 34-3), und Signalverarbeitungsabschnitte 50-0 bis 50-3. Der Signalverarbeitungsabschnitt 50-3 umfasst pMOS-Transistoren 331 bis 334, nMOS-Transistoren 310 und 320, und eine Integrierschaltung 40.
Wie in 24 gezeigt, umfasst die Integrierschaltung 40 pMOS-Transistoren 41 und 42, deren Gates mit einer Vorspannung Vpb0 versorgt werden, pMOS-Transistoren 43 und 44, deren Gates mit einer Vorspannung Vpb1 versorgt werden, Kondensatoren 45 und 46, und nMOS-Transistoren 47 bis 54. Diese Integrierschaltung sieht keine Differentialoperation vor, sondern stellt eine gemeinsame Spannung Vcm ein. Für die Ströme I₄₇ bis I₅₀, die durch die Transistoren 47 bis 50 fließen, gilt die Beziehung I₄₇ + I₄₈ = I₄₉ + I₅₀.
Auf diese Art setzt die Datenempfangsschaltung die Strombetriebsartintegrierschaltung wie in der vorangegangenen elften Ausführungsform ein; jedoch sind bei der zwölften Ausführungsform die Drains jedes Differentialpaares in der Schaltung, das mit dem empfangenen Signal verbunden ist, nicht direkt mit der Integrierschaltung verbunden, sondern über eine Last geringer Impedanz (gefaltete Kaskodenlast) verbunden, so dass die Amplitude der Drainknotenpunktspannung, d.h., der Ausgang des Differentialpaares, klein ist, und die Differentialpaartransi storen können unter Sättigungsbedingungen über einen breiten Eingangsbereich betrieben werden. Dies bietet den Vorteil eines vergrößerten Eingangsgleichtaktbereichs, und daher eines vergrößerten Dynamikbereiches für die Eingangsamplitude.
Die 25A, 25B und 25C sind Blockschaltbilder, die modifizierte Beispiele der Datenempfangsschaltung der vorliegenden Erfindung zeigen, das heißt, es werden hier Beispiele der Integrierschaltung gezeigt.
In jeder der oben beschriebenen Ausführungsformen werden nur Rückstell-pMOS-Transistoren als Last für die Integrierschaltung vorgesehen, und sie werden während der Integration offen gelassen; wenn jedoch die Last einfach offengelassen wird, stritt eine Situation auf, in der die Ausgangsgleichtaktspannung abfällt, während die Integration voranschreitet. Wenn der Ausgangsgleichtakt abfällt, wird es schwierig für das regenerative Latch, eine Entscheidung über die empfangenen Daten zu treffen.
Angesichts dessen wird in der in 25A gezeigten Integrierschaltung der Ausgang des Integrators als die Gatespannung an pMOS-Lasten (Transistoren 421 bis 423) zurückgeführt, um zu verhindern, dass die Ausgangsgleichtaktspannung zu sehr abfällt. Hier wird die Gatespannung an die pMOS-Lasten durch einen Widerstandsteiler, der aus Widerständen 424 und 425 besteht, erzeugt.
Andererseits wird in der in 25B gezeigten Integrierschaltung die Gatespannung zu den pMOS-Lasten (Transistoren 431 bis 434) erzeugt, indem ein Differentialpaar, das den Gleichtaktstrom erzeugt, verwendet wird.
Des Weiteren sind in der in 25C gezeigten Integrierschaltung eine Gleichtaktrückkopplungsschaltung 442 und nMOS- Transistoren 443 und 444 für eine Rückstellschaltung 441 (Rückstell-pMOS-Transistoren) vorgesehen, und die Gatespannung zu den Rückstell-pMOS-Transistoren wird erzeugt, indem der Ausgang der Gleichtaktrückkopplungsschaltung 442 an die Gates der nMOS-Transistoren 443 und 444 angelegt wird.
Gemäß den in den 25A bis 25C gezeigten Integrierschaltungen kann, da die Ausgangsgleichtaktspannung der Integrierschaltung nicht zu weit abfällt (oder ansteigt), die Schaltung mit einer breiteren Eingangsgleichtaktspannung betrieben werden.
Es wird bemerkt werden, dass die Datenempfangsschaltungen gemäß jeder der oben beschriebenen Ausführungsformen der vorliegenden Erfindung als eine Schaltung aufgebaut sein kann, die ein unsymmetrisches Eingangssignal Din empfängt, oder als eine Schaltung, die differentielle Eingangssignale (Din, /Din) empfängt.
Gemäß jeder Ausführungsform der vorliegenden Erfindung kann ein Hochgeschwindigkeits-DEMUX mit einem Zeitgeber geringer Amplitude erreicht werden, und eine Hochgeschwindigkeits-Datenempfangsschaltung, die frei ist von Signalschwankungen, die von der Eingangssignalamplitude abhängen, kann verwirklicht werden. Des weiteren können, indem man die Charakteristik einsetzt, dass der Ausgang des DEMUX ein Stromausgang ist, Signalverarbeitungsoperationen, wie etwa Integration und Stromaddition durchgeführt werden, wodurch ein höheres Signal-Rausch-Verhältnis für den Signalempfang erreicht wird.
Die Datenempfangsschaltungen der obigen Ausführungsformen wurde jede entweder als unsymmetrisches oder Differentialschaltung beschrieben, aber man wird bemerken, dass sie als unsymmetrisches oder Differentialschaltungen nach Bedarf konfiguriert werden können, und auch, dass die Transistorkonfigu ration, wie etwa die Leitfähigkeit jedes Transistors, nach Bedarf verändert werden kann.
Wie oben im Detail beschrieben, wird es gemäß der vorliegenden Erfindung möglich, eine Datenempfangsschaltung bereitzustellen, die korrekt Daten empfangen kann, sogar, wenn Hochgeschwindigkeitsdatenübertragung durchgeführt wird, wobei ein Zeitgeber kleiner Amplitude verwendet wird.
Viele verschiedene Ausführungsformen der vorliegenden Erfindung können, ohne vom Umfang der vorliegenden Erfindung abzuweichen, konstruiert werden, und es versteht es sich, dass die vorliegende Erfindung nicht auf die spezifischen Ausführungsformen beschränkt ist, die in dieser Schrift beschreiben wurden, außer, wie sie in den beigefügten Ansprüchen definiert ist.

Claims

Datenempfangsschaltung, die einen Dateneingangsanschluss, eine Wandlungsschaltung, die ein über den Dateneingangsanschluss empfangenes Eingangssignal wandelt, und eine Entscheidungsschaltung, die über eine Ausgabe der Wandlungsschaltung eine Entscheidung trifft, aufweist, wobei die Wandlungsschaltung einen Demultiplexer umfasst, der das Eingangssignal in ein Signal mit einer niedrigeren Frequenz als dessen Frequenz an dem Dateneingangsanschluss wandelt, dadurch gekennzeichnet, dass: eine Ausgabe des Demultiplexers wird an der Drainseite jedes einer Vielzahl von ersten Transistoren (21-n), die eine gemeinsame Source aufweisen, erhalten; dass der Dateneingang (Din) in die Wandlungsschaltung in eine Veränderung an einem Drainstrom eines zweiten Transistors (31), dessen Drain mit der gemeinsamen Source der Vielzahl erster Transistoren verbunden ist, gewandelt wird; und dass demultiplexierte Signale an der Drainseite der Vielzahl von ersten Transistoren durch Stromsteuern erhalten werden.
Datenempfangsschaltung nach Anspruch 1, wobei der Demultiplexer eine Differentialschaltung ist, in der die ersten Transistoren Differentialpaartransistoren sind, die so angeordnet sind, dass ein Strom an einem Knotenpunkt, mit dem die Sources der Differentialpaartransistoren gemeinsam verbunden sind, in gepulster Weise zum Fließen gebracht wird, wodurch jeder der Differentialpaartransistoren während eines spezifischen Zeitablaufs betrieben wird und ein demultiplexiertes Signal an der Drainseite jedes Differentialpaartransistors erhalten wird.
Datenempfangsschaltung nach Anspruch 1, wobei die Datenempfangsschaltung des Weiteren eine Integrierschaltung (5) umfasst, die mit der Ausgabe des Demultiplexers versorgt wird, wobei die Integrierschaltung 1-Bit Daten des Eingangssignals integriert.
Datenempfangsschaltung nach Anspruch 3, wobei die Integrierschaltung zeitlich aufeinander folgende Mehrbitdaten des Eingangssignals integriert und akkumuliert, und der akkumulierte Wert wird als ein Gewicht des Vorzeichens und der Größe erhalten, die sich für jedes Bit unterscheidet.
Datenempfangsschaltung nach Anspruch 3 oder 4, des Weiteren umfassend einen Additionsoperationsabschnitt (4), der eine gewichtete Summe von integrierten Ergebnissen jedes Bits erhält, nachdem Integration für ein Bit mit der Ausgabe des Demultiplexers durchgeführt wurde, und wobei die Entscheidungsschaltung eine Entscheidung über das Ergebnis der Additionsoperation der gewichteten Summe trifft.
Datenempfangsschaltung nach den Ansprüchen 3, 4 oder 5, wobei eine Ausgabe der Integrationsschaltung eine Stromausgabe ist, die in der Form eines Transistordrainstroms erhalten wird, und eine gewichtete Summe wird gebildet, indem Mehrbit-Ausgangsströme der Integrationsschaltung an einen gemeinsamen Knotenpunkt weitergeführt werden.
Datenempfangsschaltung nach Anspruch 3, wobei eine Last für die Integrationsschaltung ein Transistor (51-n) ist, der eine andere Polarität als die Polarität eines Transistors aufweist, der den integrierten Strom erzeugt, und wobei die Datenempfangsschaltung des Weiteren eine Einstellschaltung zum Einstellen eines Potentials aufweist, das das Ergebnis der Integration zu einem angemessenen Wert auf einem Zwischenniveau zwischen einer Versorgungsspannung mit hohem Niveau und einer Versorgungsspannung mit niedrigem Niveau repräsentiert.
Datenempfangsschaltung nach Anspruch 2, wobei die Differentialpaartransistoren direkt an das Eingangssignal angeschlossen sind, wobei eine Last an der Drainseite der Differentialpaartransistoren eine Last mit niedriger Impedanz ist.
Datenempfangsschaltung nach Anspruch 8, wobei die Last auf der Drainseite der Differentialpaartransistoren ein Widerstand, ein als Diode geschalteter Transistor, oder ein Transistor mit geerdetem Gate ist.