DE3924593A1 - Verzoegerungseinrichtung - Google Patents

Verzoegerungseinrichtung

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Description

Die Erfindung bezieht sich allgemein auf integrierte Schalt­ kreise und insbesondere auf eine digitale Verzögerungsschal­ tung, welche in einen integrierten Schaltkreis (IC) implemen­ tierbar ist.
Verzögerungsleitungen werden im allgemeinen in einer großen Anzahl elektronischer Schaltungen, wie Abstimmkreisen, ver­ wendet, welche auf spezielle Verzögerungen ansprechen. Die Funktion einer Verzögerungsleitung bei diesen Schaltungen be­ steht darin, daß ein digitales Eingangssignal durch eine spe­ zielle vorbestimmte Zeit verzögert wird. So weisen beispiels­ weise Hard Disc Datenteiler typischerweise Verzögerungsleitun­ gen auf, welche aus LC-Präzisions-Netzwerken und -Puffern beste­ hen, um Verzögerungen von 30 ns, 40 ns und 50 ns zu bewirken.
Der Hauptnachteil der heutzutage vorhandenen digitalen Ver­ zögerungsleitungen besteht darin, daß sie Präzisionskomponen­ ten und Induktivitäten verlangen, welche verhältnismäßig teuer sind und sich mit der Temperatur und Spannung ändern. Darüber hinaus ist es unpraktisch, diese üblichen Verzögerungsleitun­ gen in ein IC einzubauen, unabhängig von der Technologie, nach welcher der Schaltkreis hergestellt ist.
Es ist daher eine Aufgabe der Erfindung, ein präzises Verzö­ gerungsglied zu schaffen, das keine Präzisionskomponenten und Induktivitäten benötigt.
Eine weitere Aufgabe der Erfindung besteht darin, daß ein ge­ naues digitales Verzögerungsglied geschaffen wird, welches selbsttätig die Temperatur- und Spannungsänderungen kompen­ siert.
Eine weitere Aufgabe der Erfindung besteht in der Schaffung eines genauen Digital-Verzögerungselements, das leicht in ein IC einbaubar ist.
Eine weitere Aufgabe der Erfindung besteht in der Schaffung einer aktiven Verzögerungsleitung, welche in einen integrier­ ten Schaltkreis einbaubar ist und dabei Schaltstecker, Pins oder dergleichen Anschlüssen und auch die Notwendigkeit einer externen aktiven Verzögerungsleitung vermeidet.
In dieser Beziehung weist der Schaltkreis einen Referenz- bzw. Bezugstaktgeber und zwei Felder oder Stufen von M und N steuer­ baren Verzögerungsgliedern auf. Der Bezugstakt bzw. das Referenz­ signal ist durch ein Feld der Verzögerungsglieder hindurchgeführt und der hierdurch verzögerte Takt wird mit einem unverzögerten Takt in einem Phasendetektor oder Komparator verglichen, dessen Ausgang eine Steuerspannung bildet. Die letztgenannte wird an die Steuereingänge jedes der Verzögerungsglieder angelegt. Die steuerbaren Verzögerungselemente können in der Form von Puffern ausgebildet sein, bei denen die Verzögerung änderbar und durch einen Steuereingang steuerbar sind.
Zur Realisierung der oben geschilderten Maßnahmen und weiterer im folgenden genannter Aufgaben bezieht sich die Erfindung auf eine digitale Verzögerungsleitung, wie sie im wesentlichen in den Patentansprüchen beansprucht und in der folgenden Be­ schreibung beschrieben und in der beiliegenden Zeichnung dar­ gestellt ist. Diese zeigt in
Fig. 1 ein schematisches Blockdiagramm einer digi­ talen Verzögerungsleitung gemäß einer Aus­ bildung der Erfindung;
Fig. 2 ein detaillierteres Blockdiagramm der Ver­ zögerungsleitung von Fig. 1 und in
Fig. 3 ein schematisches Diagramm eines der steuer­ baren Verzögerungsglieder der Verzögerungs­ leitung von Fig. 1 und 2.
Fig. 1 veranschaulicht eine Ausbildung der Erfindung in schema­ tischer Form. Diese weist einen Bezugstaktgeber 10 auf, der eine bekannte und genau steuerbare Frequenz von z.B. 2 MHz aufweist. Der Ausgang des Bezugstaktgebers 10 ist an einen Eingang eines Phasendetektors 12 und an einen Eingang eines durch eine Spannung steuerbaren Verzögerungsglieds 14 1 ange­ legt, dessen Ausgang an einen Eingang eines zweiten durch eine Spannung steuerbaren Verzögerungsglieds 14 2 angelegt ist. Eine Mehrzahl N solcher Spannungssteuer-Verzögerungsglieder, deren letzte mit 14 N bezeichnet ist, ist in Reihe oder Kas­ kade mit dem Ausgang mit dem vorhergehenden Elements geschal­ tet, so daß jeweils der Eingang des unmittelbar nachfolgenden Verzögerungselements angeschlossen ist. Der Ausgang des letzten der N-Spannungssteuer-Verzögerungsglieder, der ein verzögertes Taktsignal ausgibt, ist an einen zweiten oder verzögerten Eingang des Phasendetektors 12 angelegt.
Wie in größeren Einzelheiten in einem späteren Teil der Be­ schreibung beschrieben wird, weist jedes der durch eine Span­ nung steuerbaren Verzögerungsglieder 14 eine Mehrzahl von in Reihe geschalteten Puffern oder ODER-Schaltungen auf, welche eine Verzögerung zwischen deren Eingängen und Ausgängen er­ zeugen. Diese Verzögerung ist veränderbar und durch den Pe­ gel des Steuersignals steuerbar, das an dem Steuereingang des Verzögerungselements angelegt ist. Die dem digitalen Eingangs­ signal durch das Verzögerungsglied zwischen dem Eingang und Ausgang auferlegte Verzögerung ist umgekehrt proportional der an dessen Steuereingang angelegten Steuerspannung.
Gemäß Fig. 1 ist das Eingangssignal, dem eine Verzögerung aufzu­ erlegen ist, an den Eingang eines durch eine Spannung steuer­ baren Verzögerungsglieds 16 1 angelegt, dessen Ausgang an ein zusätzliches durch eine Spannung steuerbares Verzögerungsglieds 16 2 anliegt. Die Verzögerungsglieder 16 1 und 16 2 sind ver­ bunden, um ein zweites Feld M einer Mehrzahl von in Reihe ge­ schalteten spannungssteuerbaren Verzögerungsglieder 16 1 und 16 n zu bilden. Der Ausgang des letzten Elements 16 n in die­ sem in Reihe geschalteten Feld (Stufe) weist ein Ausgangssignal auf, das gegenüber dem Eingangssignal IN verzögert ist durch eine steuerbare vorherbestimmte Zeit. Die individuellen Verzöge­ rungsglieder 14, 16 in der Verzögerungsleitung von Fig. 1 und auch gemäß Fig. 2 sind im wesentlichen identisch miteinander.
Das an den Steuereingang der steuerbaren Verzögerungsglieder 14, 16 angelegte Steuersignal wird zur Steuerung der Verzöge­ rungen am Ausgang des Phasendetektors 12 überwacht, der die Phasenverzögerungen zwischen dem Taktsignal, das in den Ver­ zögerungsgliedern 14 1 bis 14 N verzögert wird, und dem unver­ zögerten Bezugstaktsignal abfühlt. Wenn die Phase zwischen dem verzögerten Taktsignal und dem unverzögerten Bezugstaktsignal sich unterhalb eines vorbestimmten Betrags befindet, wird der Pegel der Steuerspannung am Ausgang des Phasendetektors 12 so geändert, daß die Verzögerung in jedem der steuerbaren Ver­ zögerungsglieder 14 und 16 zunimmt. Umgekehrt wird der Pegel des Steuersignals geändert, wenn die phasenverzögerung zwi­ schen dem verzögerten Taktsignal und dem Bezugssignal größer als ein vorbestimmter Betrag ist, um die Verzögerung in jedem der durch die Spannung steuerbaren Verzögerungsglieder 14, 16 zu vermindern. Da, wie schon geschildert, die durch die Span­ nung steuerbaren Verzögerungsglieder 14, 16 im wesentlichen identisch sind, ist die Verzögerung durch jedes dieser Ele­ mente ebenfalls identisch, wenn das gleiche Steuersignal an jedes Element angelegt ist.
Bei der Schaltung von Fig. 1 ist die Verzögerung durch jedes steuerbare Verzögerungselement 14, 16:
Die Verzögerung vom Signal IN zum Signal OUT beträgt:
In den beiden Formeln (1) und (2) ist der Phasenwinkel der Win­ kel, um den der Phasendetektor 12 triggert bzw. ausgelöst wird. Aus den Gleichungen (1) und (2) ergibt sich, daß es möglich ist, eine Signalverzögerung zu erhalten, welche jedes ganze Viel­ fache und/oder Teile der Bezugstaktfrequenz durch Verwendung einer ganzen Anzahl von steuerbaren Verzögerungsgliedern 14, 16 in den in Serie geschalteten Leitungen oder Stufen N bzw. M bildet. Falls erwünscht, können zusätzliche Signalverzögerungs­ leitungen oder -stufen von in Reihe geschalteten Spannungssteuer- Verzögerungsglieder mit einer unterschiedlichen Anzahl M von Ele­ menten in jeder Stufe durch das Steuersignal betrieben werden, das durch den Phasendetektor 12 erzeugt wird, so daß unter­ schiedliche ganze Vielfache der individuellen Elementverzöge­ rungszeiten gemäß Fig. 1 entstehen.
Eine praktische Realisierung der Schaltung von Fig. 1 ist in Fig. 2 als Beispiel und zur Erläuterung dargestellt. Bei der Schaltung von Fig. 2 ist der Eingangsbezugstakt von 2 MHz durch einen Schaltkreis 18, der als Frequenzteiler durch 2 teilt, hindurchgeleitet, um ein Signal mit einer Frequenz von 1 MHz herzustellen, welches einen 50%-Betriebszyklus-Bezugstakt aufweist, der für den Phasendetektor benötigt wird. Einer der Ausgänge des Kreises 18 ist invertiert bzw. umgekehrt, um ein genaues aber komplementäres Bezugstaktsignal zu erhalten, das entsprechend an die Eingänge der durch die Spannung steuerbaren Verzögerungs­ glieder 20 und 22 anlegbar ist. Der Bezugstakt und dessen Komple­ mentär sind durch eine Tiefpaßfilter, das NAND-Tore 24 und 25 und RC-Kreise 28 und 30 aufweist, hindurchgeführt. Die RC- Netzwerke 28 bzw. 30 sind entsprechend an die positiven und negativen Eingänge eines Komparators bzw. eines Differential­ verstärkers 32 über eine HIGHER-Leitung 36 und LOWER-Leitung 34 angeschlossen.
Der Verzögerungskreis von Fig. 2 weist 5 spannungssteuerbare Verzögerungsglieder 14 1 bis 14 5 auf, von denen das erste den Bezugstakt an dessen Eingang vom Ausgang des Verzögerungs­ elements 20 erhält. Der Ausgang des letzten der in Reihe ge­ schalteten Elemente 14 ist an die verbleibenden Eingänge der NAND-Gatter- bzw. Torschaltungen 24 und 26 angelegt. Bei der Schaltung von Fig. 2 ist der Faktor N in den Gleichungen (1) und (2) 5.
Das Eingangssignal für die Schaltung, nämlich das Signal IN, wird an die erste in Reihe geschaltete aus zwei Elementen be­ stehende Stufe gelegt, welche aus den spannungssteuerbaren Elementen 16 a und 16 b besteht, ebenso wird es an die zweite Verzögerungsstufe gelegt, welche aus einem einzigen spannungs­ steuerbaren Verzögerungsglied 16 c besteht. Jeder der spannungs­ steuerbaren Verzögerungsglieder 14, 16, 20, 22, 24 und 26 er­ hält den Steuerspannungsausgang vom Phasendetektor 12 an de­ ren entsprechenden Steuereingängen. Die Schaltung von Fig. 2 weist zwei Verzögerungsstufen auf, bei denen M gleich 1 und 2 ist.
Die Schaltung von Fig. 2 verwendet eine 90 Grad Phasenverschie­ bungsdetektion und eine Spannungssteuerung, welche umgekehrt Gleichung (1) sind mit N = 5
der Phasenwinkel 90 Grad,
die Taktfrequenz 1 MHz und
die Elementverzögerung 50 ns.
Die Verzögerungsstufe, bei der n = 1 ist, führt daher zu einer Signalverzögerung von 50 ns, während die Verzögerungsstufe mit M = 2 zu einer Signalverzögerung von 100 ns führt.
Wie oben schon dargestellt, wird die Phasendetektion wird durch ein Tiefpaßfilter mit Hilfe der RC-Netzwerke 28 und 30 am Aus­ gang der NAND-Gatter 24 bzw. 26 gefiltert. Wenn die Durchschnitts­ spannungen auf den Leitungen 34 und 36 nahezu gleich sind, ist die Schaltung stabil. Wenn die Verzögerung durch die N-Verzö­ gerungselemente 14 geringer ist als 250 ns, nimmt der Betriebs­ zyklus auf der Leitung 34 zu und nimmt die Steuerspannung am Aus­ gang des Komparators 32 ab, wodurch die Verzögerung in jeden der spannungssteuerbaren Verzögerungsglieder sich vergrößert. Umgekehrt nimmt der Pegel der Steuerspannung zu, wenn die Ver­ zögerung der N-Verzögerungsglieder zunimmt, wodurch die von den Verzögerungselementen besorgte Verzögerung abnimmt.
In Fig. 3 ist eine Schaltung gezeigt, welche zu Verwendung für ein spannungssteuerbares Verzögerungsglied 14, 16 der Ver­ zögerungsschaltungen von Fig. 1 und 2 Vorteile bietet. Die in Fig. 3 gezeigte Schaltung bildet ein digitales CMOS-Ver­ zögerungselement, das zusätzlich zu dessen Verwendung als Ver­ zögerungsleitung - wie in Fig. 1 und 2 - vorteilhafterweise auch anstelle üblicher invertierender String-Verzögerungs­ schaltungen und ausgewählter Abgriffpunkt-Verzögerungsschal­ tungen verwendbar. Die Schaltung von Fig. 2 hat einen besonde­ ren Vorteil gegenüber invertierender String-Verzögerungen, da die letztgenannten eine Steuerspannungsquelle benötigen, welche einen hohen Strom abgibt und sehr genau geregelt wird. Darüber hinaus fällt bei üblichen invertierenden String-Ver­ zögerungen der Ausgangsspannungs-Auslösepegel ab, wenn sich die Steuerspannung vermindert. Dies führt zu Änderungen des Arbeitszykluses am Ausgang und führt zu Schwierigkeiten des Pegelverschiebens, wenn die Schaltung mit anderen Schaltun­ gen zusammengeschaltet wird. Ebenso ist der Eingangsschalt­ pegel beeinträchtigt. Bei der Schaltung von Fig. 3 werden die­ se Nachteile vor allem deshalb vermieden, weil die Steuer­ spannung keinen Puffer direkt beaufschlagt. Darüber hinaus ist bei der Schaltung von Fig. 2 die Ausgangsspannung auf dem vollen Versorgungspegel und sind die Eingangs-Auslösepegel im Zentrum bzw. in der Mitte der Versorgungswege unabhängig vom Pegel der Steuerspannung.
Gemäß Fig. 3 weist das dort schematisch veranschaulichte di­ gitale Verzögerungselement eine Steuerspannungserzeugungs­ stufe 40 und eine Reihe von Verzögerungsstufen 42 auf. Die Steuerspannung V CTL ist an das Gatter bzw. Tor einer P-MOS- Einrichtung Q 1 angelegt, deren Source mit der Drain und mit Gate einer N-MOS-Einrichtung Q 2 über ein Leitung VGN ange­ schlossen ist. Die Drain der Einrichtung Q 1 ist an die Span­ nung Vdd angeschlossen, während die Source der Einrichtung Q 2 an Masse gelegt ist. Die Einrichtungen Q 1 und Q 2 bilden einen Spannungsspiegel, der die gleichen Ströme an die P- und N-strombegrenzenden Einrichtungen Q 3 und Q 4 in den Verzöge­ rungsstufen legt, welche daran anschließen, wodurch Verzerrun­ gen an den Enden vermieden werden. Entsprechend sollen die Größenverhältnisse der P- und N-Einrichtungen in dem Spannungs­ spiegel (current mirror) der Steuerspannung 40 die gleichen wie die Größenverhältnisse der P- und N-Einrichtungen in den Verzögerungsstufen 42 sein.
Die Verzögerungsstufe 42 besteht aus einer Reihe von CMOS- Inverter 46, die in Reihe mit den strombegrenzenden Einrich­ tungen Q 3 und Q 4 zwischen die Spannung Vdd und Masse gelegt sind. Die am Anfang befindliche Inverterstufe empfängt das Eingangssignal IN an ihrem Gate bzw. ihrer Torschaltung und der Ausgang jeden Inverters ist an den Gate bzw. die Torschal­ tung des nachfolgenden Inverters angeschlossen. Die Gates der P- und N-Strombegrenzer-Einrichtungen Q 3 und Q 4 werden entspre­ chend von der Spannung V CTL bzw. VGN von der Steuerstufe 40 gesteuert.
Beim Betrieb der Schaltung von Fig. 3 wird eine Spannung an V CTL angelegt- Niedrigere Spannungen erlauben den P Strombe­ grenzer-Einrichtungen in der Verzögerungsstufe und den span­ nungserzeugenden Sektionen Q 1, Q 2, mehr Strom zu liefern. Diese Strombegrenzung wird auf die Leitung VGN über die spannungs­ erzeugende Sektion "gespiegelt". Dies führt dazu, daß die N- Einrichtungen Q 2, Q 4 den Strom zur Masse im selben Betrag be­ grenzen wie die P-Einrichtungen Q 1, Q 2 den Strom zu VDD be­ grenzen.
Diese Symmetrie vermindert die Betriebszyklusverzerrung und hält den Spannungsauslösepunkt jeder Verzögerungsstufe auf dem gleichen Punkt wie für andere logische Schaltkreise mit dem gleichen Verhältnis zwischen den P- und N-Einrichtungen.
Die Anstiegs- und Abfallzeiten werden bestimmt durch den Strom, der von den Begrenzereinrichtungen in die angetriebenen Kno­ tenkapazitäten geliefert wird (der ON-Widerstand der Signal­ einrichtung jeder Stufe führt ebenfalls zur Verzögerung um ein sich änderndes Ausmaß). Minimum- und Maximum-Eingangsschalt­ zeiten und Verzögerungsfehlertoleranzen bestimmen die Größen der Verzögerungsleitungen bzw. Verzögerungseinrichtungen. Die erforderliche Verzögerung und die speziellen Verfahrenseigen­ schaften bestimmen die Anzahl der erforderlichen Verzögerungs­ stufen.
Es sei hervorgehoben, daß die vorliegende Erfindung eine ver­ besserte digitale Verzögerungsleitung betrifft. Modifikationen der hier speziell beschriebenen Ausbildungen der Erfindungen sind ohne Abweichen von der Erfindung und dem Schutzumfang leicht realisierbar.

Claims (2)

1. Digitale Verzögerungseinrichtung mit einem ersten und einem zweiten oder weiteren Feld bzw. einer solchen Stufe einer ganzen Zahl N und M von in Reihe geschalteten steuerbaren Verzögerungsgliedern, von denen jedes dadurch gekennzeichnet ist, daß die zwischen dem Eingang und dem Ausgang wirksame Ver­ zögerung durch ein Steuersignal steuerbar ist, das an einen Steuereingang derselben anlegbar ist, mit einem Bezugstakt­ geber bzw. einer Quelle für eine Bezugsfrequenz bzw. ein Bezugssignal, mit einer Verzögerungseinrichtung zum Ver­ zögern des Bezugstakts bzw. Bezugssignals durch eines der Felder bzw. Stufen von Verzögerungsgliedern, wodurch ein verzögertes Bezugssignal entsteht, mit einer mit dem Be­ zugstaktgeber und dem ersten Feld bzw. der ersten Stufe von Verzögerungsgliedern gekoppelten Vergleichseinrichtung zum Vergleichen des Bezugssignals mit dem verzögerten Be­ zugssignal, wodurch ein Steuersignal in Abhängigkeit von dem Vergleichsergebnis entsteht, und mit einer Anschluß­ einrichtung zum Anlegen des Steuersignals an den Steuer­ eingang jeden steuerbaren Verzögerungsglieds, wodurch sich die von jedem Verzögerungsglied eingeführte Verzögerung in ein Eingangssignal verändert.
2. Spannungsabhängig steuerbare Verzögerungselement, bei dem eine einem Eingangssignal zwischen dem Eingang und Aus­ gang auferlegte Verzögerung durch ein an einen Steuerein­ gang anlegbares Steuersignal steuerbar ist, dadurch ge­ kennzeichnet, daß ein das Steuersignal empfangender Eingangsspannungs­ steuerteil erste und zweite Steuerspannungen erzeugt, daß eine Mehrzahl von in Reihe geschalteten CMOS-Inverter ver­ wendet ist, von denen der erste Inverter ein Eingangssignal empfängt und von denen jeder Inverter in Reihe mit komple­ mentären ersten und zweiten MOS-Steuereinrichtungen zwischen eine Spannungsquelle und ein Bezugspotential derart geschaltet ist, daß die Gates bzw. Torschaltungen der ersten bzw. zweiten Steuereinrichtung die erste bzw. zweite Steuerspannung empfan­ gen.
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