DE69227884T2

DE69227884T2 - Breitenveränderliches Stromspiegel-Digital/Analogsystem und Verfahren zur Generierung einer Steuerspannung zur Verzögerungserzeugung

Info

Publication number: DE69227884T2
Application number: DE1992627884
Authority: DE
Inventors: James Oliver Fort Collins Co 80525 Barnes; Albert Jr. Fort Collins Co 80526 Gutierrez; James R. Fort Collins Co 80526 Hulings; Christopher Longmont Co 80503 Koerner
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1991-11-01
Filing date: 1992-10-19
Publication date: 1999-07-29
Anticipated expiration: 2012-10-20
Also published as: JPH05268014A; EP0539832A2; EP0539832A3; EP0539830B1; EP0539828B1; DE69227884D1; EP0539832B1; DE69231609D1; JPH05259845A; EP0539831A2; DE69231609T2; DE69225767T2; EP0792019A1; DE69225670D1; EP0539828A3; DE69225040D1; DE69225767D1; EP0539831A3; DE69225040T2; JP3357098B2

Description

Die vorliegende Erfindung bezieht sich auf einen System zum Erzeugen einer analogen Regelspannung.
Üblicherweise verwenden die Hersteller von Testsystemen für integrierte Schaltungen die Bipolartechnologie zur Realisierung der Zeitsteuerung. Jedoch haben Hochleistungslösungen, wie beispielsweise diejenigen, die mit Bipolartechnologie implementiert sind, eine beschränkte Funktionalität verglichen mit Lösungen in Niederleistungstechnologie, wie beispielsweise der CMOS-Technologie (Complemantary Metal Oxide Semiconductor = komplementärer Metall-Oxid-Halbleiter). Ferner benötigen derartige Hochleistungslösungen häufig eine zusätzliche Wasserkühlung, um eine arbeitsfähige Systemumgebung aufrecht zu erhalten.
Für Fachleute ist es verständlich, daß Lösungen bzw. Ausführungen unter Verwendung der CMOS-Technologie im Gegensatz zu der Bipolartechnologie in einem erheblichem Umfang die Systemleistungsanforderungen reduzieren und daher eine Wasserkühlung überflüssig machen können. Die CMOS-Technologie bietet einen höheren Grad der Funktionalität bei erheblich verminderter Leistung.
Ein Aspekt der Testsystementwicklung betrifft den Entwurf von Vektor-Formatierern. Ein Vektor-Formatierer erzeugt grobe zeitliche Flanken, die für die Überprüfung integrierter Schaltungen verwendet werden. Die Erfinder haben früher einen Vektor-Formatierer entworfen, der Spezifikationen von hohen Anforderungen erfüllt, wie beispielsweise die Spezifikationen einer niedrigen Schrägheit oder Drift oder eines niedrigen Zitterns bzw. einer niedrigen Instabilität innerhalb der kritischen Signalwege der integrierten Schaltungs vorrichtung. Die groben zeitlichen Flanken, die durch Vektor-Formatierer erzeugt werden, erfordern jedoch allgemein eine gewisse Feinabstimmung.
Die Probleme, die mit bisherigen Entwürfen einhergehen, werden unter Bezugnahme auf eine Implementierung verdeutlicht, bei der die Feinabstimmung durch Treiben des Ausgangssignales des Vektor-Formatierers in einer Zeitfeineinstellvorrichtung des Types BT605 von der Firma Brooktree Corporation, San Diego, CA erhalten wird. Diese Zeitfeineinstellvorrichtung des Types BT605 führt Feinzeiteinstellungen bezüglich der Flankenzeitdrift bzw. der relativen Zeiten zwischen den einzelnen Flanken des Eingangssignalverlaufes durch. Da diese BT605-Zeitfeineinstellvorrichtung in Bipolartechnologie implementiert ist, erfordert dieser Entwurf hohe Leistungsanforderungen verglichen mit einer CMOS-Implementierung.
Ferner ist die Bipolarlösung unter Verwendung der BT605- Zeitfeineinstellvorrichtung in ihrer Bandbreite aufgrund der Rampen-Komparator-Technik begrenzt. Diese Rampen-Komparator-Technik umfaßt das Laden eines Kondensators mit einem Konstantstrom zum Erzeugen einer Spannungsrampe, die anschließend unter Verwendung eines Komparators mit einer Bezugsspannung verglichen wird. Das Erfordernis der Entladung des Kondensators zwischen den Flanken führt zu einer begrenzten Bandbreite.
Ferner erfordert diese BT605-Zeitfeineinstellvorrichtungs- Implementierung N Schaltungen des Types BT605, wobei N die Anzahl der funktionalen Testanschlußstifte multipliziert mit der Anzahl der Datenformattypen pro Flanke ist. Die Erfordernisse hinsichtlich der Leistung und des Raumes dieser Bipolarimplementierung sind daher mit dem Faktor N zu multiplizieren.
Diese Leistungs- und Raum-Anforderungen könnten erheblich vermindert werden, wenn die Bipolar-Zeitfeineinstellvorrich tung vermieden wird und wenn die Funktionen des Vektor-Formatierers und der Zeitfeineinstellvorrichtung auf einer Siliziumchip integriert werden, welcher unter Verwendung der CMOS-Technologie hergestellt wird. Die Herausforderung bei dem Entwurf eines derartigen Systemes besteht darin, eine Zeitfeineinstellvorrichtung unter Verwendung von CMOS-Technologie zu entwerfen, das zumindest den Eigenschaften einer Schaltung in konventioneller Bipolartechnologie gleichkommt. Diese Zielsetzung ist eine Herausforderung, da man üblicherweise die Bipolartechnologie hinsichtlich der höheren Bandbreite als der CMOS-Technologie überlegen ansieht.
Obwohl gewisse CMOS-Zeitfeineinstellentwürfe existieren, die eine zeitliche Feineinstellung bei groben zeitlichen Flanken vornehmen, sind deren Leistungsfähigkeit in Hinblick auf Drift und Instabilität unzureichend. (In diesem Zusammenhang wird verwiesen auf die Fachveröffentlichung von Branson et al. "Integrated PIN Electronics for a VLSI Test System", IEEE International Test Conference 1988, Seiten 23 bis 27.) Diese bestehenden CMOS-Entwürfe verwenden Vielfachverzögerungselemente, die mit einem Abgriff versehen sind oder in einer Multiplex-Art ausgeführt sind, um die gewünschte Verzögerung zu erzielen. Redundante Hardware Elemente und große RAM-Speicher (RAM = random access memory = Speicher mit wahlfreiem Zugriff) mit Festwertzugriffstabellen werden für die Kalibrierung benötigt. Da die Leistungsdaten hinsichtlich der Drift und der Linearität derartiger CMOSIntegrationen von Verzögerungsleitungen nicht den Marktanforderungen entsprechen, werden solche CMOS-Entwürfe nur bei Systemen mit niederen Leistungsdaten eingesetzt. Bislang waren für die Erzeugung einer feinen Zeiteinstellung mit hohen Leistungsdaten Bipolaruntersysteme erforderlich, die eine hohe Leistungsaufnahme haben.
Die US-4,384,274 A offenbart einen Stromspiegel-Digital/Analog-Wandler, der aus MOS-Stromspiegelschaltungen besteht. Fig. 4 dieses Dokuments zeigt einen linearen 6-Bit-Komplementär-MOS-Stromspiegel-Digital/Analog-Wandler. Der Aus gangswert, der von diesem Wandler erzeugt wird, ist ein Ausgangsstrom. Die Schaltung von Fig. 4 liefert einen linearen Typ einer Stromeinstellkettenschaltung.
Die der vorliegenden Erfindung zugrundeliegende Aufgabe besteht darin, ein System zum Erzeugen einer analogen Regelspannung bereitzustellen, um die Auswirkungen der Änderungen der Betriebseigenschaften eines Schaltungselements im wesentlichen auszugleichen.

ZUSAMMENFASSUNG DER ERFINDUNG

Die vorliegende Erfindung implementiert einen Entwurf unter Verwendung der CMOS-Technologie oder einer äquivalenten Technologie zur Integrierung der benötigten Zeitfeineinstellvorrichtungen auf dem gleichen Chip wie der Vektor-Formatierer. Die vorliegende Erfindung vermindert in einem erheblichem Maße die Anforderungen an die Systemleistung, macht die Wasserkühlung überflüssig und erhält sowie übertrifft die Betriebsleistungsdaten von in Bipolartechnik realisierten Zeitfeineinstellvorrichtungen. Da eine Implementierung unter Verwendung der CMOS-Technologie sich in einem erheblichen Umfang von einer Implementierung in Bipolar- Technologie unterscheidet, konnten für die Zwecke der Erfindung nicht die gleichen Schaltungstypen verwendet werden, die bei der Bipolar-Technologie eingesetzt werden. Als Ergebnis hiervon liefert die Erfindung einen neuen Schaltungsentwurf unter Verwendung von CMOS-Technologie.
Allgemein liefert das System der vorliegenden Erfindung strukturell einen Weg zur Integration von Zeitfeineinstellvorrichtungen auf dem gleichen Chip unter Verwendung einer Technologie, wie beispielsweise der CMOS-Technologie, im Gegensatz zu der Bipolar-Technologie, um eine erhöhte Funktionalität bei erheblich verminderter Leistungsaufnahme zu ermöglichen.
Das System nach der Erfindung liefert einen Weg, bei dem eine erheblich engere Steuerung bezüglich der Verminderung der zeitlichen Veränderlichkeit der logischen Elemente in einer integrierten Schaltung aufgrund von Prozeßveränderungen, Temperaturveränderungen und Leistungsversorgungsveränderungen erreicht wird, welche während der Herstellung und des Betriebes des Chips auftreten. Insbesondere wird eine verminderte Drift für die logischen Elemente, die in CMOS-Technologie realisiert sind, erreicht, indem Pseudo-NMOS-Schaltungen (n-Kanal-MOS-Schaltungen) verwendet werden. Diese Pseudo-NMOS-Schaltungen werden so genannt, da diese Schaltungen eine Verhältnislogik implementieren, wie dies bei Schaltungen der Fall ist, die unter Verwendung der NMOS- Technologie realisiert sind. Ferner wird die PseudoNMOS- Schaltung unter Verwendung eines PMOS-FET (p-KanalMOS-Feldeffekttransistor) implementiert, wobei eine Steuerspannung vorgesehen ist, die analog zur Verarmungslast bei NMOS- Schaltungen ist. Von der Funktion her stellen daher Pseudo- NMOS-Schaltungen eine Emulation von NMOS-Schaltungen selbst dann dar, wenn die Pseudo-NMOS-Schaltungen nicht in technischer Weise in NMOS-Technologie implementiert sind.
Die vorliegende Erfindung ist bei elektronischen Geräten anwendbar, bei denen der Flankeneinstellzeitpunkt kritisch ist. Ein Ausführungsbeispiel betrifft Computertestsysteme, die für das Testen integrierter Schaltungen verwendet werden. Pseudo-NMOS-Implementierungen werden verwendet, um negative zeitliche Flanken bzw. negative Taktflanken zu verzögern. Weitere Ausführungsbeispiele der vorliegenden Erfindung umfassen Pseudo-PMOS-Schaltungen für die gesteuerte Verzögerung von positiven zeitlichen Flanken bzw. positiven Taktflanken. Wiederum andere Ausführungsbeispiele der vorliegenden Erfindung umfassen Pseudo-NMOS/PMOS-Schaltungen für die gesteuerte Verzögerung sowohl der positiven wie auch der negativen Flanken.
Gemäß der Erfindung umfaßt die Schaltungsarchitektur einen Stromspiegel-Digital-Analog-Wandler (DAW), der eine Steuer spannung zu wenigstens einem Zeitfeineinstelluntersystem auf einem integrierten Schaltungschip liefert. Da der DAW als Stromspiegel ausgeführt ist, kompensiert die Steuerspannung von dem DAW automatisch die Temperaturveränderungen und Leistungsversorgungsänderungen, die auf dem Chip auftreten. Das Zeitfeineinstelluntersystem umfaßt eine Unterstützungsspeicher- und Decodier-Schaltung für ein Verzögerungsleitungsuntersystem. Das Verzögerungsleitungsuntersystem umfaßt Verzögerungselemente, die miteinander mit einem verdrahteten ODER-Multiplexer verknüpft sind. Sämtliche kritischen Zeitgabeelemente sind unter Verwendung der oben beschriebenen Pseudo-NMOS-Technologie implementiert. Als Ergebnis hiervon liefert die vorliegende Erfindung ein System und ein Verfahren für die Leistungsversorgungs- und Temperatur-Kompensation und für die Steuerung der Verzögerung von groben zeitlichen Flanken zum feinen Abstimmen der groben Flanken bezüglich der Zeit unter Verwendung einer Implementierung, die eine erhöhte Funktionalität bei erheblich verminderten Leistungsanforderungen verglichen mit bisherigen Entwürfen ermöglicht.

MERKMALE UND VORTEILE DER ERFINDUNG

Die Erfindung überwindet die Nachteile des Standes der Technik, die oben wiedergegeben wurden, und liefert die folgenden Vorteile.
Ein Vorteil der Verwendung von Pseudo-NMOS-Vorrichtungen liegt in der Tatsache, daß die Steuerspannung verwendet werden kann, um die Geschwindigkeit der Vorrichtung einzustellen. Als Ergebnis kann der Anwender durch Veränderung eines Bezugsstromes Prozeßvariationen oder dergleichen kompensieren. Ferner hat eine Pseudo-NMOS-Schaltung eine niedrige Drift aufgrund der Leistungsversorgungs- und Temperatur-Kompensation verglichen mit standardmäßigen CMOS-Schaltungen, so daß sich eine Implementierung einer hochverdichteten integrierten Schaltung (VLSI) mit hohen Betriebsleistungsdaten ergibt.
Weitere Vorteile der vorliegenden Erfindung basieren auf der Verwendung der CMOS-Technologie. Da die CMOS-Technologie eine erhöhte Funktionalität bei erheblich verminderten Leistungsaufnahmeanforderungen verglichen mit ähnlichen Implementierungen in anderen Technologien, die höhere Leistung erfordern, liefert, kann das System auf einfachere Weise mit anderen Systemen integriert werden, die unter Verwendung der CMOS-Technologie implementiert sind, als dies im Falle der Bipolar-Technologie der Fall wäre. Ferner beseitigt die Verwendung der CMOS-Technologie das Erfordernis einer Wasserkühlung, die bei einigen Anwendungen mit Bipolar-Teilen benötigt wird.
Die vorliegende Erfindung schafft gleichfalls eine automatische Kalibrierung von Herstellungsprozeßvariationen und Photolithographie-Variationen, die über den integrierten Schaltungschip auftreten. Der Kalibrierungsprozeß wird durch ein Kalibrierungsaufzeichnungsgerät gesteuert, welches eine Mittelung von Daten ermöglicht, um in statistischer Weise die Kalibrierungsgenauigkeit zu verbessern. Ferner sind das Kalibrierungsaufzeichnungsgerät und die Verzögerungsleitung derart angeordnet, daß die Schaltung in indirekter Weise ihre eigene Verzögerung bezüglich einer genauen Zeitflanke messen kann, so daß sie ihren eigenen Betrieb während des Herstellungstestens überwacht.
Die vorliegende Erfindung kann eine Mehrzahl von Zeitfeineinstelluntersystemen umfassen, die zusammen mit einem einzigen Digital-Analog-Wandler integriert sind, um die Fähigkeit zur Bezugnahme auf verschiedene Verzögerungsleitungen pro integriertem Schaltungschip zu liefern, um feingestaffelte Verzögerungen für ein Eingangssignal oder mehrere Eingangssignale zu liefern. Die Erfindung schafft diese feinen Verzögerungseinstellungen durch digitale Programmierung der Kapazität eines Puffers.
Ferner ermöglicht die Schaltungsarchitektur gemäß der Erfindung eine größere Bandbreite (Durchsatz) bezogen auf bekannte Systeme.
Weitere Vorteile der vorliegenden Erfindung werden Fachleuten bei der Überprüfung der folgenden Zeichnungen und der detaillierten Beschreibung offensichtlich. Es zeigen:
Fig. 1 ein Blockdiagramm auf hohem Niveau eines Zeitfeineinstellsystemes gemäß der Erfindung;
Fig. 2 ein Blockdiagramm auf hohem Niveau von einem der in Fig. 1 gezeigten Zeitfeineinstelluntersystemen gemäß der Erfindung;
Fig. 3 ein Blockdiagramm eines der Verzögerungselemente gemäß Fig. 2 gemäß der vorliegenden Erfindung;
Fig. 4 ein Blockdiagramm eines Digital-Analog-Wandlersystems (DAW-Systems) gemäß der vorliegenden Erfindung;
Fig. 5 ein repräsentatives logisches Diagramm eines Pseudo-NMOS-Verzögerungselementes gemäß der vorliegenden Erfindung;
Fig. 6 ein repräsentatives logisches Diagramm eines Pseudo-PMOS-Verzögerungselementes gemäß der vorliegenden Erfindung;
Fig. 7 ein repräsentatives logisches Diagramm einer Verzögerungsleitung gemäß der vorliegenden Erfindung;
Fig. 8 ein repräsentatives logisches Diagramm eines verdrahteten ODER-Multiplexers gemäß der vorliegenden Erfindung;
Fig. 9 ein Blockdiagramm einer Zeitfeineinstellvorrichtung gemäß der vorliegenden Erfindung;
Fig. 10 ein Flußdiagramm eines bevorzugten Verfahrens einer PCNTRL-Signalkalibrierung, die bei einem bevorzugten Ausführungsbeispiel der Erfindung verwendet wird;
Fig. 11 ein Flußdiagramm eines bevorzugten Verfahrens einer Feinverzögerungskalibrierung, die bei einem bevorzugten Ausführungsbeispiel der Erfindung verwendet wird; und
Fig. 12 ein Flußdiagramm eines bevorzugten Verfahrens einer Grobverzögerungskalibrierung, die bei einem bevorzugten Ausführungsbeispiel der Erfindung verwendet wird.

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Allgemein liefert das System gemäß der vorliegenden Erfindung einen Weg zur Integration von Zeitfeineinstellvorrichtungen auf dem gleichen Chip unter Verwendung einer Technologie, wie beispielsweise der CMOS-Technologie, im Gegensatz zu der Bipolar-Technologie, um eine erhöhte Funktionalität bei verminderter Leistungsaufnahme zu schaffen.
Das System gemäß der Erfindung arbeitet zur Schaffung einer programmierbaren Verzögerungsleitung für ein oder mehrere Eingangssignale mit groben zeitlichen Flanken. Die programmierbare Verzögerung ist in der ersten Ordnung stabil bezüglich Schwankungen der Leistungsversorgung und der Temperaturen. Diese Stabilität ist erforderlich, um das Verhalten der zu testenden Schaltung von dem Verhalten des Testgerätes selbst zu trennen. Insbesondere wird eine verminderte Drift für die logischen Elemente erhalten, die in CMOS-Technologie unter Verwendung von Pseudo-NMOS-(n-KanalMOS)-Feldeffekt transistor-(FET)-Schaltungen implementiert sind.
Die vorliegende Erfindung findet Anwendung in elektronischen Geräten, bei denen die zeitliche Lage der ansteigenden oder fallenden Flanke eines Signales kritisch ist. Ein Ausführungsbeispiel eines derartigen Anwendungsfalles betrifft ein Computertestsystem, welches für die Überprüfung bzw. das Testen integrierter Schaltungen eingesetzt wird. Pseudo-NMOS- Implementierungen werden verwendet, um negative Zeitflanken oder Taktflanken zu verzögern. Weitere Ausführungsbeispiele des Erfindungsgegenstandes umfassen Pseudo-PMOSSchaltungen für die gesteuerte Verzögerung positiver zeitlicher Flanken. Wiederum andere Ausführungsbeispiele der vorliegenden Erfindung umfassen Pseudo-NMOS/PMOS-Schaltungen für die gesteuerte Verzögerung sowohl negativer als auch positiver Flanken. Die spezielle Verzögerung kann entweder durch abwechselnde Anordnung von Pseudo-PMOS-Elementen und Pseudo-NMOS-Elementen oder durch Aufbau eines Elementes sowohl mit PMOS-Steuerspannungen als auch mit NMOS-Steuerspannungen realisiert werden.
Diese Pseudo-NMOS-Schaltungen, (welche nachfolgend auch als PNMOS-Schaltungen bezeichnet werden), sind derart genannt, da sie eine Verhältnis-Logik implementieren, wie dies bei Schaltungen der Fall ist, die unter Verwendung der NMOS- Technologie implementiert sind. Die PNMOS-Technik wird unter Verwendung eines p-Kanal-MOSFET mit einer Steuerspannung implementiert, die analog zur Verarmungsbetriebsart-NMOS- FETs ist. Pseudo-PMOS-Ausführungsbeispiele, die unter Verwendung von n-Kanal-MOSFETs implementiert sind, kommen gleichfalls in Betracht.
Übliche Verarmungsmode-NMOS-FETs haben eine negative Schwellenspannung, was bedeutet, daß der Kanal des FET leitfähig ist, wenn eine Spannung von Null Volt an seine Gateelektrode angelegt wird. Bei Pseudo-NMOS-Schaltungen wird eine Steuerspannung an die Gateelektrode eines PMOS-FET eines standardmäßigen CMOS-Gerätes derart angelegt, daß der PMOS-FET die ganze Zeit leitfähig bleibt. Beispielsweise wird ein Pseudo-NMOS-Inverter durch Treiben des Gate des PMOS-FET eines CMOS-Inverters mit einer Steuerspannung gebildet. Daher bleibt der PMOS-FET eingeschaltet. Als Ergebnis arbeitet der CMOS-Inverter ähnlich wie ein NMOS-Inverter, bei dem der Last-FET, der an die Versorgungsspannung gekoppelt ist, ständig eingeschaltet ist und das Eingangssignal verwendet wird, um das Gate des NMOS-FET des CMOS-Inverters zu steuern. Daher wird die Pseudo-NMOS-Schaltung aus einer Standard-CMOS-Schaltung mit einem PMOS-FET und einem NMOS-FET gebildet, die einen reinen NMOS-Inverter technisch nachahmen, obwohl diese Schaltung in technischem Sinne keine NMOS- Schaltung darstellt.
Die vorliegende Erfindung wird nunmehr unter Bezugnahme auf die Blockdiagramme der Fig. 1 bis 12 erläutert.
Fig. 1 zeigt ein Blockdiagramm mit einer Struktur auf hohem Niveau bezüglich eines Zeitfeineinstellsystemes 101, welches verwendet wird, um eine veränderliche Anzahl (n) von genau gesteuerten Ausgangssignalen 102 mit fein abgestimmten zeitlichen Flanken aufgrund einer veränderlichen Anzahl (n) von Eingangssignalen 103 mit groben zeitlichen Flanken zu schaffen.
Das System besteht aus zwei grundlegenden Schaltungsblöcken: einem Stromspiegel-Digital-Analog-Wandler (DAW) 104 und einem oder mehreren Zeitfeineinstellblöcken 106, 108, 110, die mit den Bezugszeichen TV&sub1;, TV&sub2; und TVn bezeichnet sind. Jede Zeitfeineinstellschaltung 106 bis 110 kann verwendet werden, um ein Eingangssignal 103 zu verzögern, um ein zeitlich verzögertes Ausgangssignal 102 zu schaffen. Die n-Eingangssignale 103 werden einer der Zeitfeineinstellvorrichtungen 106, 108, 110 zugeführt, um die groben zeitlichen Flanken einzustellen, um n-Ausgangssignale 102 mit feinen zeitlich abgestimmten Flanken zu schaffen.
Der Stromspiegel-DAW 104 erzeugt ein Steuerspannungssignal (PCNTRL) 112, welches automatisch Temperaturschwankungen und Leistungsversorgungsschwankungen kompensiert, wie nachfolgend detailliert unter Bezugnahme auf Fig. 4 erläutert werden wird. Der Stromspiegel-DAW 104 ist derart programmierbar, daß das PCNTRL-Signal 112 so eingestellt werden kann, daß eine Verzögerungssteuerung geschaffen wird. Diese Steuerung kann auch verwendet werden, um Prozeßvariationen einzustellen. Das PCNTRL-Signal wird jeder Zeitfeineinstellvorrichtung 106, 108, 110 zugeführt, die auf dem Chip des Zeitfeineinstellsystemes 101 angeordnet sind.
Fig. 2 zeigt ein Blockdiagramm eines Zeitfeineinstelluntersystemes 106 und seiner Unterstützungsschaltung. Wie in Fig. 2 dargestellt ist, empfängt das Zeitfeineinstelluntersystem 106 das PCNTRL-Signal 112 und das Dateneingangssignal 203 und liefert ein Datenausgangssignal 204 als Ergebnis der Funktionalität der Zeitfeineinstellvorrichtung und der Unterstützungsschaltung.
Insbesondere umfaßt die Unterstützungsschaltung für die Zeitfeineinstellvorrichtung 106 eine Verzögerungsleitung 206. Die Verzögerungsleitung 206 umfaßt einen Block 208, der einen oder mehrere Verzögerungselementblöcke 210, 212, 214 und einen verdrahteten ODER-Multiplexer 215 umfaßt. Der verdrahtete ODER-Multiplexer 215 ist elektrisch mit den Verzögerungselement 210 bis 214 über Verbindungen 216 gekoppelt. Die speziellen Eigenschaften der Verzögerungselemente 210, 212 und 214 sowie der Verzögerungsleiter 206 werden nachfolgend unter Bezugnahme auf die Fig. 5 und 6 sowie unter Bezugnahme auf die Fig. 7 und 8 detailliert erläutert.
Fig. 3 zeigt ein Blockdiagramm eines der Verzögerungselemente 210, die in dem Block 208 enthalten sind. Das Verzögerungselement 210 bewirkt mittels einer digitalen Steuerung die Hinzufügung von Kapazitäten von äußerst geringen Beträgen, um feinabgestuft eine Verzögerung des Eingangssignales 203 zu bewirken. Das Verzögerungselement 210 empfängt das PCNTRL-Signal 112 und das Eingangssignal 203 sowie ein Steu erbuseingangssignal 306. Das PCNTRL-Signal 112 wird als Spannung einem Pseudo-NMOS-Inverter 307 zugeführt, der dieses invertiert und das Eingangssignal 203 puffert.
Ein Satz von Kondensatorbankschaltungen 308 ist mit einem inneren Knoten 310 verbunden. Die Kondensatorbankschaltungen 308 liefern programmierbare Kapazitäten an den inneren Knoten 310. Daher können kleine Beträge der Kapazitäten an den inneren Knoten 310 über eine digitale Steuerung addiert werden. Insbesondere werden die Kondensatorbankschaltungen 308 über eine binäre Schaltung und Thermometerdecoder-Logikschaltung 312, welche über den Steuerbuseingang 306 angeschlossen ist, abgestimmt. Die Decoderlogikschaltung 312 legt ein binäres Steuersignal an die Kondensatorbankschaltung 308 entsprechend eines speziellen digitalen Eingangssignales an, welches durch den speziellen Anwendungsfall bestimmt wird. Die Decoderlogikschaltung 312 liefert eine zusätzliche Thermometerdecodierung zur Steuerung weiterer Kondensatorschaltungsbänke, um Nichtlinearitäten in der Schaltung zu vermindern.
Der Knoten 310, an den eine bestimmbare Menge von Kapazitäten von der Kondensatorschaltungsbank 308 angelegt wird, wird verwendet, um einen zweiten Pseudo-NMOSInverter 314 zu steuern, der gleichfalls das PCNTRL-Signal 112 als Steuerspannung empfängt. Das vorliegende Signal an dem Knoten 310 wird wiederum durch den Inverter 314 invertiert, um ein verzögertes, fein abgestimmtes Ausgangssignal 318 zu schaffen, das den gleichen logischen Zustand wie das Eingangsignal 203 hat.
Da der DAW 104 zu einer stabilen Feststromquelle in Bezug gesetzt ist, wie nachfolgend detailliert erläutert wird, bewirkt das PCNTRL-Signal 112 eine automatische Anpassung hinsichtlich Temperaturvariationen und Leistungsversorgungsvariationen. Mit anderen Worten wird unter einer theoretischen Betrachtung eine "feste" Verzögerung unabhängig von Leistungsversorgungsvariationen und Temperaturvariationen ge schaffen, wodurch dem System ein einzigartiges Verfahren der Temperaturkompensation und Leistungsversorgungskompensation verliehen wird.
Ein repräsentatives Logikdiagramm des DAW 104 gemäß der vorliegenden Erfindung wird nachfolgend unter Bezugnahme auf Fig. 4 erläutert. Der DAW 104 ist gemäß dieser Darstellung mit einem programmierbaren Pseudo-NMOS-(PNMOS)-Kapazitätsverzögerungselement 210 über eine Spannungssteuerung oder ein PCNTRL-Signal 112 verbunden, das von einem Knoten 108 als Abgriff abgeleitet wird. Der DAW 104 umfaßt einen PMOS- FET 410, dessen Gate und Drain mit Analogstromquelle 412 verbunden sind. Diese Verbindungen schaffen den Knoten 408, der eine automatische Einstellung bewirkt, um eine Spiegelung der gleichen Stromgröße (Iref) vorzunehmen, welche durch die Stromquelle 412 zugeführt wird.
Eine Mehrzahl von PMOS-FET-Bankschaltungen 414, 416, 418, 420, 422 und 430 sind schaltbar mit dem Knoten 408 des DAW 104 verbunden, um kleine Spannungseinstellungen des Knotens 408 zu ermöglichen. Bei einem bevorzugten Ausführungsbeispiel umfaßt die Schaltungsbank 414 einen FET, die Schaltungsbank 416 zwei FETs, die Schaltungsbank 418 vier FETs, die Schaltungsbank 420 acht FETs und die Schaltungsbänke 422 bis 430 jeweils 16 FETs.
Die Spannungseinstellungen werden durch einen digitalen Eingang 432 gesteuert, der in einem digitalen Format die erforderliche Einstellung festlegt. Wie durch einen Decoder 434 verdeutlicht wird, wird das digitale Eingangssignal 432 decodiert, um in schaltbarer Weise ausgewählte FET-Bänke mit dem Knoten 408 zu verbinden. Dies gestattet es, daß bestimmte Größen der FET-Breiten von den Bänken 414 bis 430 zu der Breite des PMOS-FET 410 addiert werden. Die Ausgangsleitung des Decoders 434, der der Schaltungsbank 414 entspricht, stellt das niedrigstwertige Bit (LSB) dar, während die Leitung entsprechend der Schaltungsbank 430 das höchstwertige Bit (MSB) darstellt. Der Strom, der gespiegelt für das PNMOS-Verzögerungselement 210 erzeugt wird, wird durch das Breiten-Längen-Verhältnis der Gesamtzahl der PMOS-FETs in dem DAW 104 und durch das Breiten-Längen-Verhältnis des PNMOS-Verzögerungselementes 210 festgelegt. Diese Beziehung folgt folgender Gleichung:
Igespiegelt = (WPNMOS/LPNMOS)/(WDAW/LDAW) · IREF [es sei angenommen, daß Sättigung vorliegt]
Die FET-Breite des Stromspiegel-DAW 104 ist veränderlich, wie durch folgende Gleichung wiedergegeben wird:
WDAW = W&sub0; + NWi
In dieser Gleichung bezeichnen:
W&sub0; = die anfängliche äquivalente Kanalbreite des Systemes,
N = der Wert des digitalen Eingangs 432, und
Wi = die Kanalbreite des FET mit dem niedrigstwertigen Bit (LSB)
Daher gilt für den gespiegelten Strom folgende Gleichung:
Igespieglt = WPNMOS/LPNMDS/(W&sub0; + NWi)/LDAW · IREF
In dieser Gleichung wird von der Annahme ausgegangen, daß sich sämtliche FETs in ihrer Sättigung befinden, wobei diese Annahme jedoch nicht immer erfüllt ist. Nichtsdestoweniger ist diese Gleichung hilfreich, um die Betriebsweise des DAW- Systemes zu verdeutlichen.
Da die Ausgangsspannung (PCNTRL112) durch einen Stromspiegel gesteuert wird, kompensiert der DAW 104 Änderungen der Temperatur und der Leistungsversorgung, so daß der Strom IREF reflektiert wird, wie dies durch die obigen Gleichungen beschrieben wird.
Zwei verschiedene Arten der Decodierung werden durch den Decoder 434 eingesetzt. Bei dem bevorzugten Ausführungsbeispiel ist eine Vielzahl von PMOS-FET-Schaltungsbänken mit dem DAW 104 an einem Knoten 408 verbunden. Die PMOS-FET- Schaltungsbänke 420 bis 430 liefern das MSB (höchstwertige Bit) für den Stromspiegel. Diese Bits werden unter Verwendung einer Thermometerdecodierungsmethode decodiert, bei der inkrementale Einheiten ohne binäre Gewichtung decodiert werden. Ein Beispiel dieser sogenannten Thermometerdecodierung für die Werte Null bis Drei ist in der Tabelle 1 dargestellt.

Digitaler Wert Decodiertes Ergebnis

0 Alle Bits sind ausgeschaltet
1 Erstes Bit eingeschaltet; eingeschaltet bleiben
2 Zweites Bit zusätzlich zu dem ersten eingeschaltet; eingeschaltet bleiben
3 Drittes Bit zusätzlich zu dem ersten und zweiten Bit eingeschaltet. Beachte, daß das dritte Bit nach "eingeschaltet" geht.

Tabelle 1

Im Gegensatz hierzu liefern die PMOS-FET-Schaltungsbänke 414 bis 418 die niedrigstwertigen Bits (LSB) des Stromspiegels. Diese Schaltungsbänke werden ausgewählt, indem ein binäres Decodierungsverfahren ausgewählt wird. Hierbei wird gemäß einer standardmäßigen binären Gewichtung decodiert.
Der Teilerpunkt, zwischen dem binären Decodieren und dem Thermometer-Decodieren wird durch die spezielle Anwendung festgelegt. Bei einem bevorzugten Ausführungsbeispiel bewirkt der Teilerpunkt in einer FET-Schaltungsbank mit 16 PMOS-FETs ein 16-zu-1 MSB-zu-LSB-Verhältnis. Dieses Verhältnis steht im Gegensatz zu einem 64-zu-1 MSB-zu-LSB-Verhältnis, falls eine strikte binäre Decodierung durch die gesamte Gruppe der FET-Schaltungsbänke eingesetzt wird. Der sich ergebende Effekt besteht darin, daß eine Gerätefehlanpassung aufgrund der Verarbeitung auf das 16-zu-1 MSB-zu-LSB-Verhältnis reduziert wird.
Die Spannung an dem Knoten 408 erhöht sich nicht-linear mit N, wobei N der Wert des digitalen Eingangssignales 432 ist. Das PCNTRLSignal 112, das an dem Knoten 408 erzeugt wird, wird dem variablen Kapazitätsverzögerungselement 210 zugeführt, um das Verzögerungselement 210 in die Lage zu versetzen, auf das Eingangssignal 203 mit den groben zeitlichen Flanken eine spezielle Verzögerung auszuüben. Wie nachfolgend detaillierter erläutert werden wird, schafft das Verzögerungselement 210 ein zeitlich fein abgestimmtes Ausgangssignal 316 (vergleiche Fig. 3).
Die Funktion des digitalen Eingangssignales 432 und des PCNTRL-Signales 112 (der gespiegelte Strom an dem Knoten 408) sind umgekehrt proportional zu N gemäß folgender Gleichung:
Igespiegelt = WPNMOS/LPNMOS/(W&sub0; + NWi)/LDAW · IREF (es sei angenommen, daß Sättigung vorliegt)
Hieraus folgt:
(VGS - VT)² = IREF/K(W&sub0; + NWi)/LDAW (es sei angenommen, daß Sättigung vorliegt)
In dieser Gleichung ist VGS äquivalent zu dem PCNTRL-Signal 112, wobei hierauf als positive Versorgungsspannung 411 Bezug genommen wird. VT bezeichnet die Schwellenspannung des PMOS-FET 410 und der PMOS-FET-Schaltungsbänke 414 bis 430.
Obwohl sowohl die Spannung als auch der Strom von dem DAW 104 in einer umgekehrten Beziehung zu N stehen, ist die Verzögerung, die durch das Verzögerungselement 210 geschaffen wird, proportional zu dem digitalen Eingangssignal 432. Dieses Merkmal der vorliegenden Erfindung wird am besten dadurch verdeutlicht, daß die zeitliche Größe betrachtet wird, die erforderlich ist, um den Kondensator C mit einem konstanten Strom zu laden.
I = CdV/dt
näherungsweise gilt:
ΔT = CΔV/I
Indem der gespiegelte Strom von dem DAW 104 für den Wert I in die obige Gleichung eingesetzt wird, ergibt sich:
ΔT = CΔV/(WPNMO/LPMOS)/(W&sub0; + NWi) · IREF
Anders ausgedrückt läßt sich diese Gleichung folgendermaßen formulieren:
ΔT = CΔV/IREF · (W&sub0; + NWi)/LDAW/WPNMOS/LPNMOS
Daher wird die lineare Verzögerung für die oben angegebene Situation durch folgende intrinsische Verzögerung gegeben:
(CΔV/IREF · W&sub0;/LDAW/WPNMOS/LPNMOS)
Hierzu addiert sich folgende diskrete Verzögerungszeit:
(NC ΔV/IREF · Wi/LDAW/WPNMOS/LPNMOS)
Diese Größe wird durch die digitale Programmierung von dem digitalen Eingangssignal 432 addiert.
Das Verzögerungselement 210 der vorliegenden Erfindung, das in Fig. 5 gezeigt ist, wird nachfolgend erläutert. Die grundlegende Schaltungsarchitektur des Verzögerungselementes 210 umfaßt einen Pseudo-NMOS-Puffer oder einen Pseudo-PMOS- Puffer, der aus zwei Pseudo-NMOS-Invertern oder zwei Pseudo- PMOS-Invertern 307 und 314 mit einer programmierbaren Kapazität 308 aufgebaut ist, die zu dem inneren Knoten 310 zwischen Invertern 307 und 314 hinzugefügt ist.
Die Pseudo-NMOS-Schaltung, die in Fig. 5 gezeigt ist, bewirkt eine feine zeitliche Abstimmung der negativen zeitlichen Flanke des Eingangssignales 203. Eine Pseudo-PMOS- Schaltung, wie sie in Fig. 6 gezeigt ist, liefert eine feine zeitliche Abstimmung einer positiven Zeitflanke des Ein gangssignales 203. Gleiche Bezugszeichen in diesen Figuren bezeichnen identische oder funktional ähnliche Elemente.
Die Gates der PMOS-FETs 502 und 504 der Pseudo-NMOS-Inverterausführungsform, die in Fig. 5 gezeigt ist, sowie die Gates der NMOS-FETs 606 und 608 der Pseudo-PMOS-Inverterausführungsform, die in Fig. 6 gezeigt ist, werden durch das PCNTRL-Signal 112 angesteuert, das durch den DAW 104 erzeugt wird. Wie erläutert wurde, stellt eine unabhängige Variable N die digitalen Eingangssignale 432 für den DAW dar. Die Übertragungsfunktion zwischen dem Ausgangssignal des Stromspiegels und dem digitalen Eingangssignal steht in einer umgekehrt proportionalen Beziehung zu N. Da der DAW zu einer stabilen Feststromquelle in Beziehung steht, stellt das PCNTRL-Signal 112 automatisch Temperaturveränderungen und Leistungsversorgungsveränderungen ein. Daher wird eine Temperaturkompensation und eine Leistungsversorgungskompensation für die Pseudo-NMOS-Inverter und die Pseudo-PMOS-Inverter geschaffen.
Das PCNTRL-Signal 112 reguliert den Ladestrom (der von dem DAW gespiegelte Strom), mit dem die veränderliche Kapazität 308 geladen wird, und wird verwendet, um die Verzögerung des Puffers 210 einzustellen. Für die Zwecke der vorliegenden Erfindung wird das PCNTRL-Signal 112 gleichfalls zur Eliminierung von Prozeßvariationen eingesetzt, um auf diese Weise eine nominale Zeitverzögerung zu erhalten. Durch Änderung des Spiegelverhältnisses des DAW ändert sich der Ladestrom. Die Ladezeit zum Laden des inneren Knoten ist umgekehrt proportional zu dem Ladestrom. Jedoch ist der Ladestrom umgekehrt proportional zu der DAW-FET-Breite. Daraus folgt, wie bereits erwähnt wurde, daß die Verzögerung proportional zu der DAW-FET-Breite ansteigt.
Die veränderliche Kapazität 308 gemäß der vorliegenden Erfindung wird erhalten, indem die Gate-Source-Spannung (VGSS) von einem oder von mehreren NMOS-FETs moduliert wird. Die Gate-Elektrode eines jeden NMOS-FET ist mit dem inneren Kno ten 310 des Puffers 210 verbunden. Die Sourceelektrode und die Drainelektrode sind miteinander kurzgeschlossen. Die Gate-Kapazität wird wirksam in die Schaltung eingeschaltet oder aus der Schaltung herausgeschaltet, indem der Source- Drain-Knoten mit der negativen bzw. positiven Versorgungsspannung beaufschlagt wird. Daher können kleine, fein gesteuerte Größen der Kapazität zu dem inneren Knoten 310 über eine digitale Steuerung zugefügt werden. Für Fachleute ist es offenkundig, daß die Größe des Kondensator-FET derart gewählt ist, daß eine feine Zeitabstimmungsauflösung, die von dem Anwendungsfall der Erfindung gefordert ist, erzielt wird. Die Anzahl der an den inneren Knoten angebrachten Kondensatoren ist durch die Erfordernisse des Dynamikbereiches vorgegeben. Da die Verzögerung des Elementes linear proportional zu der Kapazität des inneren Knotens ist, bietet diese Technik eine lineare Beziehung zwischen der programmierten Kondensatoreinstellung und der Verzögerung der Schaltung. Für die Zwecke der vorliegenden Erfindung werden Kondensatoren höherer Ordnung als Kondensatorschaltungsbänke implementiert, um Nichtlinearitäten zu reduzieren.
Eine Pseudo-NMOS-Implementierung gemäß Fig. 5 wird verwendet, um negative zeitliche Flanken zu verzögern. Weitere Ausführungsbeispiele der Erfindung umfassen Pseudo-PMOS- Schaltungen für eine gesteuerte Verzögerung positiver zeitlicher Flanken (vergleiche Fig. 6). Wiederum weitere Ausführungsbeispiele der vorliegenden Erfindung umfassen Pseudo-NMOS/PMOS-Schaltungen für die gesteuerte Verzögerung sowohl der positiven als auch der negativen Flanken. Diese spezielle Verzögerung kann erzielt werden, indem entweder Pseudo-PMOS (PPMOS)-Elemente und Pseudo-NMOS (PNMOS)-Elemente abwechselnd angeordnet werden oder indem ein Element sowohl mit PMOS- wie auch mit NMOSSteuerspannungen realisiert wird.
Wie in Fig. 5 gezeigt ist, umfaßt das PNMOS-Verzögerungselement 210 Inverter 307 und 314 und verschiedene Kondensatorschaltungsbänke 518, 524, 528, 534, 538 und 544, die allge mein mit dem Bezugszeichen 308 bezeichnet sind und von der Decoderschaltung 312 angesteuert werden und in Parallelschaltung mit dem inneren Knoten 310 verbunden sind.
Der Inverter 307 umfaßt einen PMOS-FET 502, dessen Gate- Elektrode mit dem PCNTRL-Signal 112 verbunden ist. Der PMOS-FET 512 bleibt ständig eingeschaltet, jedoch ist dessen Leitfähigkeit durch Änderung der Spannung des PCNTRL-Signales 112 veränderlich. Das Einstellen dieser Spannung modelliert das Laden der Kapazität an dem inneren Knoten 310.
Der Inverter 307 umfaßt gleichfalls einen NMOS-FET 506, der ein Eingangssignal 203 empfängt, das an dessen Gate-Elektrode anliegt. Der PMOS-FET 502 und der NMOS-FET 506 arbeiten zusammen, um das Eingangssignal 203 zu invertieren. Ein invertiertes Ausgangssignal von dem Inverter 307 wird an dem Knoten 310 durch die genannte Kondensatorschaltungsbank 308 verzögert, welche schaltbar mit dem Knoten verbunden ist.
Die Kondensatorschaltungsbänke der niedrigen Ordnung (FET- Schaltungsbänke mit weniger als acht FETs) werden durch Steuersignale G1 bis G3 aktiv geschaltet (vergleiche Leitungen 520, 522 und 526). Wenn sie aktiv sind, d. h. eingeschaltet sind, arbeiten die FETs wie Kondensatoren und bilden eine Ladungssenke für den Knoten 310, um dadurch ein Signal zu verzögern, das sich von dem Inverter 307 zu dem Inverter 314 ausbreitet. Steuersignale G1 bis G3 sind boole'sch codiert, um eine zusätzliche Kapazität an den Knoten 310 in einer linearen Art anzulegen. Die Bits höherer Ordnung (FET-Schaltungsbänke mit acht oder mehr FETs) werden durch die Steuersignale G4 und G5 aktiv geschaltet (vergleiche Leitungen 530, 532). Die Steuersignale G4 und G5 sind Thermometer-codiert, um ein Vorrichtungsfehlanpassung aufgrund von Prozeßtoleranzen zu minimieren. Die Leitungen 520, 522, 526, 530, 532 umfassen den Steuerbus 306, der oben unter Bezugnahme auf Fig. 3 diskutiert wurde. Eine erste Kondensatorschaltungsbank 518 umfaßt einen NMOS-FET, der in Parallelschaltung mit seinem Gate an den Knoten 310 ange schlossen ist und einen kurzgeschlossenen Source-Drain-Knoten hat, der durch das Gate-Steuereingangssignal G1 auf der Leitung 520 gesteuert wird. Das Signal G1 wird durch einen Inverter 521 logisch invertiert und gepuffert. Das Eingangssignal G1 ist das niedrigstwertige Bit (LSB) des Steuerwortes, welches die Eingangssignale G1 bis G5 umfaßt. Das Gatesteuereingangssignal G2 auf der Leitung 522 wird durch einen Inverter 523 invertiert und gepuffert und steuert den kurzgeschlossenen Source-Drain-Knoten eines Paares von parallel geschalteten FETs, welche die Kondensatorbank 524 bilden. Die Kondensatorbank 524 ist mit dem Knoten 310 verbunden, um das nächsthöherwertige Bit des Knotens zu steuern. Ein Gate- Steuereingangssignal G3 auf der Leitung 526, welches durch einen Inverter 527 invertiert wird, steuert eine Gruppe von vier FETs, die zusammen eine Kondensatorschaltungsbank 528 bilden. Die Kondensatorschaltungsbank 528 liegt parallel zu dem Knoten 310 über die Gates der Kondensatorschaltungsbank 528, um das nächsthöherwertige Bit des Knotens zu steuern.
Ein logisches NOR-Gate 529 für ein Gate-Steuereingangssignal G4 auf der Leitung 530 und ein Gate-Steuereingangssignal G5 auf der Leitung 532 steuert den Source-Drain-Knoten einer Kondensatorschaltungsbank 534. Die Schaltungsbank 534 umfaßt acht NMOS-FETs, die das nächsthöherwertige Bit der Verzögerung für den Knoten 310 bilden. Ein Inverter 535 erzeugt ein invertiertes Ausgangssignal 536 des Gate-Steuereingangssignales G4. Ein Ausgangssignal 536 steuert den Source-Drain- Knoten einer Kondensatorschaltungsbank 538 mit acht NMOS- FETs, die eine kapazitive Verzögerung für das nächst-höherwertige Bit an dem Knoten 310 bilden. Die Gate-Steuereingangssignale G4 und G5 werden an jeweilige Eingangsanschlüsse eines logischen NAND-Gatters 540 angelegt. Ein Ausgangssignal 542 des logischen NAND-Gatters 540 steuert den Source-Drain-Knoten einer Kondensatorschaltungsbank 544. Die Kondensatorschaltungsbank 544 umfaßt acht NMOS-FETs, die eine kapazitive Verzögerung des höchstwertigen Bits (MSB) für den Knoten 310 bilden.
Es sei angemerkt, daß die FETs der ersten vier Kondensatorschaltungsbänke in einer binären Art angeordnet sind (1, 2, 4, 8), um programmierte Kapazitätsfähigkeiten zu liefern, die durch eine binäre Decodierung der Eingänge G1 bis G3 geliefert werden. Die beiden höchstwertigen Bits G4 und G5 werden in einer Thermometer-Art in der Weise decodiert, daß die Kondensatorschaltungsbank 308 aus acht NMOS-FETs anstelle des darauffolgenden binären Äquivalentes von sechzehn gebildet ist. Die Thermometer-Decodierung ist derart, daß die drei Acht-FET-Kondensatorbänke 534, 538 und 544 in einer monotonen Weise eingeschaltet werden, wenn die Eingangssignale G4 und G5 von einer binären Null (00&sub2;) bis zu einer binären Drei (11&sub2;) ansteigen.
Das verzögerte Signal an dem Knoten 310, das durch die Kondensatorschaltungsbänke 308 gebildet wird, ist ein Eingangssignal des Gates des NMOS-FET 508 des Inverters 314. Der Inverter 314 umfaßt den NMOS-FET 508 und den PMOS-FET 504, wobei das PCNTRL-Signal 112 mit dem Gate des PMOS-FET 504 verbindbar ist, so daß dessen Leitfähigkeit einstellbar ist.
Das verzögerte Datensignal an dem Knoten 310 wird dann erneut invertiert, um ein Datenausgangssignal 316 zu erzeugen, das logisch mit dem Dateneingangssignal 203 konsistent ist.
Wie in Fig. 6 gezeigt ist, hat das Pseudo-PMOS-Verzögerungselement einen Eingang 203, der mit dem Gate des p-Kanal-FET 602 des ersten Inverters 307 verbunden ist. Der Ausgang des ersten Inverters 307 ist mit dem Gate des p-Kanal-FET 604 des zweiten Inverters 314 verbunden. Das PCNTRL-Signal 112 ist mit dem Gate der n-Kanal-FETs 606 und 608 verbunden. Diese Umkehrung des Steuersignales und der Eingangssignale gestattet eine gesteuerte Verzögerung der positiven Signalflanken.
Die Verzögerungsleitung 206 gemäß der vorliegenden Erfindung wird nunmehr erläutert. Die Verzögerungsleitung ist eine Strukturkombination von Verzögerungselementen 210, die elektrisch mit einem in PNMOS-Schaltungstechnik aufgebauten ODER-Multiplexer 215 (MUX) verbunden sind (vergleiche Fig. 2). Insbesondere ist eine Gruppe von Verzögerungselementen seriell derart angeordnet, daß der Datenausgang von einem Verzögerungselement mit dem Dateneingang des nächsten Verzögerungselementes verbunden ist. Ein Teil dieser Gruppe von gestapelten Verzögerungselementen wird verwendet, um die Eingangssignalflanke in kleinen zeitlichen Inkrementen zu verzögern, während ein anderer Teil dieser Gruppe der gestapelten Verzögerungselemente verwendet wird, um große zeitliche Verzögerungen zu bewirken. Ein weiterer Teil dieser Gruppe kann zu Kalibrierungszwecken eingesetzt werden.
Fig. 7 zeigt ein logisches Diagramm einer Struktur auf hohem Niveau bezüglich eines bevorzugten Ausführungsbeispieles der Verzögerungsleitung 210 der vorliegenden Erfindung. Die Verzögerungsleitung 206 umfaßt in Reihe geschaltete Verzögerungselemente 706 bis 726 und einen PNMOS-geschalteten ODER- Multiplexer 215. Die Verzögerungselemente 706, 708 und 714 umfassen feine Verzögerungselemente F&sub1;, F&sub2;, ...., Fn, während die Verzögerungselemente 716, 718, und 726 grobe Verzögerungselemente C&sub1;, C&sub2;, ...., Cn haben. Das Eingangssignal 203 mit groben zeitlichen Flanken wird an den Eingang des Elementes 706 angelegt.
Die Anzahl der Verzögerungselemente wird durch die gewünschte Anwendung der Verzögerungsleitung 206 bestimmt. Die Anzahl der feinen Verzögerungselemente (F&sub1;, F&sub2;, ...., Fn) ist derart gewählt, daß der kombinierte Bereich der feinen Verzögerungselemente den Bereich eines groben Verzögerungselementes umfaßt, jedoch nicht eine maximale intrinsische Verzögerungsfestlegung überschreitet, die folgendermaßen lautet:
Intrinsische_Verzögerung = feine_intrinsische_Verzögerung + Multiplexer_Verzögerung
Gesamtverzögerung = intrinsische_Verzögerung + feine_programmierte_Verzögerung + grobe_programmierte_Verzögerung
Jedes feine Verzögerungselement hat einen Steuereingang GF1-n (1 : 5), der dem Steuerbus 306 gemäß Fig. 3 entspricht, und hat ferner Leitungen G1 bis G5, wie des in den Fig. 5 und 6 gezeigt ist. Die Steuereingänge GF1-n (1 : 5) legen die Größe der Verzögerung fest, die durch das entsprechende feine Verzögerungselement vorzunehmen ist. In ähnlicher Weise hat jedes grobe Verzögerungselement einen Steuereingang GC1-n (1 : 5), der die Größe der Verzögerung festlegt, welche durch das entsprechende grobe Verzögerungselement vorzunehmen ist.
Das letzte feine Verzögerungselement F1 und alle groben Verzögerungselemente 716 bis 726 haben jeweils Abgriffe an ihren jeweiligen Ausgängen D(1), D(2), ...., D(N) für den PNMOS-geschalteten ODER-Multiplexer 215. Eine nominale grobe Verzögerung wird durch jedes grobe Verzögerungselement durch Steuern der jeweiligen Kondensatorschaltungsbank eingestellt. Daher arbeitet der PNMOS-geschaltete ODER-Multiplexer 215, indem die hereinkommende Flanke abgegriffen wird, nachdem eine ganze Zahl S (1 : N) von nominalen groben Verzögerungen auf die hereinkommende Flanke ausgeübt wurden, wie dies durch den Auswahlbus 748 festgelegt ist.
Der Auswahlbus 748 bewirkt eine individuelle digitale Steuerung für jedes abgegriffene Ausgangssignal D(1) bis D(N), welche durch den PNMOS-geschalteten ODER-Multiplexer 215 empfangen werden. Die Bitgröße des Auswahlbusses 748 wird durch den speziellen Anwendungsfall festgelegt. Ferner empfängt der PNMOS-geschaltete ODER-Multiplexer 215 das PCNTRL-Signal 112, welches eine Steuerung der PMOS-Gates der Pseudo-NMOS-Implementierungen des PNMOS-geschalteten ODER- Multiplexers 215 bewirkt.
Die Verzögerungsleitung 206 ermöglicht eine Kombination der feinen Verzögerung, die durch die Verzögerungselemente F&sub1;, ...., Fn erzeugt wird, mit der groben Verzögerung, welche durch die groben Verzögerungselemente C&sub1;, ...., Cn erzeugt wird. Daher wird das Ausgangssignal 204 mit einer fein eingestellten Flanke von dem Eingangssignal 203 mit einer zeitlich groben Flanke erhalten, indem eine geeignete Anzahl von feinen und groben Verzögerungen ausgeführt wird. Das Ausgangssignal 204 mit der fein eingestellten Flanke hat eine konstante intrinsische Verzögerungskomponente, welche durch die feine Verzögerung und den PNMOS-geschalteten ODER-Multiplexer 215 bewirkt wird.
Fig. 8 zeigt ein Feldeffekttransistor-Pegeldiagramm einer Multiplexerausführung des PNMOS-geschalteten ODER-Multiplexers 215 gemäß Fig. 7 nach der vorliegenden Erfindung. Der PNMOS-geschaltete ODER-Multiplexer 215 ist unter Verwendung der Pseudo-NMOS-Technologie implementiert. Der Bus 216 liefert das gewünschte Eingangssignal für den Multiplexer 215 aufgrund einer beliebigen Anzahl (N) von Verzögerungseingangssignalen D(1), D(2), ...., D(N). Der PNMOS-geschaltete ODER-Multiplexer 215 empfängt das PCNTRL-Signal 112, um die PMOS-Gates der Pseudo-NMOS-Ausführungsform des PNMOS-geschalteten ODER-Multiplexers 215 anzusteuern. Ein Auswahlbus 748 mit N Eingängen (S[1 : N]) liefert ein digitales Steuersignal zur Auswahl eines beliebigen Eingangsignales aus N Verzögerungseingangssignalen D(1), D(2), ...., D(N).
Eine Mehrzahl von NMOS-FETs 802a, 802b, ...., 802n sind mit entsprechenden PMOS-FETs 822a, 822b, ...., 822n verbunden, um invertierte Ausgangsknoten 842a, 842b, ...., 842n zu bilden. Jedes einzelne Verzögerungseingangssignal D(1) bis D(N) ist mit einem Gate eines entsprechenden NMOS-FETs 802 verbunden. Bei dieser PNMOS-Ausführungsform des PNMOS-geschalteten ODER-Multiplexers 215 wird jeder PMOS-FET 822 durch das PCNTRL-Signal 112 gesteuert, wodurch die gleichen Prozeß-, Leistungsversorgungs- und Temperatur-Kompensationscharakteristika einer Pseudo-NMOS-Technik bewirkt werden.
Jeder invertierte Ausgangsknoten 842 ist mittels eines Signales S(1 : N) über einen Auswahlbus 748 auswählbar, welches einen NMOS-FET 862a, 862b, ...., 862n ansteuert, der parallel an die jeweiligen Knoten 842 geschaltet ist. Die einzelnen Leitungen auf dem Auswahlbus 748 haben eine negative Binärcodierung, wobei lediglich eine Auswahlleitung (S[i], L = 1 bis n) jeweils gleichzeitig aktiv geschaltet sein darf.
Letztlich ist der digital ausgewählte Knoten 842, an dem ein invertiertes verzögertes Eingangssignal D(1) bis D(N) anliegt, mit einem entsprechenden NMOS-FET 882a, 882b, ...., 882n verbunden. Jeder dieser NMOS-FETs 882 liegt in Parallelschaltung an einem PMOS-FET 897, um einen zweiten Inverter zu bilden, der erneut das ausgewählte invertierte Verzögerungseingangssignal D(1) bis D(N) an dem jeweiligen Knoten 842 invertiert, um ein Ausgangssignal 204 zu schaffen, das logisch mit dem verzögerten Eingangssignal D(1) bis D(N) konsistent ist, welches durch den Auswahlbus 748 ausgewählt ist.
Zusammenfassend ist festzustellen, daß der PNMOS-geschaltete ODER-Multiplexer 215 PNMOS-ODER-Schaltungen umfaßt, die jeweils einen offenen Drain-Ausgang (open drain output) haben. Die offenen DrainAusgänge sind alle mit einem einzigen PMOS-Hochzieh-FET 897 verbunden, dessen Gate durch das PCNTRL-Signal 112 angesteuert wird. Ein Eingangssignal eines jeden PNMOS-ODER-Gatters wird durch einen Verzögerungsleitungsabgriff angesteuert. Der andere Eingang eines jeden PNMOS-ODER-Gatters wird durch ein Auswahleingangssignal angesteuert, welches ein Aktivschalten oder Abschalten eines speziellen Abgriffes bewirkt. Bei einer Ausführungsform der vorliegenden Erfindung wird lediglich ein Abgriff zu einem bestimmten Zeitpunkt aktiv geschaltet. Bei einer hereinkommenden Flanke an dem entsprechenden aktiv geschalteten Abgriff breitet sich das Signal anschließend durch die PNMOS- ODER-Schaltung aus und zieht den gemeinsamen PMOS-Hochzieh- FET nach unten, wodurch das abgegriffene Signal sich an den Ausgang des Multiplexers ausbreitet. Der gemeinsame Hochzieh-FET, an den sämtlichen offenen Drain-Knoten elektrisch angeschlossen sind, arbeitet als ein ODER-Gatter (geschaltes ODER), um einen aktiven Abgriff zur Ausbreitung zu dem Ausgang zu ermöglichen.
Da ein Anwendungsfall der Erfindung sich auf Testeinrichtungen in intergrierter Schaltungstechnik bezieht, bei denen die Fähigkeit zur Temperatur-, Leistungsversorgungs- und Prozeßvariations-Kompensation erfordert wird, ist es nötig, das Verhalten der zu testenden Schaltung von demjenigen des Testsystemes zu isolieren. Daher liefert die Schaltungsarchitektur ein Kalibrierungsverfahren unter Verwendung einer Pseudo-NMOS-(d. h. einer sogenannten PNMOS)Fein/Grob- Abgriffsverzögerungsschaltung als geschaltetes ODER-Gatter mit entsprechender Unterstützungsschaltung.
Die Unterstützungsschaltung umfaßt:
1. ein Datenregister, welches einen Digitalwert empfängt, der eine gewünschte Zeitverzögerung darstellt, die zu dem Eingangssignal mit den groben zeitlichen Flanken hinzuzufügen ist;
2. ein RAM, welches einen Kalibrierungsspeicher für den Aspekt der feinen Verzögerung der programmierten digitalen Verzögerung schafft;
3. eine Registerschaltungsbank, die den Kalibrierungsspeicher für den Aspekt der groben Verzögerung der programmierten digitalen Verzögerung liefert;
4. eine Decoderschaltung sowohl für feine als auch für grobe Verzögerungen der programmierten digitalen Verzögerung als Eingang der PNMOS-geschalteten Abgriffsverzögerungsleitung in ODER-Schaltungstechnik, um das Ausgangssignal mit der gewünschten fein eingestellten Flanke zu erhalten, und
5. eine Kalibrierungsschaltung zur Unterstützung verschiedenen Kalibrierungsvorgehensweisen.
Fig. 9 zeigt ein Blockdiagramm einer Zeitfeineinstellschaltung 106, die verwendet wird, um ein Ausgangssignal mit einer genau gesteuerten zeitlichen Flanke aufgrund eines Eingangssignales mit einer groben zeitlichen Flanke zu bilden. Ein Datenbus 904 liefert ein Eingangsdatensignal 906 für ein Alpharegister 908. Das Eingangsdatensignal 906 legt eine gewünschte programmierte digitale Verzögerung fest, die in dem Alpharegister 908 gespeichert ist. Die höchstwertigen Bits (MSB) des Wertes, der in dem Alpharegister 908 gespeichert ist, werden durch den groben Decoder 910 über einen Bus 911 empfangen. Die niedrigstwertigen Bits (LSB) des Wertes in dem Alpharegister 908, die die feine Verzögerung festlegen, die durch die Zeitfeineinstellvorrichtung 106 zu erzeugen ist, werden als eine Adresse für das RAM 912 über einen Bus 913 empfangen.
Der grobe Decoder 910 decodiert die höchstwertigen Bits des in dem Alpharegister 908 gespeicherten Wertes, um ein Auswahleingangssignal 914 für eine PNMOS-geschaltete ODER-Abgriffsverzögerungsleitung 206 zu schaffen. Die PNMOS-geschaltete ODER-Abgriffsverzögerungsleitung 206 wählt einen einzigen Abgriff in der Verzögerungsleitung aus und arbeitet daher, um die feinen und groben Verzögerungen zu kombinieren, welche durch das Eingangsdatensignal 906 festgelegt sind. Die Registerbank 918 bewirkt eine Speicherung, auf die von dem Datenbus 904 über einen Bus 919 zu der PNMOS-geschalteten ODER-Abgriffsverzögerungsleitung 206 über einen Bus 920 zugegriffen werden kann, um die Kalibrierungsdaten zu liefern, die durch die groben Verzögerungselemente benötigt werden, die intern einen Teil der PNMOS-geschalteten ODER-Abgriffsverzögerungsleitung 206 bilden.
Das RAM 912 speichert Kalibrierungsdaten für die Feinverzögerung, die durch die niedrigststwertigen Bits (LSB) des Wertes festgelegt ist, der in dem Alpharegister 908 gespeichert ist. Ein Bus 921 schafft einen Zugriff von dem Datenbus 904 auf das RAM 912. Ein Bus 922 schafft einen Zugriff von dem RAM 912 auf einen Decoder 924 für die feine Verzögerung, der eine Decodierung der in dem RAM 912 gespeicherten binären Daten in eine Kombination von binär decodierten Daten und Thermometer-decodierten Daten schafft. Dieses kombinierte Decodieren ermöglicht eine erhöhte Linearität. Die Thermometer-Decodierung wird unter der Vielzahl von Verzögerungselementen (Zwischenverzögerungselementen) verwendet, die in der PNMOS-geschalteten ODER-Abgriffs-Verzögerungsleitung 206 enthalten sind. Die binäre Decodierung wird innerhalb eines jeden Verzögerungselementes (Zwischenverzögerungselementes) verwendet, welches in der PNMOS-geschalteten ODER-Verzögerungsleitung 206 enthalten ist. Der Bus 926 bewirkt einen Zugriff von dem Decoder 924 für die feine Verzögerung auf die PNMOS-geschaltete ODER-Verzögerungsleitung 206.
Wie in Fig. 9 gezeigt ist, wird ein Eingangssignal 203 mit zeitlich groben Flanken, auf das die Zeitverzögerung angewendet werden soll, zusammen mit einem Systemtaktsignal CLK 932 einem Halte-Flip-Flop-1 930 (Last-Flip-Flop-1, LFF1) zugeführt. Die Ausgangsstufe des LFF1 930 ist in PNMOS-Technologie ausgeführt, um eine Verstärkungs-, Leistungsversorgungs- und Temperatur-Kompensation zu bewirken. Das Eingangssignal 203 wird getaktet, um ein grobflankiges Signal 934 zu erzeugen, welches der PNMOS-geschalteten ODER-Abgriffsverzögerungsleitung 206 der Zeitfeineinstellvorrichtung 106 zugeführt wird. Die PNMOS-geschaltete ODER-Abgriffsverzögerungsleitung 206 empfängt gleichfalls ein PCNTRL-Signal 112 als Steuerspannung für die PNMOS-Implementierung. Eine genau gesteuerte verzögerte Flanke entsprechend der programmierten Verzögerung, die über das Eingangsdatensignal 906 empfangen wird, wird als Ausgangssignal 204 mit zeitlich hochgenauer Flanke erzeugt.
Ferner wird das Signal 934 mit der zeitlich groben Flanke eingangsseitig dem D-Eingang eines LFF2 (last-Flip-Flop-2) 940 zugeführt, welches gleichfalls durch das Taktsignal CLK 932 getaktet wird. Das LFF2 940 stimmt strukturell identisch mit dem LFF1 930 überein, da die Verzögerungscharakteristika des LFF2 940 mit denjenigen Charakteristika des LFF1 930 zusammenpassen sollten. Bei dem nächsten Taktsignal CLK 932 nach Empfang des Signales 934 mit der groben zeitlichen Flanke erzeugt das LFF2 940 ein Bezugsflankensignal PCLK 942 für einen Phasendetektor 944. Dieser Phasendetektor 944 empfängt gleichfalls das Signal mit der feinen zeitlichen Flanke 204. Der Phasendetektor 944 vergleicht die Periodendauer des Signales CLK 932 mit der Verzögerung der Verzögerungsleitung, die aufgrund des Signales 204 mit der genau gesteuerten zeitlichen Flanke ermittelt wird. Ein PHDOUTAusgangssignal 946 nimmt den logischen Wert "1" an, falls die Verzögerung aufgrund der Verzögerungsleitung, die durch das Signal 204 mit der feinen zeitlichen Flanke dargestellt wird, kleiner als eine Taktperiode des Signales PCLK 942 ist. Anderenfalls nimmt das PHDOUT-Ausgangssignal 946 den logischen Wert "0" an.
Eine Kalibrierung kann aus verschiedenen Gründen erforderlich sein. Der Bedarf an der Kalibrierung kann aufgrund von Prozeßvariationen von verschiedenen Chargen des gleichen Chips oder aufgrund von Schaltungsfehlanpassungen auf dem gleichen Chip herrühren. Die Schaltungsarchitektur gemäß der vorliegenden Erfindung unterstützt drei bevorzugte Kalibrierungsmethoden:
1. Die PCNTRL-Kalibrierung, die Prozeßvariationen kompensiert;
2. die Kalibrierung mit feiner Verzögerung, die eine Schaltungsfehlanpassung in den Elementen für die feine Verzögerung kompensiert; und
3. Die Kalibrierung für grobe Verzögerung, welche eine Schaltungsfehlanpassung in Elementen für die grobe Verzögerung kompensiert.
Abhängig von den speziellen Systemanforderungen wird eine Teil dieser Kalibrierungsverfahren oder sämtliche Kalibrierungsverfahren benötigt oder auch nicht benötigt.
Jedes der obigen Kalibrierungsverfahren erfordert eine genaue Zeitreferenz. Diese Zeitreferenz wird in der Form einer fein gesteuerten, an sich konventionellen Taktperiodendauer des Signales CLK 932 gemäß Fig. 9 gebildet. Das Verfahren der Kalibrierung wird durch eine digitale Steuerschaltung (d. h. durch einen sogenannten Kalibrierungs-Logger) gesteuert und ermöglicht eine Mittelung der Daten, um die Kalibrierung statistisch zu verbessern. Für Fachleute ist es offenkundig, daß viele an sich bekannte Techniken für die Durchführung der Speicherung und des Zählens des Kalibrierungs-Loggers in Betracht kommen. Einzelheiten des Kalibrierungs-Loggers sind für Fachleute zur Ausführung der Erfindung nicht erforderlich. Der Kalibrierungs-Logger kann mehrere Zähler und Register, eine digitale Logikschaltung oder dergleichen umfassen. Der Zweck der Logger-Schaltung liegt in der Überwachung und Speicherung der gesamten Zählung der verschiedenen Phasendetektorausgangsergebnisse und im Vergleich derselben mit einem Schwellenwert, der vorab in den Kalibrierungs-Logger programmiert worden ist. Dieser Vergleich ermöglicht es, daß der Kalibrierungs-Logger bestimmt, ob die zeitliche Flanke, die betrachtet wird, ein gewünschtes zeitliches Verhalten hat. Der Kalibrierungslogger schafft gleichzeitig eine Einrichtung für die Schaltung, um auf indirekte Weise zeitempfindliche Messungen durchzuführen, so daß ein Selbsttest während des Herstellungstestvorganges durchgeführt werden kann.
Das Kalibrierungsverfahren kann unter Bezugnahme auf zwei aufeinanderfolgende ansteigende Flanken des Taktsignales CLK 932 in Fig. 9 beschrieben werden. Die erste Flanke treibt das Signal mit der zeitlich groben Flanke in die Verzögerungsleitung 206 und setzt ein zweites Flip-Flop LFF2 940. Das LFF2 940 wird durch das Taktsignal CLK 932 getaktet und erzeugt ein Ausgangssignal PCLK 942, welches nachfolgend ein zweites Taktsignal wird und den Phasendetektor treibt. Wenn daher die Periode, welche die Zeit zwischen zwei aufeinanderfolgenden ansteigenden Flanken des Taktes CLK 932 ist, gemäß der Programmierung die gewünschte Verzögerung durch die Verzögerungsleitung 206 ist, steigt das Ausgangssignal 204 mit der zeitlich feinen Flanke zu dem gleichen Zeitpunkt wie das zweite Taktsignal PCLK 942 bei dessen ansteigender Flanke an. Die zeitlich fein eingestellte Signalflanke des Ausgangssignales 204 und die Signalflanke des PCLK-Signales 942 sind nicht in der oben beschriebenen Art zueinander aufgereiht, wobei das Ausgangsignal 204 mit der fein eingestellten zeitlichen Flanke außer Kalibrierung ist. In dieser Situation wird die Einstellung der Verzögerungsleitung 206 nachgestellt, bis die Signalflanke des Ausgangssignales mit der fein eingestellten Flanke 204 und die Flanke des PCLK- Signales 942 zueinander ausgerichtet sind. Das Ergebnis dieses Kalibrierungsprozesses wird in dem RAM 912, dem Register 918 abgespeichert oder verwendet, um die DAW-Einstellung nachzustellen, in Abhängigkeit davon, ob die Feinkalibrierung, die Grobkalibrierung oder das PCNTRL-Signal 112 kalibriert werden. Im wesentlichen treibt das PHDOUT-Signal 942 einen Rückkopplungsabschnitt, der eine Phasenrastschleifenfunktion emoliert und ermöglicht die Durchführung einer erfindungsgemäßen Kalibrierung durch eine konstante digitale Einstellung der Taktperiodendauer, bis diese die gewünschte Verzögerungszeit durch die Verzögerungsleitung 206 zur Anpassung bringt.
Die Fig. 10, 11 und 12 zeigen Flußdiagramme von Verfahren, die zu Kalibrierungszwecken bei dem bevorzugten Ausführungsbeispiel der Erfindung gemäß Fig. 9 Anwendung finden. Fig. 10 ist ein Flußdiagramm eines Verfahrens der PCNTRL-Kalibrierung, bei dem Prozeßvariationen kompensiert werden.
Wie in Fig. 10 gezeigt ist, programmiert ein Kalibrierungsverfahren des PCNTRL-Signales 112 sämtliche Verzögerungselemente innerhalb der PNMOS-geschalteten ODER-Abgriffsverzögerungsleitung 206 auf eine nominale Kondensatoreinstellung. Das PCNTRL-Kalibrierungsverfahren beginnt mit dem Block 1001 durch Einstellung einer Zeitreferenz (CLK 932) auf eine gewünschte Frequenz. Als Beispiel zur Erläuterung dieses Verfahrens, das nachfolgend durchgängig verwendet wird, sei angenommen, daß die gewünschte Verzögerung auf acht ns zu kalibrieren ist. In diesem Fall muß die Zeitreferenz CLK 932 auf eine Periode von acht ns eingestellt werden. Diese Einstellung bedeutet, daß die Zeitdauer zwischen der ansteigenden Flanke und einer nachfolgenden ansteigenden Flanke acht ns beträgt. Es sei angemerkt, daß bei dem vorliegenden Ausführungsbeispiel jedes Verzögerungselement der Verzögerungsleitung 206 eine nominale Verzögerung von zwei ns hat, wobei in diesem Fall vier Verzögerungselemente erforderlich werden, damit die Verzögerungsleitung 206 die gewünschte Verzögerung von acht ns liefert. Der DAW 104, der das PCNTRL-Signal 112, welches zu kalibrieren ist, erzeugt, wird dann auf seine niedrigste Einstellung eingestellt, wie dies in dem Block 1002 gezeigt ist, um das minimale PCNTRL-Signal 112 zu erzeugen. Es sei im Zusammenhang mit dem weiterhin betrachteten Ausführungsbeispiel erwähnt, daß diese Minimumeinstellung des PCNTRL-Signales 112 die Verzögerungsleitung 206 in die Lage versetzten muß, eine Verzögerung zu erzeugen, die geringer ist als die gewünschte Verzögerung von acht ns, so daß die gewünschte Verzögerung von acht ns durch langsame Erhöhung des PCNTRL-Signales 112 angenähert werden kann.
Als nächstes wird in dem Block 1004 erfaßt, daß eine Taktflanke zu der Zeitfeineinstellvorrichtung 1006 durch das Eingangssignal 203 eingegeben wird. Der Block 1006 verdeutlicht, daß die verzögerte Flanke des zeitlich fein eingestellten Ausgangssignales 204 mit dem PCLK-Signal 942 (welches von der Zeitreferenz CLK 932 erzeugt wird und eine identische Taktdauer hat) durch den Phasendetektor 944 verglichen wird. Wie in der Beschreibung der Fig. 9 geschildert wurde, legt das PHDOUT-Ausgangssignal 946 den logischen Wert "1" fest, falls die Verzögerung von der Verzögerungsleitung 206 auf das Signal mit der zeitlich fein eingestellten Flanke 204 kleiner ist als eine Periodendauer des PCLK-Signales 942. Anderenfalls nimmt das PHDOUT-Ausgangssignal 946 den logischen Wert "0" an. Das externe Kalibrierungsaufzeichnungsgerät (der Kalibrierungs-Logger) zeichnet dann das PHDOUT-Ausgangssignal 946 auf, wie dies durch den Block 1008 verdeutlicht wird, um dadurch die Anzahl von Malen zu zählen, bei denen das Augangssignal einen hohen Wert annimmt.
Der Entscheidungsblock 1009 verdeutlicht, daß der Prozeß von dem Block 1004 N-fach wiederholt wird, wobei N eine digitale Zahl ist, die in dem Kalibrierungsaufzeichnungsgerät bzw. Kalibrierungs-Logger aufgezeichnet wird. Die Wiederholung dieses Zyklus von dem Block 1004 bis zu dem Block 1009 ist erforderlich, wenn die Verzögerung der Verzögerungsleitung 206 die Periode der Zeitreferenz CLK 932 annähert, da zu diesem Zeitpunkt der Phasedetektor 944 in eine instabile Betriebsart eintritt, bei der das Ausgangssignal unbestimmt wird. Daher muß das Ausgangssignal durch eine Wahrscheinlichkeitsüberprüfung bestimmt werden. Wenn der Wert N ansteigt, nimmt die Wahrscheinlichkeit zu, daß das richtige Ausgangssignal auf korrekte Weise bestimmt worden ist.
Zu dem Zeitpunkt, zu dem ein richtiges Ausgangssignal in vernünftiger Weise während N aufeinanderfolgenden Iterationen bestimmt worden ist, wird von dem Entscheidungsblock 1010 eine diesbezügliche Bestimmung vorgenommen, falls der Zählwert, welcher als Kalibrierungsaufzeichnungszählwert gespeichert ist, welcher die gesamte Anzahl von Malen darstellt, bei denen der Phasendetektor 944 das Ergebnis "1" liefert, größer ist oder gleich ist einem externen unabhängigen programmierbaren Schwellenwert. Falls dies der Fall ist, wie dies durch den Block 912 verdeutlicht wird, ist jedes Verzögerungselement gleich der nominalen Verzögerung, was bedeutet, daß die Verzögerung der Verzögerungsleitung 206 ungefähr auf die Verzögerung kalibriert wird, die durch die Periodendauer der Zeitreferenz CLK 932 spezifiziert wird. Daher ist das PCNTRL-Signal 112 nunmehr bezüglich Variationen des Herstellungsprozesses kalibriert.
Anderenfalls wird, wie dies durch den "Nein"-Zweig vom Block 1010 verdeutlicht wird, die Einstellung des DAW 104, die das PCNTRL-Signal 112 steuert, um ein niedrigstwertiges Bit erhöht, um das PCNTRL-Signal 112 zu erhöhen und um dadurch die Verzögerung zu vergrößern, die durch jedes Verzögerungselement geliefert wird, welches in der Verzögerungsleitung 206 enthalten ist. Diese Vorgehensweise wird von dem Block 1004 wiederholt, bis der Entscheidungsblock 1010 der "Ja"-Verzweigung zu dem Block 1012 folgt.
Fig. 11 ist ein Flußdiagramm eines Verfahrens einer Feinverzögerungskalibrierung, die eine Schaltungsfehlanpassung bezüglich der Feinverzögerungselemente kompensiert. Als Ergebnis werden die Feinverzögerungselemente bezüglich der auf einem Schaltungschip entstandenen photolithographischen Variationen kalibriert. Das Feinverzögerungskalibrierungsverfahren beginnt mit dem Block 1101 durch Einstellen der Zeitreferenz (CLK 932) auf eine gewünschte Frequenz. Bei dem ständig betrachteten Beispiel, welches der Erläuterung dieses Verfahrens dienen soll, bei dem eine gewünschte Verzögerung auf acht ns zu kalibrieren ist, sollte die Zeitreferenz CLK 932 innerhalb einer Periode von acht ns eingestellt werden. Diese Einstellung bedeutet, daß die Zeit zwischen einer ansteigenden Flanke und der folgenden ansteigenden Flanke acht ns ist. Als nächstes zeigt der Block 1102, daß die Kondensatoreinstellung für die Feinverzögerungselemente, die innerhalb der PNMOS-geschalteten ODER-Abgriffsverzögerungsleitung enthalten sind, auf die Minimaleinstellung einzustellen ist. Bei dem ständig betrachteten Ausführungsbeispiel wird dies einer Feinverzögerung von weniger als 8 ns entsprechen.
Nunmehr bezeichnet der Block 1104, daß die zeitliche Flanke zu der Zeitfeineinstellvorrichtung 106 über das Eingangssignal 203 eingegeben ist. Der Block 1106 gibt an, daß die verzögerte Flanke des zeitlich fein eingestellten Ausgangssignales 204 mit dem PCLK-Signal 942 (welches von der Zeitreferenz CLK 932 erzeugt wird und eine identische Taktzeit hat) durch den Phasendetektor 944 verglichen wird. Wie in der Beschreibung im Zusammenhang mit Fig. 9 erläutert worden ist, nimmt das PHDOUT-Ausgangssignal 946 den logischen Wert "1" an, falls die Verzögerung der Verzögerungsleitung 206 auf das Signal mit der zeitlich fein eingestellten Flanke 204 geringer ist als eine Taktdauer des Signales PCLK 942. Anderenfalls nimmt das PHDOUT-Ausgangssignal 946 den logischen Wert "0" an. Das externe Kalibrierungsaufzeichnungsgerät nimmt dann das PHDOUT-Ausgangssignal 946 auf, wie dies durch den Block 1108 verdeutlicht wird, um dadurch die Anzahl von Malen zu zählen, bei denen das Ausgangssignal hoch ist.
Der Entscheidungsblock 1109 gibt an, daß das Verfahren von dem Block 1104 N-fach wiederholt wird, wobei N eine digitale Zahl ist, die in dem Kalibrierungsaufzeichnungsgerät programmiert ist. Die Wiederholung dieses Zyklus vom Block 1104 bis zu dem Block 1109 ist erforderlich, wenn sich die Verzögerung der Verzögerungsleitung 206 an die Periodendauer der Zeitreferenz CLK 932 annähert, da zu diesem Zeitpunkt der Phasendetektor 944 in ein instabile Betriebsart eintritt, bei der das Ausgangssignal ungewiß wird. Daher muß das Ausgangssignal auf seine Wahrscheinlichkeit hin untersucht werden. Mit zunehmendem Wert N nimmt die Wahrscheinlichkeit zu, daß das Ausgangssignal korrekt ermittelt ist.
Bei dem Entscheidungsblock 1110 führt das System eine Bestimmung durch, ob der Zählwert, der als Kalibrierungsaufzeichnungszählwert gespeichert ist und die Gesamtzahl von Malen darstellt, bei denen der Phasendetektor 944 das Ergebnis einer logischen "1" geliefert hat, größer ist oder gleich einem externen, unabhängig programmierbaren Schwellenwert. Falls diese Bedingung nicht erfüllt ist, werden die Feinverzögerungselementkondensatoren um eine Einstellung erhöht, wie dies durch den Block 1191 verdeutlicht ist, woraufhin das Verfahren von dem Block 1104 wiederholt wird. Falls die Entscheidung bei dem Block 1110 positiv ist, so wird das erste feine Verzögerungselement nunmehr auf die gewünschte Feinverzögerung bezüglich photolithographischer Va riationen auf dem Chip kalibriert, wie dies durch den Block 1112 dargestellt ist, wobei das diesbezügliche Ergebnis in dem RAM 912 abgespeichert wird.
Da das Verfahren vielfache feine Verzögerungseinstellungen mit sich bringt, wird bei dem Block 1114 überprüft, ob alle Feinverzögerungseinstellungen kalibriert worden sind. Falls dies nicht der Fall ist, werden die Feinverzögerungselementekondensatoren auf eine Minimumeinstellung geschaltet, wie dies bei dem 1115 gezeigt ist. Dann wird die Bezugszeit CLK 932 um eine Verzögerungselementauflösung erhöht, wie dies durch den Block 1116 gezeigt ist. Das Verfahren wird dann von dem Block 1104 für die nächste Feinverzögerungseinstellung wiederholt. Wie in dem Block 1117 gezeigt ist, ist das Kalibrierungsverfahren für das Feinverzögerungselement vervollständigt, wenn alle Feinverzögerungseinstellungen kalibriert sind.
Fig. 12 ist ein Blockdiagramm eines bevorzugten Verfahrens für die Grobverzögerungskalibrierung zur Kompensation von Schaltungsfehlanpassungen in den Grobverzögerungselementen. Im wesentlichen werden die Grobverzögerungselemente zur Kompensation von photolitographischen Variationen auf dem Schaltungschip kalibriert sowie zur Kompensation von Veränderungen durch die Abgriffsverzögerungsleitung kalibriert. Das Grobverzögerungskalibrierungsverfahren beginnt bei dem Block 1201 mit der Einstellung der Zeitreferenz (CLK 932) auf eine gewünschte Frequenz. Dann wird bei dem Block 1202 die Kondensatoreinstellung eines ersten Grobverzögerungselementes innerhalb der PNMOS-geschalteten ODER-Abgriffsverzögerungsleitung 206 auf die Minimumeinstellung programmiert. Es sei angemerkt, daß diese Minimumeinstellung der Gesamtverzögerung vermindert um die "gewünschte Verzögerung" entspricht.
Das Grobverzögerungskalibrierungsverfahren, welches in den Blöcken 1204 bis 1211 gezeigt ist, ist sehr ähnlich verglichen mit dem Verfahren, das oben unter Bezugnahme auf Fig. 11 und dort auf die Blöcke 1104 bis 1111 erläutert ist. Eine detaillierte Diskussion der Blöcke 1204 bis 1211 wird daher fortgelassen. Falls jedoch die Entscheidung bei dem Block 1210 positiv ist, wird das erste Grobverzögerungselement auf die gewünschte Grobverzögerung bezüglich der auf dem Chip vorliegenden photolitographischen Variationen kalibriert, wobei dieses Ergebnis in dem Register 918 gespeichert wird, wie dies durch den Block 1212 verdeutlicht ist.
Da das Verfahren gemäß Fig. 12 vielfältige Grobverzögerungselemente in Betracht zieht, wird bei dem Entscheidungsblock 1214 überprüft, ob alle Grobverzögerungselemente kalibriert worden sind. Falls dies nicht der Fall ist, werden die Feinverzögerungskondensatoren auf eine gewünschte Auflösung geschaltet, wie dies bei dem Schritt 1215 gezeigt ist. Dann wird die Zeitreferenz CLK 932 um eine Verzögerungselementeauflösung erhöht, wie dies bei dem Block 1216 gezeigt ist, wobei tatsächlich ein nächstes Grobverzögerungselement in die Kalibrierung einbegriffen wird. Das Verfahren wird dann von dem Block 1204 für dieses nächste Grobverzögerungselement ausgehend wiederholt. Wie der Block 1217 zeigt, ist dieses Grobverzögerungselementekalibrierungsverfahren beendet, wenn sämtliche Grobverzögerungselemente kalibriert sind.

Claims

1. Ein System zum Erzeugen einer analogen Regelspannung an einem Knoten, die zu einem oder mehreren Schaltungselementen, die mit dem Knoten gekoppelt sind, zugeführt werden soll, wobei die Schaltungselemente Betriebseigenschaften aufweisen, die spannungsabhängig sind, wobei das System folgende Merkmale aufweist:

(a) eine stabile Stromquelle (412), die mit dem Knoten (408) gekoppelt ist;

(b) einen Feldeffekttransistor (410) mit einer Source- Elektrode, die mit einer Leistungsversorgung (VDD) gekoppelt ist, und mit einer Gate- und einer Drain- Elektrode, die mit dem Knoten (408) gekoppelt sind, wobei der Feldeffekttransistor einen inherenten Widerstand aufweist, der sich als Funktion der Temperatur, der Leistungsversorgungsspannung und von Herstellungsprozeßvariationen ändert; und

(c) eine Einrichtung (414-430, 434), die mit dem Knoten (408) gekoppelt ist, zum selektiven Einstellen der analogen Regelspannung, wobei die Einrichtung zum selektiven Einstellen ferner folgende Merkmale aufweist:

(c1) einen Decodierer (434), der konfiguriert ist, um ein digitales Eingangssignal zu empfangen und zu decodieren und um als Antwort auf dasselbe ein Steuersignal gemäß einem Binär-/Thermometerdecodierschema zu erzeugen; und

(c2) eine Einrichtung (414-430), die auf das Steuersignal anspricht, und die mit dem Decodierer (434) und dem Knoten (408) gekoppelt ist, zum Hinzufügen des weiteren Widerstands zu dem Knoten und parallel zu dem inherenten Widerstand, um die analoge Regelspannung als Funktion des digitalen Eingangssignals einzustellen, und um dadurch die Auswirkungen solcher Variationen der Betriebseigenschaften des zumindest einen Schaltungselements im wesentlichen auszugleichen.

2. Das System gemäß Anspruch 1, bei dem die Einrichtung (414-430) zum Hinzufügen des weiteren Widerstands ferner folgendes Merkmal aufweist:

ein Array aus Feldeffekttransistoren (414-430), wobei Gruppen des Arrays aus Feldeffektransistoren wirksam konfiguriert sind, um gemäß dem digitalen Eingangssignal selektiv mit dem Knoten (408) gekoppelt zu werden, wodurch ermöglicht wird, daß der weitere Widerstand Spannungseinstellungen bei der analogen Regelspannung bewirkt.

3. Das System gemäß Anspruch 2, bei dem der Decodierer (434) gemäß einem binären Decodierschema decodiert, um dadurch eine Programmierbarkeit des Arrays aus Feldeffekttransistoren zu liefern.

4. Das System gemäß Anspruch 2, bei dem die Betriebseigenschaft jedes Schaltungselements eine Ausbreitungsverzögerung eines Signals durch das zumindest eine Schaltungselement ist.

5. Das System gemäß Anspruch 1, bei dem die Einrichtung zum selektiven Einstellen der analogen Regelspannung ein Feldeffekttransistorarray (414-430) mit variabler Breite aufweist.