JP3382647B2 - 時間バーニヤ装置 - Google Patents

時間バーニヤ装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に信号のエッジ
（縁）を正確に且つ安定に配置することが必要な電子装
置に関する。更に詳細に述べれば、本発明は、集積回路
を試験するコンピュータ支援試験装置において、入力信
号に時間遅れを付加する装置を目的としている。得られ
る信号は電源および温度の変動に対して安定である（す
なわち、スキューが小さい）。
【０００２】
【従来の技術】従来から、集積回路用試験装置の製造業
者はタイミング制御を行うのにバイポーラ技術を利用し
ている。しかし、バイポーラ技術で行うもののような高
電力の解法にはＣＭＯＳ（相補的金属酸化物半導体）の
ような低電力の技術に比較して機能的に限界がある。更
に、高電力の解法では作業し得る装置環境を維持するた
めの水冷を付加することが必要であることが甚だ多い。
当業者は、バイポーラ技術ではなくＣＭＯＳ技術を利用
する解法では装置の所要電力が大幅に減り、したがって
水冷を回避し得ることを理解している。ＣＭＯＳ技術は
少い電力で一層大きい機能性を発揮する。
【０００３】試験装置開発の一つの局面はベクトルフォ
ーマッタの設計である。ベクトルフォーマッタは集積回
路を試験するのに使用される粗いタイミングエッジを発
生する。本発明者は先に、集積回路装置のクリティカル
パスに低スキュー仕様および低ジッタ仕様のような高性
能仕様を示すベクトルフォーマッタを設計した。しか
し、ベクトルフォーマッタで発生される粗いタイミング
エッジは一般に幾らかの精密調整を必要とする。従来の
設計に関連する問題点は、ベクトルフォーマッタの出力
信号をＢＴ６０５時間バーニヤ（ｔｉｍｅ ｖｅｒｎｉ
ｅｒ）（カリフォルニア州サンディエゴのＢｒｏｏｋｔ
ｒｅｅ Ｃｏｒｐｏｒａｔｉｏｎ）に入れることにより
精密調整を行う一実施例により示されている。ＢＴ６０
５は入力波形のスキュー（縁と縁との間の相対タイミン
グ）に対して精密時間調節を行う。ＢＴ６０５はバイポ
ーラ技術で実施されているから、その装置の所要電力は
ＣＭＯＳによるものに比較して大きい。
【０００４】その他、ＢＴ６０５を使用するバイポーラ
解法はランプ・比較器法による帯域幅で制限される。ラ
ンプ・比較器法は、コンデンサを電圧傾斜を発生する定
電流で充電し、続いてこれを比較器を使用して基準電圧
と比較することを含む。縁と縁との間でコンデンサを放
電する必要があるため帯域幅が制限される。更に、ＢＴ
６０５で実施するためにはＮ個のＢＴ６０５回路が必要
である。ただしＮは機能試験ピンの数に縁あたりのデー
タフォーマット形式の数を掛けたものである。このバイ
ポーラ装置の所要電力および所要空間はしたがってＮ倍
になる。
【０００５】これら所要電力および所要空間は、バイポ
ーラ時間バーニヤを省き、ＣＭＯＳ技術で製作されたベ
クトルフォーマッタおよび時間バーニヤの機能を一つの
シリコンダイに組込むことによりかなり低減することが
できる。このような装置を設計することの課題は、従来
のバイポーラ回路の性能を少なくとも満たすＣＭＯＳ技
術を利用する時間バーニヤを設計することである。この
仕事は、バイポーラ技術がＣＭＯＳ技術より高い帯域幅
性能を備えていると通常考えられているので、一つの課
題である。
【０００６】粗いタイミングエッジに対して時間的に精
密調節を行うＣＭＯＳ時間バーニヤ機構は幾つか存在す
るが、スキューおよびジッタに関する性能は不適当であ
る。（Ｂｒａｎｓｏｎその他の論文「Ｉｎｔｅｇｒａｔ
ｅｄ ＰＩＮ Ｅｌｅｃｔｒｏｎｉｃｓ ｆｏｒ ａ
ＶＬＳＩ Ｔｅｓｔ Ｓｙｓｔｅｍ」、ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎ
ｃｅ、１９８８，ｐｐ．２３〜２７を参照。）これら現
存のＣＭＯＳ装置は所要遅延を得るのにタップを設けま
たは多重化する複数の遅延素子を使用している。冗長な
ハードウェア素子および大きな参照用テーブルが校正に
必要である。遅延線にこのようなＣＭＯＳを組込んだも
ののスキューおよび直線性の性能は市場要求に関して不
適当であったから、これらＣＭＯＳ装置は性能が低い装
置に使用されただけであった。それ故高性能精密調整を
行うには高電力を消費するバイポーラサブシステムが必
要になっている。
【０００７】現在の技術が示すように、試験装置製造業
界にはベクトルフォーマッタのある同じチップ上に低価
格、高性能、低電力の時間バーニヤを組込む方法につい
て強い必要性が存在している。その目的は、バイポーラ
部分の高電力および高電位の水冷の必要性を性能または
機能をあまり損なうことなく排除することである。ＣＭ
ＯＳのような低電力技術を使用するベクトルフォーマッ
タおよび時間バーニヤを組込めば所要電力および所要空
間を大幅に減らしたチップにより一層多くの機能を実現
することができよう。
【０００８】
【発明が解決しようとする課題】本発明は、電源および
温度等の変動の影響を受けず、消費電力が少なく、入力
信号に対し、安定かつ高精度な時間遅延を付与すること
のできる装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、必要な時間バ
ーニヤをベクトルフォーマッタと同じチップ上に組込む
のにＣＭＯＳまたは同等の技術を利用する装置を実現し
ている。本発明は装置の所要電力を大幅に減らし、水冷
の必要性を回避し、バイポーラ時間バーニヤの性能を維
持し超越するものである。ＣＭＯＳ技術を利用する装置
はバイポーラ技術を利用する装置とは甚だ異なるから、
本発明者はバイポーラ技術で実施されたと同じ形式の回
路を使用することはできなかった。その結果、本発明は
ＣＭＯＳを利用する新しい設計を目指した。概して言え
ば、本発明の装置および方法は、大幅に低減された電力
において一層多くの機能を発揮できるよう、バイポーラ
技術ではなくＣＭＯＳのような技術を利用して同じチッ
プ上に時間バーニヤを組込む手段の構造を提供するもの
である。
【００１０】本発明の装置および方法は、チップの製造
および動作中に発生する工程、温度、および電源の変動
による集積回路の論理素子に生じ得る時間的変化を減ら
ことに対してはるかに厳密な制御を得るための方法を提
供するように機能する。特に、疑似ＮＭＯＳ（ｎチャン
ネルＭＯＳ）を利用するＣＭＯＳで実現される論理素子
についてスキューが減少している。疑似ＮＭＯＳ回路
は、ＮＭＯＳ技術を利用して実現される回路が行うよう
な比例論理（ｒａｔｉｏｅｄ ｌｏｇｉｃ）を行うから
この名が付けられた。第２に、疑似ＮＭＯＳは、ＮＭＯ
Ｓ回路における空乏負荷（ｄｅｐｌｅｔｉｏｎ ｌｏａ
ｄ）に類似の制御電圧を備えたＰＭＯＳＦＥＴ（ｐチャ
ンネルＭＯＳ電界効果トランジスタ）を使用して実現さ
れる。ここに記述する限り、疑似ＮＭＯＳ回路は、疑似
ＮＭＯＳ回路が技術的にはＮＭＯＳで実現されなくて
も、ＮＭＯＳ回路を機能的にエミュレートしている。
【００１１】本発明は縁配置のタイミングが微妙な電子
装置に適用可能である。一つの実施例は集積回路の試験
に利用されるコンピュータ支援試験装置に関する。疑似
ＮＭＯＳ装置は負のタイミングエッジを遅延するのに利
用されている。本発明の更に別の実施例は正のタイミン
グエッジを制御して遅延させるのに疑似ＰＭＯＳ回路を
備えている。本発明のなお別の実施例は負および正の双
方の縁を制御して遅延させるのに疑似ＮＭＯＳ／ＰＭＯ
Ｓ回路を備えている。
【００１２】本発明によれば、装置は集積回路チップ上
の少なくとも一つの時間バーニヤサブシステムに制御電
圧を供給するカレントミラーディジタル・アナログ変換
器（ＤＡＣ）を備えている。ＤＡＣはカレントミラーと
して構成されているので、ＤＡＣからの制御電圧はチッ
プで発生する温度および電源の変動を自動的に補償す
る。時間バーニヤサブシステムは遅延線サブシステム用
の支援記憶装置および復号回路を備えている。遅延線サ
ブシステムはワイヤドＯＲマルチプレクサで共に結合さ
れている遅延素子を備えている。重要なタイミング素子
はすべて上述の疑似ＮＭＯＳ技術を利用して実施されて
いる。その結果、本発明は電源および温度の補償の、お
よび従来の方法に比較して所要電力が大幅に低減され機
能が増大された装置を使用して時間的に粗い縁を精密に
調整するよう粗いタイミングエッジの遅延を制御する、
装置および方法を提供している。
【００１３】本発明の特徴および長所 本発明は、上述のような、従来技術の欠点を克服し、更
に下記長所を備えている。疑似ＮＭＯＳ装置を利用する
一つの長所には装置の速さを設定するのに制御電圧を使
用することができるということがある。本質的に、基準
電流を変えることによりユーザは、たとえば、工程の変
動を補償することができる。その他、疑似ＮＭＯＳ回路
は、標準ＣＭＯＳ回路に比較して電源および温度の補償
によるスキューが小さく、したがってそれ自身高性能の
ＶＬＳＩになっている。本発明の他の長所はＣＭＯＳ技
術の利用に基づいている。ＣＭＯＳ回路は一層多くの電
力を必要とする他の技術による同様の装置に比較して所
要電力を大幅に減らして一層多くの機能を提供できるか
ら、この装置はバイポーラ技術ではなくＣＭＯＳを使用
して実現されている他の装置に組込みやすい。更に、Ｃ
ＭＯＳ技術の使用によりバイポーラ技術を利用する幾つ
かの用途に必要な水冷の必要性が除かれている。
【００１４】本発明は集積回路チップ間の製作工程によ
る変動およびフォトリソグラフィによる変動を自動的に
校正する。校正工程は校正の正確度を統計的に向上させ
るためデータを平均することができる校正ロガーにより
制御される。更に、校正ロガーおよび遅延線は回路が精
密なタイミングエッジに対するそれ自身の遅れを間接的
に測定し、生産試験中のそれ自身の動作を監視すること
ができるように構成されている。本発明は一つのアナロ
グ・ディジタル変換器に組込まれて集積チップあたり数
本の遅延線を参照する能力を発揮して一つ以上の入力信
号に対して精密遅延を供給する複数の時間バーニヤを備
えることができる。本発明はこれら精密遅延調節をバッ
ファのキャパシタンスをディジタル的にプログラムする
ことにより行う。最後に、本発明の構成は既知の装置に
比較して帯域幅（スループット）を大きくすることを考
慮している。
【００１５】
【発明の実施の形態】広義では、本発明の装置および方
法は、大幅に低減された電力において一層多くの機能を
発揮できるよう、バイポーラ技術ではなくＣＭＯＳのよ
うな技術を使用して同じチップ上に時間バーニヤを組込
む方法を示すものである。本発明の装置および方法は、
粗いタイミングエッジを有する一つ以上の入力信号にプ
ログラム可能な遅延を与えるよう動作する。与えられる
プログラム可能な遅延は先づ第１に電源および温度の変
動に対して安定である。この安定性は被試験回路の挙動
を試験装置（テスター）それ自身の挙動から分離するの
に必要である。特に、疑似ＮＭＯＳ（ｎチャンネルＭＯ
Ｓ）電界効果トランジスタ回路を使用するＣＭＯＳによ
り実施された論理素子についてスキューが低減される。
【００１６】本発明は信号の立上り縁または立下り縁の
時間的位置が重要な電子装置に利用できる。その実施例
の一つは集積回路の試験に利用されるコンピュータ支援
試験装置にある。疑似ＮＭＯＳ回路は負のタイミングエ
ッジを遅延させるのに使用される。本発明の更に他の実
施例には正のタイミングエッジを制御して遅延させる疑
似ＰＭＯＳ回路がある。本発明のなお別の実施例には正
および負の双方の縁を制御して遅延させる疑似ＮＭＯＳ
／ＰＭＯＳ回路がある。この特定の遅延は疑似ＰＭＯＳ
素子および疑似ＮＭＯＳ素子を交互に使用することによ
りまたは素子をＰＭＯＳおよびＮＭＯＳの制御電圧の双
方を備えるよう構成することにより達成することができ
る。疑似ＮＭＯＳ（ＰＮＭＯＳとも言う）回路はＮＭＯ
Ｓ技術を使用して実施された回路が行うような比例論理
を行うのでそのように名付けられている。ＰＮＭＯＳは
デプレッション型ＮＭＯＳＦＥＴに類似の制御電圧を用
いるｐチャンネルＭＯＳＦＥＴを使用して実現される。
ｎチャンネルＭＯＳＦＥＴを使用して実現される疑似Ｐ
ＭＯＳ装置も考えることができる。
【００１７】従来のデプレッション型ＭＯＳＦＥＴのし
きい電圧は負であるが、このことはＦＥＴのチャンネル
がそのゲート電極にＯボルトが加えられた状態で導通す
ることを意味する。疑似ＮＭＯＳの場合には、制御電圧
が標準ＣＭＯＳ装置のＰＭＯＳＦＥＴのゲート電極に加
えられるので、ＰＭＯＳＦＥＴは常に導通したままであ
る。一例として、疑似ＮＭＯＳインバータはＣＭＯＳイ
ンバータのＰＭＯＳＦＥＴのゲートを制御電圧で駆動す
ることにより形成する。したがってＰＭＯＳＦＥＴはオ
ンのままである。その結果、ＣＭＯＳインバータは、電
源電圧に結合されている負荷ＦＥＴが常にオンであり且
つ入力信号がＣＭＯＳインバータのＮＭＯＳＦＥＴのゲ
ートを制御するのに使用するＮＭＯＳインバータと同様
に動作する。したがって、疑似ＮＭＯＳ装置は、純粋Ｎ
ＭＯＳインバータをたとえそれが技術的にはＮＭＯＳ装
置でなくてもエミュレートするＰＭＯＳＦＥＴおよびＮ
ＭＯＳＦＥＴを用いて標準ＣＭＯＳから形成される。
【００１８】本発明について次に図１乃至図１２に示す
ブロック図を参照して説明することにする。図１を参照
すると、ブロック図は時間バーニヤ装置１０１の高レベ
ル構造を示しており、この装置１０１は、粗いタイミン
グエッジ（粗調縁）を備えている入力信号１０３の可変
数（ｎ）から精密に調整されたタイミングエッジ（微調
縁）を備えている良く制御された出力信号１０２の可変
数（ｎ）を発生するのに使用される。装置１０１は二つ
の基本ブロック、カレントミラーディジタル・アナログ
変換器（ＤＡＣ）１０４およびそれぞれＴＶ１、ＴＶ
２、およびＴＶｎで参照する一つ以上の時間バーニヤブ
ロック１０６、１０８、および１１０、から組立てられ
ている。各時間バーニヤ１０６〜１１０は入力信号１０
３を遅延させて時間遅延出力信号１０２を発生するのに
使用することができる。ｎ個の入力信号１０３は、たと
えば、粗いタイミングエッジを調節して精密に調節され
たタイミングエッジを有する出力信号１０２を発生する
ため、時間バーニヤ１０６、１０８、または１１０の一
つに供給される。
【００１９】カレントミラーＤＡＣ１０４は、図４と関
連して下に詳細に説明するように、温度および電源の変
動を自動的に補償する制御電圧信号（ＰＣＮＴＲＬ）１
１２を発生する。カレントミラーＤＡＣ１０４は遅延制
御を行うためにＰＣＮＴＲＬ信号１１２を調節すること
ができるようにプログラムすることができる。この制御
は工程の変動に対して調節するのにも使用することがで
きる。ＰＣＮＴＲＬ信号１１２は時間バーニヤ装置１０
１のチップに設置されている時間バーニヤ１０６、１０
８、１１０の各々に入力される。
【００２０】図２は時間バーニヤサブシステム１０６お
よびその支援回路の一つのブロック図を示す。図２に示
すように、時間バーニヤサブシステム１０６はＰＣＮＴ
ＲＬ信号１１２およびデータ入力信号２０３を受け、時
間バーニヤおよび支援回路の機能によりデータ出力信号
２０４を発生する。特に、時間バーニヤ１０６の支援回
路は遅延線２０６を備えている。遅延線２０６は一つ以
上の遅延素子ブロック２１０、２１２、および２１４の
他にワイヤドＯＲマルチプレクサ（ＭＵＸ）２１５から
成るブロック２０８を備えている。ワイヤドＯＲＭＵＸ
２１５は接続２１６を介して遅延素子２１０〜２１４に
電気的に接続されている。遅延素子２１０および２１２
乃至２１４および遅延線２０６の特性を、以下におい
て、それぞれ図５および図６、および図７および図８を
参照して詳細に説明する。
【００２１】図３はブロック２０８に入っている遅延素
子２１０の一つのブロック図を示す。遅延素子２１０
は、ディジタル制御により、有限量のキャパシタンスを
付加して入力信号２０３を精密に遅延させる働きをす
る。遅延素子２１０はＰＣＮＴＲＬ信号１１２および入
力信号２０３の他に制御バス入力３０６をも受取る。Ｐ
ＣＮＴＲＬ信号１１２は電圧として疑似ＮＭＯＳインバ
ータ３０７に入力され、インバータ３０７は入力信号２
０３を反転し、バッファする。一組のコンデンサ列３０
８が内部ノード３１０に接続されている。コンデンサ列
３０８は内部ノード３１０にプログラム可能キャパシタ
ンスを与える。したがって、有限量のキャパシタンスを
ディジタル制御により内部ノード３１０に付加すること
ができる。特に、コンデンサ列３０８は制御バス入力３
０６により供給を受ける２進温度計復号論理装置３１２
を介してオンにされる。復号論理装置３１２は、特定の
用途により決まる特定の入力に従ってコンデンサ列３０
８に２進制御を加える。復号論理装置３１２は他に装置
の非線形性を減らすために温度計復号を行って更にコン
デンサ列を制御する。
【００２２】ノード３１０は、コンデンサ列３０８から
指定量のキャパシタンスを受取るが、制御電圧としてＰ
ＣＮＴＲＬ信号１１２をも受ける第２の疑似ＮＭＯＳイ
ンバータ３１４を制御するのに使用される。ノード３１
０に存在する信号はインバータ３１４により再び反転さ
れて、入力信号２０３と同じ論理状態を有する遅延され
精密に調整された出力信号３１６を発生する。ＤＡＣ１
０４は以下に詳細に説明するように安定な定電流源を基
準としているから、ＰＣＮＴＲＬ信号１１２は温度およ
び電源の変動について自動的に調節する。換言すれば、
理論的見地から、電源および温度の変動に関係なく「一
定の」遅れが発生し、それ故装置に温度および電源を補
償する独特の方法が与えられる。
【００２３】本発明のＤＡＣ１０４の代表的な論理図に
ついて次に図４に関連して説明する。ＤＡＣ１０４はノ
ード４０８から分れた制御電圧またはＰＣＮＴＲＬ信号
１１２を介して疑似ＮＭＯＳ（ＰＮＭＯＳ）プログラム
可能コンデンサ遅延素子２１０に接続されているのが図
示されている。ＤＡＣ１０４はゲートおよびドレインが
アナログ電源４１２に接続されたＰＭＯＳＦＥＴ４１０
を備えている。これら接続は電流源４１２により供給さ
れるのと同量の電流（ＩＲＥＦ）を反映（鏡映）するよ
う自動的に調節するノード４０８を作り出している。複
数のＰＭＯＳＦＥＴ列４１４、４１６、４１８、４２
０、４２２、および４３０が、小さな電圧調節がノード
４０８に対して行えるようＤＡＣ１０４のノード４０８
に切替え可能に接続されている。好適実施例では、列４
１４は１個のＦＥＴを備えており、列４１６は ２個の
ＦＥＴを備えており、列４１８は４個のＦＥＴを備えて
おり、列４２０は８個のＦＥＴを備えており、列４２２
〜４３０は各々１６個のＦＥＴを備えている。
【００２４】電圧調節は、必要な調節をディジタル様式
で指定するディジタル入力４３２を介して制御される。
デコーダ４３４により図示したように、ディジタル入力
４３２は復号されて所定のＦＥＴ列をノード４０８に切
替え可能に接続される。これにより列４１４〜４３０か
らの所定量のＦＥＴ幅をＰＭＯＳＦＥＴ４１０の幅に付
加することができる。列４１４に対応しているデコーダ
４３４からの出力線は最下位ビット（ＬＳＢ）を表して
おり、列４３０に対応する線は最上位ビット（ＭＳＢ）
を表している。ＰＮＭＯＳ遅延素子２１０に反映された
電流はＤＡＣ１０４の中の所定のＰＭＯＳＦＥＴの総数
の幅対長さ比およびＰＭＯＳ遅延素子２１０の幅対長さ
比により指定される。この関係を下に方程式の形で示
す。
【００２５】
【数１】
【００２６】カレントミラーＤＡＣ１０４のＦＥＴの幅
は下の式で表されるように可変である。 ＷＤＡＣ＝Ｗｏ＋ＮＷｉ ただし Ｗｏ＝装置の初期等価チャンネル幅、 Ｎ ＝ディジタル入力４３２の値、 Ｗｉ＝ＬＳＢＦＥＴのチャンネル幅 それ故、反映電流は次のようになる。
【００２７】
【数２】
【００２８】これら方程式はそれぞれのＦＥＴがすべて
飽和していると仮定しているが、これは必ずしも常に真
であるとは限らない。それにもかかわらず、これらの方
程式はＤＡＣ装置の動作を例示するのに役立つ。出力電
圧（ＰＣＮＴＲＬ１１２）はカレントミラーにより制御
されるから、ＤＡＣ１０４はＩＲＥＦが上の方程式で示
したように反映されるように温度および電源の変動を補
償する。二つの異なる形態の復号がデコーダ４３４によ
り利用される。好適実施例では、複数のＰＭＯＳＦＥＴ
列がノード４０８でＤＡＣ１０４に接続されている。Ｐ
ＭＯＳＦＥＴ列４２０〜４３０はカレントミラーに対し
てＭＳＢ（最上位ビット）を供給する。これらビット
は、２進重みづけ無しに増分単位で復号する温度計復号
法を使用して復号される。０から３までの値に対する温
度計復号の一例を表１に示す。
【００２９】
【表１】
【００３０】対照的に、ＰＭＯＳＦＥＴ列４１４〜４１
８はカレントミラーに対してＬＳＢ（最下位ビット）を
供給する。これらの列は、標準２進重みづけに従って復
号する２進復号法を使用して選択される。２進復号と温
度計復号との間の分割点は特定の用途によって決まる。
好適実施例では、１６個のＰＭＯＳＦＥＴから成るＦＥ
Ｔ列にある分割点が１６対１のＭＳＢ対ＬＳＢ比を与え
る。この比は、ＦＥＴ列のグループ全体を通じて厳密な
２進復号が使用されていれば６４対１のＭＳＢ対ＬＳＢ
比とは違っている。正味の効果は処理による装置の不整
合が１６対１のＭＳＢ対ＬＳＢ比に縮まることである。
【００３１】ノード４０８における電圧に対する伝達関
数は非線形であり、Ｎに反比例する。ここでＮはディジ
タル入力４３２の値である。ノード４０８で発生するＰ
ＣＮＴＲＬ信号１１２は可変キャパシタンス遅延素子２
１０に接続されて遅延素子２１０が粗いタイミングエッ
ジを有する入力信号２０３に特定の遅延を与えることが
できるようにしている。下に説明するように、遅延素子
２１０は精密に調整された出力信号３１６を発生する
（図３を参照）。ディジタル入力４３２およびＰＣＮＴ
ＲＬ信号１１２の関数として（ノード４０８における反
映電流は）次のようにＮに逆比例する。
【００３２】
【数３】
【００３３】ここでＶＧＳは正の供給電圧４１１に関係
するＰＣＮＴＲＬ信号１１２と等価であり、ＶＴはＰＭ
ＯＳＦＥＴ４１０およびＰＭＯＳＦＥＴ列４１４〜４３
０のしきい電圧である。しかし、ＤＡＣ１０４からの電
圧および電流が共にＮに逆比例しているが、遅延素子２
１０に反映される遅延はディジタル入力４３２に比例し
ている。本発明のこの特徴はコンデンサＣを定電流 Ｉ＝Ｃ（ｄＶ／ｄｔ） または近似的に △Ｔ＝Ｃ△Ｖ／Ｉ で充電するのに必要な時間量を考慮することにより最も
良く示すことができる。ＩについでＤＡＣ１０４から反
映された電流を上の方程式に代入すると次式が得られ
る。
【００３４】
【数４】
【００３５】それ故、上の状況に対する線形遅延は真性
遅延
【００３６】
【数５】
【００３７】に個別遅延量
【００３８】
【数６】
【００３９】を加えたものにディジタル入力４３２から
のディジタルプログラミングを加算して得られる。図５
に示した本発明の遅延素子２１０について次に説明す
る。遅延素子２１０の基本的構造は疑似ＮＭＯＳバッフ
ァまたは疑似ＰＭＯＳバッファから構成されており、こ
れは２個の疑似ＮＭＯＳまたは疑似ＰＭＯＳインバータ
３０７および３１４から組立てられ、インバータ３０７
と３１４との間の内部ノード３１０に付加されたプログ
ラム可能キャパシタンス３０８を備えている。図５に示
す疑似ＮＭＯＳ回路は入力信号２０３の負タイミングエ
ッジの精密調整を行う。疑似ＰＭＯＳ回路は図６に示し
てあり、入力信号２０３の正タイミングエッジの精密調
整を行う。これらの図の類似参照番号は同一のまたは機
能的に同様の素子を示している。
【００４０】図５に示した疑似ＮＭＯＳインバータの実
施例のＰＭＯＳＦＥＴ５０２および５０４の、および図
６に示した疑似ＮＭＯＳインバータの実施例のＮＭＯＳ
ＦＥＴ６０２および６０４のゲートはＤＡＣ１０４によ
り発生されたＰＣＮＴＲＬ信号１１２により駆動され
る。上に説明したように、独立変数ＮはＤＡＣへのディ
ジタル入力４３２を表しており、カレントミラーの出力
信号とディジタル入力との間の伝達関数はＮに逆比例し
ている。ＤＡＣは安定な定電流源に関係しているから、
ＰＣＮＴＲＬ信号１１２は温度および電源の変動を自動
的に調節する。それ故、温度および電源の補償は疑似Ｎ
ＭＯＳまたは疑似ＰＭＯＳインバータについて行われ
る。
【００４１】ＰＣＮＴＲＬ信号１１２は、可変キャパシ
タンス３０８に入る充電電流（ＤＡＣから反映された電
流）を調整し、バッファ２１０の遅延を調節するのに使
用される。本発明では、ＰＣＮＴＲＬ信号１１２は工程
変動を相殺するのに、したがって正常な時間遅れを得る
のにも使用されている。ＤＡＣのミラー比を変えること
により、充電電流は変わる。内部ノードを充電する時間
は充電電流に反比例する。しかし、充電電流はＤＡＣＦ
ＥＴの幅に逆比例する。それ故、最終結果は遅延が、上
述のように、ＤＡＣＦＥＴの幅に比例して増大する。
【００４２】本発明に関連する可変キャパシタンス３０
８は一つ以上のＮＭＯＳＦＥＴのゲート−ソース電圧
（ＶＧＳＳ）を変調することにより得られる。各ＮＭＯ
ＳＦＥＴのゲートはバッファ２１０の内部ノードに接続
されている。ソースおよびドレイン電極は共に接続され
ている。ゲートキャパシタンスはソース−ドレイン・ノ
ードをそれぞれ負または正の供給電圧にすることにより
回路の中にまたは外に効果的に切替えることができる。
したがって、精密に制御された少量のキャパシタンスを
ディジタル制御により内部ノード３１０に付加すること
ができる。当業者に明らかであるように、コンデンサＦ
ＥＴの大きさは本発明の用途に必要な精密タイミング分
解能に対応して選ばれる。内部ノードに取付けられるコ
ンデンサの数は所要ダイナミックレンジによって決ま
る。素子の遅延は内部ノードのキャパシタンスに正比例
するから、この手法はコンデンサのプログラム設定値と
回路の遅延との間の関係を直線的にする。本発明の場
合、高次コンデンサは非線形性を減らすためコンデンサ
列として構成されている。
【００４３】図５の疑似ＮＭＯＳ装置は負のタイミング
エッジを遅延させるのに使用される。本発明の別の実施
例は正のタイミングエッジを制御性良く遅延させる疑似
ＰＭＯＳ回路を備えている（図６を参照）。本発明の更
に他の実施例は負および正の縁を共に制御性良く遅延さ
せる疑似ＮＭＯＳ／ＰＭＯＳ回路を備えている。この特
定の遅延は、疑似ＰＭＯＳ（ＰＰＭＯＳ）素子および疑
似ＮＭＯＳ（ＰＮＭＯＳ）素子を交互に使用することに
より、またはＰＭＯＳおよびＮＭＯＳの両制御電圧を備
えた素子を構成することにより達成することができる。
【００４４】再び図５を参照すると、ＰＮＭＯＳ遅延素
子２１０は、インバータ３０７およびインバータ３１
４、および各種コンデンサ列５１８、５２４、５２８、
５３４、５３８、および５４４から構成されており、こ
れらは全般的に３０８で示してあるが、デコーダ回路３
１２により駆動され、内部ノード３１０に並列に接続さ
れている。インバータ３０７はＰＭＯＳＦＥＴ５０２を
備えており、そのゲート電極はＰＣＮＴＲＬ信号１１２
に接続されている。ＰＭＯＳＦＥＴ５０２は常にオンの
ままであるが、そのコンダクタンスはＰＣＮＴＲＬ信号
１１２の電圧を変えることにより調節することができ
る。この電圧を調節すると内部ノード３１０のキャパシ
タンスの変化が変調される。インバータ３０７はＮＭＯ
ＳＦＥＴ５０６をも備えており、これはそのゲート電極
に接続されている入力信号２０３を受ける。ＰＭＯＳＦ
ＥＴ５０２およびＮＭＯＳＦＥＴ５０６は共に動作して
入力信号２０３を反転させる。インバータ３０７からの
反転出力信号はノード３１０でノードに切替え可能に接
続されている先に述べたコンデンサ列３０８により遅延
される。
【００４５】低次のコンデンサ列（８個未満のＦＥＴか
ら構成されるＦＥＴ列）は制御信号Ｇ１〜Ｇ３（それぞ
れ線５２０、５２２、および５２６を参照）により活性
にされる。一旦活性になると、すなわち、導通すると、
ＦＥＴはコンデンサのように動作し、ノード３１０から
の電荷を吸い込んでインバータ３０７からインバータ３
１４に伝わる信号を遅延させる。制御信号Ｇ１〜Ｇ３は
ブールコード化されて別のキャパシタンスをノード３１
０に線形的に加える。高次ビット（８個以上のＦＥＴか
ら構成されるＦＥＴ列）は制御信号Ｇ４およびＧ５（そ
れぞれ線５３０および５３２を参照）により活性にされ
る。制御信号Ｇ４およびＧ５は温度計コード化されて工
程公差による装置不整合を極力少なくしている。線５２
０、５２２、５２６、５３０、および５３２は図３に関
連して上に説明した制御バス３０６から構成されてい
る。
【００４６】第１のコンデンサ列５１８は、そのゲート
が、線５２０のゲート制御入力信号Ｇ１により制御され
る短絡ソース−ドレイン・ノードと同様、並列にノード
３１０に接続されている１個のＮＭＯＳＦＥＴを備えて
いる。Ｇ１はインバータ５２１により論理的に反転され
バッファされる。入力信号Ｇ１は入力信号Ｇ１〜Ｇ５か
ら成る制御語の最下位ビット（ＬＳＢ）である。線５２
２のゲート制御入力信号Ｇ２はインバータ５２３により
反転されバッファされ、コンデンサ列５２４を形成する
１対の並列に接続されたＦＥＴの短絡ソース−ドレイン
・ノードを制御する。コンデンサ列５２４はノードの次
の有意ビットを制御するようにノード３１０に接続され
ている。線５２６のゲート制御入力信号Ｇ３は、インバ
ータ５２７により反転されるが、コンデンサ列５２８を
形成する４個から成る一群のＦＥＴを制御する。コンデ
ンサ列５２８はノードの次の有意ビットを制御するよう
にコンデンサ列５２８のゲートを介してノード３１０に
並列に接続されている。
【００４７】線５３０のゲート制御入力信号Ｇ４および
線５３２のゲート制御入力信号Ｇ５の論理的ＮＯＲゲー
ト５２９はコンデンサ列５３４のソース−ドレイン・ノ
ードを制御する。列５３４は遅延の次の有意ビットをノ
ード３１０に供給する８個のＮＭＯＳＦＥＴから構成さ
れている。インバータ５３５はゲート制御入力信号Ｇ４
の反転出力信号５３６を発生する。出力信号５３６は、
ノード３１０に次の有意ビットに対するキャパシタンス
遅延を供給する８個のＮＭＯＳＦＥＴから成るコンデン
サ列５３８のソース−ドレイン・ノードを制御する。ゲ
ート制御入力信号Ｇ４およびＧ５は論理的ＮＡＮＤゲー
ト５４０のそれぞれの入力に加えられる。論理的ＮＡＮ
Ｄ５４０の出力信号はコンデンサ列５４４のソース−ド
レイン・ノードを制御する。コンデンサ列５４４はノー
ド３１０にＭＳＢ（最上位ビット）のキャパシタンス遅
延を供給する８個のＮＭＯＳＦＥＴから構成されてい
る。
【００４８】第１の４個のコンデンサ列のＦＥＴは入力
Ｇ１乃至Ｇ３に供給される２進復号により示されるプロ
グラムキャパシタンス能力を達成するように２進的に
（１、２、４、８）配置されていることに注目するこ
と。二つのＭＳＢ、Ｇ４およびＧ５、はコンデンサ列３
０８が次の２進相当数１６の代わりに８個のＮＭＯＳＦ
ＥＴから構成されるように温度計的に復号される。温度
計復号は三つの８個のＦＥＴから成るコンデンサ列５３
４、５３８、および５４４が入力信号Ｇ４および入力信
号Ｇ５が２進数０（００２）から２進数３（１１２）ま
で増大するにつれて単調にオンになるようなものであ
る。コンデンサ列３０８により供給されるノード３１０
の遅延信号はインバータ３１４のＮＭＯＳＦＥＴのゲー
トへの入力信号である。インバータ３１４はＮＭＯＳＦ
ＥＴ５０８およびＰＭＯＳＦＥＴ５０４を備え、その導
電度を調節できるようにＰＣＮＴＲＬ信号１１２がＰＭ
ＯＳＦＥＴ５０４のゲートに接続されている。ノード３
１０の遅延データ信号は反転され、論理的に入力信号２
０３（ＩＮ）と一貫しているデータ出力信号３１６（Ｏ
ＵＴ）を発生する。
【００４９】再び図６を参照すると、疑似ＰＭＯＳ遅延
素子は第１のインバータ３０７のｐチャンネルＦＥＴ６
０２のゲートに接続されている入力２０３を備えてい
る。第１のインバータ３０７の出力は第２のインバータ
３１４のｐチャンネルＦＥＴ６０４のゲートに接続さ
れ、ＰＣＮＴＲＬ信号１１２はｐチャンネルＦＥＴ６０
６および６０８のゲートに接続されている。この制御信
号および入力信号の反転により正のタイミングエッジを
制御性良く遅延させることができる。本発明の遅延線２
０６について次に説明する。遅延線はＰＮＭＯＳワイヤ
ドＯＲマルチプレクサ（ＭＵＸ）２１５に電気的に結合
された遅延素子２１０を構造的に組合せたものである
（図２を参照）。特に、一群の遅延素子が直列に配列さ
れて一つの遅延素子からのデータ出力が次の遅延素子の
データ入力に接続されるようになっている。この一群の
積重ね遅延素子の一部は遅延の精密な増分を入力タイミ
ングエッジに付加するのに使用され、この一群の積重ね
遅延素子の他の部分は遅延の粗い増分を付加するのに使
用される。この一群の更に別の部分は校正に使用するこ
とができる。
【００５０】次に図７を参照すると、本発明の遅延線２
１０の好適実施例から構成される高レベル構造の論理図
が図示されている。遅延線２１０は直列に接続された遅
延素子７０６〜７２６およびＰＮＭＯＳワイヤドＯＲＭ
ＵＸ２１５を備えている。遅延素子７０６、７０８、お
よび７１４は精密遅延素子Ｆ１、Ｆ２、．．．、Ｆｎか
ら構成され、遅延素子７１６、７１８、および７２６は
粗遅延素子Ｃ１、Ｃ２、．．．、Ｃｎから構成されてい
る。粗タイミングエッジを備えている入力信号２０３は
素子７０６の入力に加えられる。
【００５１】遅延素子の数は遅延線２０６の所要用途に
より決まる。精密遅延素子（Ｆ１、Ｆ２、．．．、Ｆ
ｎ）の数は精密遅延素子の組合わせ範囲が一つの粗遅延
を包含するが最大真性遅延仕様を超過せず 真性遅延＝精密真性遅延＋ＭＵＸの遅延 全遅延＝真性遅延 ＋精密プログラム遅延 ＋粗プログラム遅延 になるように選定される。
【００５２】各精密遅延素子は図３の制御バス３０６お
よび図５および図６の線Ｇ１〜Ｇ５に対応する制御入力
ＧＦ１−ｎ［１：５］を備えている。制御入力ＧＦ１−
ｎ［１：５］は対応する精密遅延素子により付加される
べき遅延の量を指定する。同様に、各粗遅延素子は対応
する粗遅延素子により付加されるべき遅延の量を指定す
る制御入力ＧＣ１−ｎ［１：５］を備えている。最終精
密遅延素子Ｆｉおよびすべての粗遅延素子７１６〜７２
６はそのそれぞれの出力Ｄ［１］、Ｄ［２］、．．．Ｄ
［Ｎ］でＰＮＭＯＳワイヤドＯＲＭＵＸ２１５に沿って
分岐している。公称粗遅延は各粗遅延素子についてそれ
ぞれのコンデンサ列を制御することにより設定される。
それ故、ＰＮＭＯＳワイヤドＯＲＭＵＸ２１５は公称粗
遅延の整数Ｓ［１：Ｎ］が、所定バス７４８により指定
されたとおりに、入射縁に付加され終ってから入射縁を
分岐するよう動作する。
【００５３】選択バス７４８はＰＮＭＯＳワイヤドＯＲ
ＭＵＸ２１５により受取られる各タップ出力信号Ｄ
［１］〜Ｄ［Ｎ］について個別ディジタル制御を行う。
選択バス７４８のビットサイズは特定の用途によって決
まる。他に、ＰＮＭＯＳワイヤドＯＲＭＵＸ２１５はそ
の疑似ＮＭＯＳ装置のＰＭＯＳゲートを制御するよう動
作するＰＣＮＴＲＬ信号１１２を受取る。遅延線２０６
は遅延素子Ｆ１、．．．、Ｆｎにより発生された精密遅
延を粗遅延素子Ｃ１、．．．、Ｃｎにより発生された粗
遅延と組合わせることができるようにする。それ故、精
密縁（ＦＥ）出力信号２０４は適切な量の精密および粗
遅延が付加された後、粗縁（ＣＥ）入力２０３から得ら
れる。ＦＥ出力信号２０４も精密遅延およびＰＮＭＯＳ
ワイヤドＯＲＭＵＸ２１５により付加された一定真性遅
延成分を備えている。
【００５４】図８は、本発明の図７のＰＮＭＯＳワイヤ
ドＯＲＭＵＸ２１５のマルチプレクサの実施例の電界効
果トランジスタ（ＦＥＴ）のレベル図を示す。ＰＮＭＯ
ＳワイヤドＯＲＭＵＸ２１５は疑似ＮＭＯＳ技術を使用
して実現されている。バス２１６は遅延入力信号Ｄ
［１］、Ｄ［２］、．．．Ｄ［Ｎ］の或る数（Ｎ）から
ＭＵＸ２１５へ所要入力を供給する。ＰＮＭＯＳワイヤ
ドＯＲＭＵＸ２１５はＰＣＮＴＲＬ信号１１２を受取り
ＰＮＭＯＳワイヤドＯＲＭＵＸ２１５の疑似ＮＭＯＳ装
置のＰＮＭＯＳゲートを制御する。Ｎ個の入力（Ｓ
［１：Ｎ］）の選択バス７４８はディジタル制御を行
い、Ｎ個の遅延入力信号Ｄ［１］、Ｄ［２］、．．．Ｄ
［Ｎ］からいずれかを選択する。複数のＮＭＯＳＦＥＴ
８０２ａ、８０２ｂ、．．．、８０２ｎが、対応するＰ
ＭＯＳＦＥＴ８２２ａ、８２２ｂ、．．．、８２２ｎに
接続され、反転出力ノード８４２ａ、８４２
ｂ、．．．、８４２ｎを形成している。各々の各遅延入
力信号Ｄ［１］〜Ｄ［Ｎ］は対応するＮＭＯＳＦＥＴ８
０２のゲートに接続されている。ＰＮＭＯＳワイヤドＯ
ＲＭＵＸ２１５のこのＰＮＭＯＳ構成においては、各Ｐ
ＭＯＳＦＥＴ８２２はＰＣＮＴＲＬ信号１１２により制
御されるが、これにより疑似ＮＭＯＳの電源および温度
の補償特性が同じになる。各反転出力ノード８４２は選
択バス７４８を介して信号Ｓ［１：Ｎ］で選択され得る
が、それぞれのノード８４２に並列に接続されているＮ
ＭＯＳＦＥＴ８６２ａ、８６２ｂ、．．．、８６２ｎを
制御する。選択バス７４８の個別の線は否定真であり、
一つの選択線（Ｓ［ｉ］，Ｌ＝１乃至ｎ）だけが一度に
活性になることができる。
【００５５】最後に、ディジタル的に選択されたノード
８４２は、それぞれ反転遅延入力Ｄ［１］〜Ｄ［Ｎ］を
運ぶが、対応するＮＭＯＳＦＥＴ８８２ａ、８８２
ｂ、．．．、８８２ｎに接続されている。これらＮＭＯ
ＳＦＥＴ８８２の各々は並列にＰＭＯＳＦＥＴ８９７に
接続されて、それぞれのノード８４２で所定の反転遅延
入力Ｄ［１］〜Ｄ［Ｎ］を反転して選択バス７４８によ
り選択された遅延入力Ｄ［１］〜Ｄ［Ｎ］と論理的に一
貫する出力信号２０４を発生する第２のインバータを形
成している。
【００５６】要約すれば、ＰＮＭＯＳワイヤドＯＲＭＵ
Ｘ２１５は各々がオープン（開放）ドレイン出力を備え
たＰＮＭＯＳＯＲ回路を備えている。オープンドレイン
出力はすべて、そのゲートがＰＣＮＴＲＬ信号１１２に
より駆動される一つのＰＭＯＳプルアップＦＥＴ８９７
に接続されている。各ＰＮＭＯＳＯＲの一つの出力は遅
延線のタップにより駆動される。各ＰＮＭＯＳＯＲの他
の入力は特定のタップを使用可能または使用不能にする
よう動作する選択入力により駆動される。本発明の一実
施例では、一度に一つのタップしか使用可能になり得な
い。入射縁が使用可能タップにあると、信号がＰＮＭＯ
ＳＯＲ回路を通して伝わり、共通のＰＭＯＳプルアップ
ＦＥＴをプルダウンし、分岐された信号をＭＵＸの出力
に伝える。共通プルアップＦＥＴはすべてのオープンド
レイン・ノードをそれに「ワイヤド」（電気的に接続）
した状態でＯＲゲート（ワイヤドＯＲ）として動作し、
活性タップを出力に伝えさせる。
【００５７】本発明は温度、電源、および工程の変動を
補償する能力を必要とする集積回路（ＩＣ）試験環境で
適用することができるから、被試験回路の挙動を試験装
置の挙動から分離することができることが必要である。
それ故、この構成は疑似ＮＭＯＳ（ＰＮＭＯＳと言う）
精／粗ワイヤドＯＲタップ遅延線および支援回路を使用
する校正の方法を提供する。支援回路は、１）粗いタイ
ミングエッジを備えた入力信号に付加すべき所要時間遅
延を表すディジタル値を受けるデータレジスタ、２）プ
ログラムされたディジタル遅延の精密遅延部分の校正記
憶装置となるＲＡＭ、３）プログラムされたディジタル
遅延の粗い遅延部分の校正記憶装置となるレジスタ列、
４）ＰＮＭＯＳワイヤドＯＲタップ付き遅延線に入力し
て所要精密（ＦＥ）出力信号を得るプログラムされたデ
ィジタル遅延の精および粗の各部分に対するデコード回
路、および５）各種校正手順を支援する校正回路、から
構成されている。
【００５８】図９は時間バーニヤ１０６のブロック図を
示す。時間バーニヤ１０６は粗いタイミングエッジの入
力から良く制御された精密タイミングエッジ出力を発生
するのに使用される。データバス９０４は入力データ信
号９０６をアルファレジスタ９０８に供給する。入力デ
ータ信号９０６はアルファレジスタ９０８に格納される
所要プログラムディジタル遅延を指定する。アルファレ
ジスタ９０８に格納されている値の最上位ビット（ＭＳ
Ｂ）はバス９１１を経て粗デコード９１０により受取ら
れる。アルファレジスタ９０８にある値の最下位ビット
（ＬＳＢ）は、時間バーニヤ１０６により供給されるべ
き精密遅延を規定するが、バス９１８を経てＲＡＭ９１
２へのアドレスとして受取られる。
【００５９】粗デコーダ９１０はアルファレジスタ９０
８に格納されている値のＭＳＢを復号して選択入力９１
４をＰＮＭＯＳワイヤドＯＲタップ付き遅延線２０６に
供給する。ＰＮＭＯＳワイヤドＯＲタップ付き遅延線２
０６は遅延線への一つのタップを選択し、入力データ信
号９０６で指定される精粗の遅延を組合わせるよう動作
する。レジスタ列９１８は、バス９１９を介してデータ
バス９０４からおよびバス９２０を介してＰＮＭＯＳワ
イヤドＯＲタップ付き遅延線２０６にアクセスすること
ができる。内部でＰＮＭＯＳワイヤドＯＲタップ付き遅
延線２０６を構成している粗遅延素子により必要とされ
る校正データのための、記憶装置となっている。
【００６０】ＲＡＭ９１２はアルファレジスタ９０８に
格納されている値の最下位ビット（ＬＳＢ）により指定
される精密遅延用校正データに対する記憶装置となる。
バス９１２はデータバス９０４からＲＡＭ９１２へのア
クセスを行う。バス９２２はＲＡＭ９１２から精密遅延
デコーダ９２４へのアクセスを行うが、デコーダ９２４
はＲＡＭ９１２の２進データを２進復号および温度計復
号の組合わせに復号する働きをする。この組合わせ復号
は直線性を改善する。温度計復号はＰＮＭＯＳワイヤド
ＯＲタップ付き遅延線２０６を構成する複数の遅延素子
の間（遅延間素子）で使用される。２進復号はＰＮＭＯ
ＳワイヤドＯＲ遅延線２０６を構成する各遅延素子の内
部（遅延内素子）で使用される。バス９２６は精密遅延
デコーダ９２４からＰＮＭＯＳワイヤドＯＲ遅延線２０
６へのアクセスを行う。
【００６１】更に図９を参照すると、粗タイミングエッ
ジを備えているかまたは或る時間遅延を付加されるべき
入力信号２０３が装置クロック信号ＣＬＫ９３２と共に
最終フリップフロップ−１（ＬＦＦ１）９３０に入力さ
れている。（ＬＦＦ１）９３０の出力段は電源および温
度の補償を行うためＰＮＭＯＳで構成されている。入力
信号２０３は時間バーニヤ１０６のＰＮＭＯＳワイヤド
ＯＲタップ付き遅延線２０６に入力すべきＣＥ（粗い
縁）信号９３４を発生するよう時間調節されている。Ｐ
ＮＭＯＳワイヤドＯＲタップ付き遅延線２０６もＰＮＭ
ＯＳ装置用制御電圧としてＰＣＮＴＲＬ信号１１２を受
取る。入力データ信号９０６を介して受取ったプログラ
ム遅延に対応する良く制御された遅延縁が精密縁（Ｆ
Ｅ）出力信号２０４として出力される。
【００６２】他に、ＣＥ信号９３４がＬＦＦ２（最終フ
リップフロップ２）９４０のＤ入力に入力されるが、こ
れも装置クロック信号ＣＬＫ９３２により時間調節され
ている。（ＬＦＦ２）９４０は、その遅延特性が（ＬＦ
Ｆ１）９３０の特性と整合すべきであるから、実際には
（ＬＦＦ１）９３０と同一である。ＣＥ信号９３４を受
けてからの次の装置クロック信号ＣＬＫ９３２で、（Ｌ
ＦＦ２）９４０は基準縁信号ＰＣＬＫ９４２を位相検出
器９４４に供給する。この位相検出器９４４はＦＥ信号
２０４をも受取る。位相検出器９４４は装置クロック信
号ＣＬＫ９３２の周期即ち装置クロック周期をＦＥ信号
２０４で決まる遅延線の遅延と比較する。ＰＨＤＯＵＴ
出力信号９４６は、ＦＥ信号２０４で指示される遅延線
の遅延が信号ＰＣＬＫ９４２の１クロック周期より小さ
ければ論理「１」を指定する。その他の場合には、ＰＨ
ＤＯＵＴ出力信号は論理「０」を指定する。
【００６３】校正は幾つかの理由で必要である。校正の
必要性には同じチップの異なるロットからの工程の変動
または同じチップ上の装置の不整合がある。本発明の構
成は三つの好ましい校正手順を支援する。１）ＰＣＮＴ
ＲＬ校正。これは工程の変動を補償する。２）精密遅延
校正。これは精密遅延素子内の装置不整合を補償する。
３）粗遅延校正。これは粗遅延素子内の装置不整合を補
償する。特定の装置要件に応じ、上記校正手順の幾つか
または全部が必要でありまたは必要でないことがある。
【００６４】上記各校正手順には精密な時間基準が必要
である。この時間基準は図９の精密に制御された従来ど
おりのクロック周期の信号ＣＬＫ９３２の形で現れる。
校正の方法はディジタル制御回路（校正ロガー）により
制御され、校正を統計的に向上するためデータの平均化
を可能とする。当業者は校正ロガーの格納およびカウン
トを行うのに多数の慣例的手法に容易に気付くであろ
う。校正ロガーの特性は当業者には本発明を実施するの
に必要ではない。校正ロガーは幾つかのカウンタおよび
レジスタ、およびディジタル論理または類似のものから
構成することができる。ロガー回路の目的は幾つかの位
相検出器の出力結果の総カウント数を監視、格納し、こ
れらをあらかじめ校正ロガーにプログラムされているし
きい値と比較することである。この比較により校正ロガ
ーが問題としているタイミングエッジが所要タイミング
を備えているか判定することができる。校正ロガーはま
た回路が敏感なタイミング測定を間接的に行い、このよ
うにして生産試験中にそれ自身を試験する手段ともな
る。
【００６５】校正手順は図９の装置クロック信号ＣＬＫ
９３２の二つの連続する立上り縁を参照することにより
説明することができる。最初の縁はＣＥを遅延線２０６
に追い込み、第２のフリップフロップ（ＬＦＦ２）９４
０をも組立てる。（ＬＦＦ２）９４０はＣＬＫ９３２に
より時間調節され、出力ＰＣＬＫ９４２を発生するが、
これは続いて位相検出器を駆動する第２のクロックとな
る。それ故、装置クロック信号ＣＬＫ９３２の連続する
二つの立上り縁の間の時間である装置クロック周期を遅
延線２０６が必要とする遅延になるようにプログラムす
ると、ＦＥの出力２０４は第２のクロック、ＰＣＬＫ９
４２、がその立上り縁になると同時に高レベルになる。
ＦＥ出力２０４の信号の縁およびＰＣＬＫ９４２の信号
の縁が上に記したようにならなければ、ＦＥ出力２０４
は校正からはずれている。この場合には遅延線２０６の
設定値をＦＥ出力２０４の信号縁およびＰＣＬＫ９４２
の信号縁が上述のように整列するまで調節する。この校
正工程の結果を、精密校正、粗校正、またはＰＣＮＴＲ
Ｌ信号１１２のそれぞれのどれを校正しているかに応じ
て、ＲＡＭ９１２、レジスタ９１８に格納するか、また
はＤＡＣ設定値を調節するのに使用する。本質的に、Ｐ
ＨＤＯＵＴ９４６は、位相ロックループ機能をエミュレ
ートし、本発明の校正をクロックの周期の一定したディ
ジタル調節を通して遅延線２０６による所要遅延に合致
するまで行うことができるようにするフィードバック部
を駆動する。
【００６６】図１０、図１１、および図１２は、図９に
示した本発明の好適実施例と共に利用される校正方法の
流れ図を示す。図１０は工程の変動を補償するＰＣＮＴ
ＲＬ校正の方法の流れ図である。図１０を参照すると、
ＰＣＮＴＲＬ信号１１２の校正手順はＰＮＭＯＳワイヤ
ドＯＲタップ付き遅延線２０６の内部にあるすべての遅
延素子を公称コンデンサ設定値にプログラムする。ＰＣ
ＮＴＲＬ校正手順はブロック１００１で始まり、時間基
準（装置クロック信号ＣＬＫ９３２）を所要周波数に設
定する。この方法を説明する補助となる本実施例では、
校正すべき遅延が８ｎｓであれば、時間基準ＣＬＫ９３
２を８ｎｓの周期に設定すべきである。この設定値は一
つの立上り縁と続く立上り縁との間の時間が８ｎｓであ
ることを意味する。本実施例において遅延線２０６の各
遅延素子の公称遅延が２ｎｓであれば、遅延線２０６が
８ｎｓの所要遅延を発生するためには４個の遅延素子が
必要になることに注目する。ＤＡＣ１０４は、校正すべ
きＰＣＮＴＲＬ信号１１２を発生するが、最小ＰＣＮＴ
ＲＬ信号１１２を発生するために、ブロック１００２に
示すように、その最小設定値に設定される。本実施例に
おいて、ＰＣＮＴＲＬ信号１１２に対するこの最小設定
値は遅延線２０６が８ｎｓの所要遅延より小さい遅延を
発生して８ｎｓの所要遅延にＰＣＮＴＲＬ信号１１２を
ゆっくり増加することにより近づけることができるよう
にすることができなければならないことに注目するこ
と。
【００６７】次に、ブロック１００４はタイミングエッ
ジが入力信号２０３による時間バーニヤ１０６への入力
であることを示している。ブロック１００６は遅延した
縁、ＦＥ出力２０４、を位相検出器９４４によりＰＣＬ
Ｋ９４２（これは時間基準ＣＬＫ９３２から発生され、
同じクロック周期を備えている）と比較することを示し
ている。図９の説明で述べたように、ＰＨＤＯＵＴ出力
信号９４６はＦＥ信号２０４の遅延線２０６からの遅延
がＰＣＬＫ信号９４２の装置クロック周期より短ければ
論理「１」を指定し、その他の場合には、ＰＨＤＯＵＴ
出力信号９４６は論理「０」を指定する。次に外部校正
ロガーはブロック１００８で示したようにＰＨＤＯＵＴ
出力信号９４６を記録し、これにより出力が高レベルで
ある回数を数える。
【００６８】判断ブロック１００９はプロセスをブロッ
ク１００４からＮ回繰返すことを示している。ただしＮ
は校正ロガーにプログラムされているディジタル数であ
る。ブロック１００４から１００９までのこのサイクル
の繰返しは、遅延線２０６の遅延が時間基準ＣＬＫ９３
２の周期に近づくとき必要である。何故かと言えばこの
点で位相検出器９４４が出力が不確実になる不安定モー
ドに入り、したがって出力を確率で決めなければならな
いからである。したがって、Ｎが増大するにつれて、正
しい出力が正しく決定される確率が大きくなる。
【００６９】正しい出力がＮ回の連続反復により妥当に
決定される点で、判断ブロック１０１０は、位相検出器
９４４が「１」の結果を戻した全回数を表す校正ロガー
値として格納されているカウント値が独立なプログラム
可能しきい値以上であるか否か判定する。そうであれ
ば、ブロック１０１２で示したように、各遅延素子は公
称遅延に等しく、このことは遅延線２０６の遅延が時間
基準ＣＬＫ９３２の周期で指定される遅延にほぼ校正さ
れていることを意味する。それ故、ＰＣＮＴＲＬ信号１
１２を今度は製作工程の変動に対して校正する。その他
の場合には、ブロック１０１０からの「Ｎｏ」分岐で示
したように、ＰＣＮＴＲＬ信号１１２を制御するＤＡＣ
１０４の設定値を、ＰＣＮＴＲＬ信号１１２を増大させ
これにより遅延線２０６を構成する各遅延線により供給
される遅延を大きくするように１ＬＳＢだけ増加させ
る。この手順を判断ブロック１０１０がブロック１０１
２への「Ｙｅｓ」分岐をたどるまでブロック１００４か
ら繰返す。
【００７０】図１１は精密遅延素子の装置不整合を補償
する精密遅延校正の方法の流れ図である。本質的に、精
密遅延素子はオンチップフォトリソグラフィの変動につ
いて校正される。精密遅延校正手順は時間基準（ＣＬＫ
９３２）を所要周波数に設定することによりブロック１
１０１で始まる。この方法を説明する補助のための本実
施例では、校正すべき所要遅延が８ｎｓであれば、時間
基準ＣＬＫ９３２を８ｎｓの周期に設定すべきである。
この設定値は一つの立上り縁と続く立上り縁との間の時
間が８ｎｓであることを意味している。次に、ブロック
１１０２はＰＮＭＯＳワイヤドＯＲタップ付き遅延線の
中に入っている精密遅延素子に対するコンデンサの設定
値を最小設定値（精密遅延素子の遅延の最小設定値に対
応する。）に設定することを示している。本実施例の場
合では、これは８ｎｓ未満の精密遅延に相当する。
【００７１】次に、ブロック１１０４はタイミングエッ
ジが入力信号２０３を介して時間バーニヤ１０６に入力
されることを示している。ブロック１１０６は遅延され
た縁、ＦＥ出力２０４、を位相検出器９４４によりＰＣ
ＬＫ９４２（これは時間基準ＣＬＫ９３２から発生さ
れ、同一装置クロック周期を備えている）と比較するこ
とを示している。図９の説明で記したように、ＰＨＤＯ
ＵＴ出力信号９４６は、ＦＥ信号２０４の遅延線２０６
からの遅延が信号ＰＣＬＫ９４２の１クロック周期より
少なければ論理「１」を指定し、その他の場合には、Ｐ
ＨＤＯＵＴ出力信号９４６は論理「０」を指定する。次
に外部校正ロガーはブロック１１０８で示したようにＰ
ＨＤＯＵＴ出力信号９４６を記録し、これにより出力が
高レベルである回数を数える。
【００７２】判断ブロック１１０９はプロセスをブロッ
ク１１０４からＮ回繰返すことを示している。ここでＮ
は校正ロガー内にプログラムされているディジタル数で
ある。ブロック１１０４から１１０９までのこのサイク
ルの繰返しは遅延線２０６の遅延が時間基準ＣＬＫ９３
２の周期に近づくとき必要である。何故ならこの点で位
相検出器９４４が出力が不確実になる不安定モードに入
り、したがって出力を確率によって決定しなければなら
ないからである。したがって、Ｎが増大するにつれて、
出力が正しく決定される確率が大きくなる。判断ブロッ
ク１１１０で、装置は位相検出器９４４が論理「１」の
結果を戻した全回数を表す校正ロガー値として格納され
ているカウント値が外部の独立にプログラム可能しきい
値以上であるか判定する。しきい値以上でなければ、ブ
ロック１１９１により示したように、精密遅延素子のコ
ンデンサを１設定値だけ大きくし、プロセスを１１０４
から繰返す。ブロック１１１０での判定が「ｙｅｓ」で
あれば、ブロック１１１２は第１の精密遅延設定値を今
度はオンチップフォトリソグラフィの変動に対して所要
精密遅延に校正し、この結果をＲＡＭ９１２に格納す
る。
【００７３】この方法には複数の精密遅延設定値が含ま
れているから、判断ブロック１１１４は精密遅延設定値
をすべて校正し終わったかチェックする。否であれば、
精密遅延素子のコンデンサを、ブロック１１１５で示す
ように、最小設定値に切替える。次に、時間基準ＣＬＫ
９３２を、ブロック１１１６で示すように、１遅延素子
分解能だけ大きくする。次にプロセスをこの次の精密遅
延設定値についてブロック１１０４から繰返す。ブロッ
ク１１１７が示すように、すべての精密遅延設定値を校
正したとき精密遅延素子の校正法が完了する。
【００７４】図１２は、粗遅延素子の装置不整合を補償
する粗遅延校正の好ましい方法の流れ図である。本質的
に、粗遅延素子をオンチップフォトリソグラフィの変
動、およびタップ付き遅延線による変動について校正す
る。粗遅延校正手順はブロック１２０１から始まり、時
間基準（ＣＬＫ９３２）を所要周波数に設定する。次
に、ブロック１２０２はＰＮＭＯＳワイヤドＯＲタップ
付き遅延線２０６の内部の第１の粗遅延素子のコンデン
サの設定値をその最小設定値にプログラムすることを示
す。この最小設定値は「所要遅延」より少ない全体遅延
に相当することに注意すること。ブロック１２０４〜１
２１１に示す粗遅延校正手順は図１１と関連して上に説
明した手順、ブロック１１０４〜１１１１、と全く同じ
である。したがってブロック１２０４〜１２１１の詳細
な説明は省略する。しかし、ブロック１２１０における
判断が「ｙｅｓ」であれば、第１の粗遅延要素をオンチ
ップフォトリソグラフィの変化に対して所要粗遅延に校
正し、この結果をブロック１２１２で示すように、レジ
スタ９１８に格納する。
【００７５】図１２の方法には複数の粗遅延素子を備え
ていることがあるから、判断ブロック１２１４は粗遅延
要素を全部校正してしまったか否かチェックする。校正
し終っ ていなければ、精密遅延要素のコンデンサを、
ステップ１２１５で示すように、所要分解能に切替え
る。この場合時間基準ＣＬＫ９３２を、ブロック１２１
６で示すように、１遅延素子分解能だけ増すが、事実こ
れは次の粗遅延素子を校正に含める。次にプロセスをこ
の次の粗遅延素子についてブロック１２０４から繰返
す。ブロック１２１７が示すように、粗遅延素子校正は
すべての粗遅延素子を校正すると完了する。本発明の各
種実施例を上に説明したが、それらは例として提示した
ものであり、限定するためではないことを理解すべきで
ある。
【００７６】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、電源、温度、および工程等の変動の影響を受
けず、消費電力が少なく、入力信号に対し、安定かつ高
精度な時間遅延を付与することのできる装置を実現する
ことができる。
【図面の簡単な説明】
【図１】本発明の時間バーニヤシステムの高レベルブロ
ック図である。
【図２】本発明の図１に示す時間バーニヤサブシステム
の１つの高レベルブロック図である。
【図３】本発明の図２の遅延素子の１つのブロック図で
ある。
【図４】本発明のディジタル・アナログ変換器システム
のブロック図である。
【図５】本発明の疑似ＮＭＯＳ遅延素子の代表的な論理
図である。
【図６】本発明の疑似ＰＭＯＳ遅延素子の代表的な論理
図である。
【図７】本発明の遅延線の代表的な論理図である。
【図８】本発明のワイヤドＯＲマルチプレクサの代表的
な論理図である。
【図９】本発明の時間バーニヤのブロック図である。
【図１０】本発明の一実施例に利用されるＰＣＮＴＲＬ
信号校正方法のフローチャートである。
【図１１】本発明の一実施例に利用される微遅延校正方
法のフローチャートである。
【図１２】本発明の一実施例に利用される粗遅延校正方
法のフローチャートである。
【符号の説明】
２０６：ＰＮＭＯＳワイヤドＯＲタップ付き遅延線 ９０８：アルファレジスタ ９１０：粗デコード ９１２：ＲＡＭ ９１８：レジスタ ９２４：精密遅延デコーダ ９４４：位相検出器
フロントページの続き (31)優先権主張番号 ７８６，６９５ (32)優先日 平成３年11月１日(1991．11．1) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ７８６，４５９ (32)優先日 平成３年11月１日(1991．11．1) (33)優先権主張国 米国（ＵＳ） (72)発明者 クリストファ・ケーナ アメリカ合衆国コロラド州ロングモン ト・ボウルダ・ヒルズ・ドライブ 5699 (72)発明者 後藤正治 日本国埼玉県飯能市大字中藤下郷691− 19 (72)発明者 ジェームズ・オリバー・バーンズ アメリカ合衆国コロラド州フォートコリ ンズ・アレクサンダ・コート 7761 (56)参考文献 特開 平３−130678（ＪＰ，Ａ) 特開 昭63−146613（ＪＰ，Ａ) 特開 昭57−174928（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】粗いタイミングエッジを有する入力信号を
    精密に制御するための時間バーニヤであって、 入力された前記粗いタイミングエッジに付加される所望
    の時間遅延であって、微調遅延及び粗調遅延を持つ該時
    間遅延を表す値を受信する受信手段と、 前記微調遅延を復号し微調遅延制御信号を発生する第１
    復号手段と、 前記粗調遅延を復号し粗調遅延制御信号を発生する第２
    復号手段と、 前記入力信号と、前記微調遅延制御信号、前記粗調遅延
    制御信号と、温度および電源変動に対し自動調整する制
    御電圧とを受信する入力を有し、前記制御電圧により前
    記温度及び電源変動により前記粗いタイミングエッジに
    付加される時間遅延の変動を補償しつつ、前記微調遅延
    制御信号及び前記粗調遅延制御信号を結合して精密なタ
    イミングエッジを有する出力信号を供給する遅延線とを
    備え、 前記制御電圧は前記出力信号によらないことを特徴とす
    る 時間バーニヤ装置。
  2. 【請求項２】粗いタイミングエッジを有する入力信号を
    精密に制御するための時間バーニヤ装置への制御電圧信
    号を校正するための方法であって、 所望の遅延に応じて時間基準の設定をおこなうステップ
    （１）、 前記制御電圧信号を第一のレベルに設定するステップ
    （２）、前記 粗いタイミングエッジを有する入力信号を前記時間
    バーニア装置で受信し精密なタイミングエッジを有する
    出力信号を発生するステップ（３）前記出力信号の遅延
    と前記時間基準に応じた装置クロック周期を位相検出器
    で比較して位相検出器出力信号を発生するステップ
    （４）、計数手段により前記ステップ（４）において発生した所
    定の論理値の前記位相検出器信号の全発生回数を計数し
    て記録 するステップ（５）、 前記ステップ（３）、（４）（５）を所定の回数繰り返
    すステップ（６）、およびステップ（５）において前記
    所定の回数にわたる前記全発生回数がしきい値未満であ
    るときは前記ステップ（２）において前記制御電圧信号
    のレベル設定を前記所定の論理値に応じてインクリメン
    トし、ステップ（３）からのステップを繰り返すステッ
    プ（７）、 を備えた校正方法。
  3. 【請求項３】入力された粗いタイミングエッジを精密に
    制御するための時間バーニヤ装置を校正するための方法
    であって、 所望の遅延に応じて時間基準の設定をおこなうステップ
    （１）、前記時間バーニヤ装置の 第一の遅延素子の遅延を最小設
    定値とするステップ（２）、 精密なタイミングエッジを有する出力信号を発生するた
    め、粗いタイミングエッジを有する入力信号を前記時間
    バーニア装置に入力するステップ（３）前記出力信号の
    遅延と前記時間基準に応じた装置クロック周期を位相検
    出器で比較して位相検出器出力信号を発生するステップ
    （４）、計数手段により前記ステップ（４）において発生した所
    定の論理値の前記位相検出器信号の全発生回数を計数し
    て 記録するステップ（５）、 前記ステップ（３）、（４）、（５）を所定の回数繰り
    返すステップ（６）、前 記ステップ（５）において前記全発生回数がしきい値
    未満であるときは前記ステップ（２）において前記第一
    の遅延素子の遅延の設定値をを前記所定の論理値に応じ
    てインクリメントし、ステップ（３）からのステップを
    繰り返すステップ（７）、および前記遅延素子の前記設
    定をデータを格納する手段に格納し前記ステップ（１）
    の前記時間基準を前記所定の論理値に応じてインクリメ
    ントし、前記ステップ（５）において前記全発生回数が
    しきい値未満であるときは前記ステップ（３）からのス
    テップを繰り返すステップ（８）、 を備えた校正方法。
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