DE10147121B4

DE10147121B4 - Schaltung zum Aufteilen der Fein- und Grob-Verzögerungssteuerung von Verzögerungsleitungen zur Verwendung beim Laden von Verzögerungsdaten

Info

Publication number: DE10147121B4
Application number: DE2001147121
Authority: DE
Inventors: Robert K. Ft. Collins Barnes; Randy L. Fort Collins Bailey
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2000-09-29
Filing date: 2001-09-25
Publication date: 2004-06-17
Anticipated expiration: 2021-09-26
Also published as: DE10147121A1

Abstract

Schaltung zum Aufteilen der Fein- und Grob-Verzögerungssteuerung von Verzögerungsleitungen zur Verwendung beim Laden von Verzögerungsdaten, mit folgenden Merkmalen:
einer Feinverzögerung (61), die durch eine Feinverzögerungsleitung gesteuert wird, die ein Taktsignal aufnimmt und ein Feinverzögerungssignal ausgibt;
eine Grobverzögerung (62), die durch eine Grobverzögerungsleitung gesteuert wird, die das Feinverzögerungssignal aufnimmt und ein Grobverzögerungssignal ausgibt;
einer Torlogik (63), die das Grobverzögerungssignal aufnimmt und ein torgesteuertes Verzögerungssignal zum Laden von Verzögerungsdaten ausgibt; und
einem Zwischenspeicher (64), wobei der Zwischenspeicher (64)
durch das Feinverzögerungssignal getaktet ist und die Feinverzögerungsleitung aufnimmt und ein programmierbares Steuersignal für die Feinverzögerung ausgibt, oder
durch das torgesteuerte Verzögerungssignal getaktet ist und die Grobverzögerungsleitung aufnimmt und ein programmierbares Steuersignal für die Grobverzögerung ausgibt.

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Aufteilen der Fein- und Grob-Verzögerungssteuerung von Verzögerungsleitungen zur Verwendung beim Laden von Verzögerungsdaten.
Lösungen mit nebenbei erfolgender zeitlicher Abstimmung bzw. Timing-On-the-Fly-(TOF-) Lösungen verwenden Verzögerungsaktualisierungsschemata, die folgende Charakteristika aufweisen. Eine Charakteristik betrifft das Initialisieren einer Ausgangsaktivierung in einem Systemtaktbereich. Diese Charakteristik ermöglicht eine einfache Kommunikation zwischen einer kernintegrierten Schaltung (IC) und einem entsprechenden Verzögerungsleitungssteuerabschnitt, bei der neue Verzögerungsdaten in Verzögerungsleitungen bei der „Aus-Flanke" des Eingangssignals zu den Verzögerungsleitungen geladen wird. Obwohl dies eine realisierbare Lösung ist, wird wichtige Verarbeitungszeit dafür verbraucht, daß die „Aus-Flanke" eintrifft, um es den neuen Daten zu ermöglichen, geladen zu werden.
Bei herkömmlichen TOF-Systemen existieren keine Vorkehrungen zum „Auslöschen bzw. Ausblenden" von Ausgleichsvorgängen, die durch eine Neuprogrammierung bzw. eine erneute Programmierung der Verzögerungsleitungen verursacht werden. Die Verwendung der beschränkenden Kerntaktbereichssteuerung, die oben identifiziert ist, beschränkt stark die Verwendurig von Verfahren, um Neuprogrammierungsausgleichsvorgänge bzw. Wiederprogrammierungsausgleichsvorgänge auszublenden, wenn Verzögerungswerte jeden Eingangstaktzyklus geändert werden.
TOF-Systeme umfassen ferner die Verwendung der doppelten Anzahl von Verzögerungsleitungen, so daß eine Verzögerungsleitung jeden zweiten Zyklus verwendet wird. Dieses Verfahren ermöglicht es, daß eine Verzögerungsleitung betriebsbereit ist, während die andere neu programmiert wird. Es erfordert jedoch zusätzliche Verzögerungsleitungen, die die TOF-Komplexität und den Chipraum der integrierten Schaltung erhöhen.

Die DE 38 74 261 T2 beschreibt eine Einrichtung zur Erzeugung von Signalen zur Zeitverschiebungskompensation, welche eine Vielzahl von Verzögerungsschaltungen sowie einen Generator zur Erzeugung einer Vielzahl von Verzögerungssteuersignalen aufweist. Ferner ist eine Schaltung zur Erzeugung eines periodischen Referenztaktsignals sowie eine Schaltung zur Erzeugung eines weiteren Verzögerungssteuerungssignals vorgesehen.

Die US-A-5,589,788 beschreibt eine Zeiteinstellschaltung, welche eine Verzögerungsschaltung bestehend aus einer Mehrzahl von Verzögerungselementen umfaßt. Ein Eingangssignal kann hier aufeinanderfolgend durch jedes Verzögerungselement verzögert werden, um eine erwünschte Verzögerung zu erhalten, wobei eine Auswahlschaltung vorgesehen ist, um ein entsprechend verzögertes Signal von der Verzögerungsschaltung abzugreifen.

Die EP 0 539 830 A beschreibt eine Verzögerungsleitung, welche eine zeitliche Feineinstellung bezüglich aufeinanderfolgenden Flanken eines Eingangssignals ermöglicht. Die Verzögerungsleitung umfaßt eine Mehrzahl von Verzögerungselementen zur Feineinstellung der Zeitposition der Zeitflanken des Eingangssignals.

Die US-A-5,554,946 beschreibt einen Zeitsignalgenerator, welcher eine digitale Welle entlang einer Verzögerungskette weiterbewegt, welche aus einer Serienschaltung von Invertierern besteht, wobei der Generator eine ausreichende Anzahl von Stufen aufweist, so daß eine Flanke während eines Systemtaktzyklus nicht zu dem Ende der Verzögerungskette bewegt wird.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltung zum Aufteilen einer feinen und einer groben Verzögerungssteuerung von Verzögerungsleitungen zur Verwendung beim Laden von Verzögerungsdaten zu schaffen, die eine verbesserte Lieferung von verzögerten Taktflanken zur Verwendung beim Laden von Verzögerungsdaten ermöglichen.

Diese Aufgabe wird durch eine Schaltung zum Aufteilen einer feinen und groben Verzögerungssteuerung von Verzögerungsleitungen zur Verwendung beim Laden von Verzögerungsdaten gemäß Anspruch 1 gelöst.

Eine Schaltung gemäß der vorliegenden Erfindung liefert das Aufteilen einer feinen und groben Verzögerungssteuerung von Verzögerungsleitungen zur Verwendung beim Laden von Verzögerungsdaten. Dieselbe umfaßt eine Feinverzögerung, die durch eine Feinverzögerungsleitung gesteuert wird, die ein Taktsignal aufnimmt bzw. empfängt und ein Feinverzögerungssignal ausgibt. Eine Grobverzögerung, die durch eine Grob verzögerungsleitung gesteuert wird, nimmt das Feinverzögerungssignal auf und gibt ein Grobverzögerungssignal aus. Eine Torlogik nimmt das Grobverzögerungssignal auf und gibt ein torgesteuertes bzw. gattergesteuertes Verzögerungssignal zum Laden von Verzögerungsdaten aus. Ein Zwischenspeicher wird durch das Feinverzögerungssignal getaktet, nimmt die Feinverzögerungsleitung auf und gibt ein programmierbares Steuersignal für die Feinverzögerung aus, oder wird durch das torgesteuerte Verzögerungssignal getaktet, nimmt die Grobverzögerungsleitung auf und gibt ein programmierbares Steuersignal für die Grobverzögerung aus.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung sind nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

1 ein Diagramm eines TOF-Taktgenerators;
2 ein Taktdiagramm für den in 1 gezeigten Taktgenerator;
3 ein Diagramm eines herkömmlichen Taktverzögerungssystems;
4 ein Taktdiagramm für das in 2 gezeigte Taktverzögerungssystem;
5 ein Diagramm eines verbesserten Taktverzögerungssystems; und
6 ein Taktdiagramm für das in 5 gezeigte Taktverzögerungssystem.
Überblick
Eine TOF-Lösung gemäß der vorliegenden Erfindung beseitigt die folgenden Grenzen, die dem Implementieren einer neu programmierbaren Hochgeschwindigkeitsverzögerungsleitung für einen IC-Tester oder andere Anwendungen zugeordnet sind. Bei der TOF-Lösung ist bei dem Implementieren von Verzögerungsleitungen der Schlüsselparameter, der verzögert wird, eine einzige Flanke, die entweder steigend oder fallend ist, auf die oftmals als die „goldene" Flanke Bezug genommen wird. Die Taktsteuerung in der TOF-Lösung verwendet Zuerst-Hinein-Zuerst-Hinaus-Speicherschaltungen (FIFOs; FIFO = First-In-First-Out), um Verzögerungsleitungen in mehreren Taktbereichen zu steuern, was die Taktbeschränkungen eliminiert, indem es ermöglicht wird, daß mehrere Verzögerungsleitungen auf einem einzigen Chip einer integrierten Schaltung (IC) ohne Rücksicht auf Taktsignalversatzprobleme plaziert werden. Aktualisierte Verzögerungsdaten werden in die Verzögerungsleitungen neu programmiert so bald die „goldene" Flanke die spezielle Verzögerungsleitung verläßt, was Zeit spart, wenn bei höheren Frequenzen gearbeitet wird. Die Verwendung von unabhängig ausgeblendeten Fein- und Grob-Verzögerungsleitungen verhindert fehlerhafte Ausgangsflanken als ein Resultat von Ausgleichsvorgängen während des Neuprogrammierens. Die TOF-Lösung ermöglicht ferner, daß eine Präzisionshochgeschwindigkeitsverzögerungsleitung in jedem Taktzyklus aktualisiert wird, ohne daß falsche Verzögerungsflanken existieren.
Bezug nehmend auf 1 umfaßt ein Taktgenerator 10, der eine TOF-Erzeugungsschaltung implementiert, zwei getrennt gesteuerte Fein- und Grob-Verzögerungen sowie eine Ausgangstorschaltung. Die Fein- und Grob-Verzögerungen wirken auf die steigende Flanke (die „goldene" Flanke). Alle drei Abschnitte der TOF-Schaltung 10 kommunizieren mit einem Kerndigitalbereich über FIFOs. Ein Eingangshaupttakt (MCLK; MCLK = Master Clock) der Periode „T" besitzt den gleichen Ursprung und die gleiche Frequenz (1/T) wie der Kerntakt jedoch mit einer unbekannten Phase hinsichtlich des Kerntakts. Die Fein- und Grob-Verzögerungsleitungen sind kombiniert, um eine maximale Verzögerung von T/2 mit einer zusätzlichen T/2-Verzögerung zu erzeugen, die durch Ändern der Eingangsphase über ein Exklusiv-ODER-Gatter erzeugt wird. Die Verzögerungsleitung wird kontinuierlich jeden Taktzyklus betrieben, wird jedoch lediglich eine verzögerte Flanke ausgeben, wenn die Ausgangstorschaltung aktiviert ist. Auf diese Art und Weise kann die Verzögerungsleitung eine Flanke für „N1" Taktzyklen plus einer Bruchteilsverzögerung „d1" für eine Gesamtverzögerung von T_Gesamt = N1 × T + d1 verzögern. Zusätzlich verhindert die Ausgangstorstufe Verzögerungsaktualisierungen so lange, bis der interessierende Taktzyklus eintrifft, insbesondere der Taktzyklus, bei dem eine Ausgangsflanke bei dem Signal TG_OUT auftritt.
Bezug nehmend auf 1, den Taktgenerator 10, und 2, das Taktgeneratortaktdiagramm, ist im folgenden der Betrieb des Taktgenerators 10 beschrieben. Der Haupttakt MCLK ist der Bezugstakt für das Taktgeneratorausgangssignal (TG_OUT). Dieser Takt weist ein Tastverhältnis von 50% bzw. einen Duty-Cycle von 50% auf. Für Darstellungszwecke ist der Takt in Zyklen 30, 31, 32 und 33 in dem Taktdiagramm aufgeteilt. Die „Aufwärtspfeile" in den Zyklen 30–33 zeigen, daß die Ausgangsverzögerung auf der steigenden Flanke des MCLK basiert. Die Verzögerung des Zyklus 33 basiert auf der fallenden Flanke des MCLK und trägt zu einer zusätzlichen Verzögerung T/2 zu der Ausgangsflanke bei.
Der Zyklus 30 stellt einen Nicht-Ausgabe-Zyklus für den Taktgenerator 10 dar. In diesem Zyklus funktionieren die inneren Verzögerungsschaltungen, das Ausgangssignal TG_OUT wird jedoch weder hinausgetort noch werden neue Verzögerungswerte in die Fein- und Grob-Verzögerungsleitungen programmiert. Der kontinuierliche Betrieb der inneren Verzögerungsschaltungen trägt dazu bei, eine konstante innere Temperatur innerhalb eines IC-enthaltenden Taktgenerators 10 beizubehalten, um dazu beizutragen, eine Verzögerungsvariation zu minimieren.
Zieht man den Zyklus 31 in Betracht, kann die Takt-zu-Ausgangssignal-Folge verfolgt werden. Das ansteigende Signal MCLK läuft durch ein Exklusiv-ODER-Gatter 11 und tritt als ein Signal F_IN der gleichen Polarität aus. Das Signal F_IN wird zu einer Feinverzögerung 12 übertragen, bei der dasselbe durch den Betrag, der durch die Feinverzögerungssteuerbits programmiert ist, verzögert wird. Das Signal F_IN wird ferner an ein NICHT-ODER-Gatter 13 angelegt und läuft als ein Signal F_GATE hinaus. Es sei bemerkt, daß sich das Signal PSBLANK zu diesem Zeitpunkt in einem niedrigen Zustand befindet und F_GATE eine Kopie des Signals F_IN mit weniger Torverzögerungen bzw. Gatterverzögerungen ist. Das Signal F_GATE, das nun in einen hohen Zustand wechselt, nimmt ein D-Typ-Flip-Flop (DFF) 14 aus dem zurückgesetzten Zustand und aktiviert dasselbe, um eine logische 1 (hoher Zustand) auf dem „Q"-Ausgang desselben zu takten.
Nachdem das verzögerte Signal F_IN aus der Feinverzögerungsleitung 12 als ein Signal F_CLK austritt, taktet die steigende Flanke desselben das hohe Signal auf dem „D"-Eingang desselben zu dem „Q"-Ausgang als ein Signal F_OUT (Punkt 41) in 2. Die steigende Flanke des Signals F_OUT wird sowohl an eine Grobverzögerung 19 und eine Feinverzögerungsregisterstufe 16 und 17 als auch an einen Takteingang des Feinverzögerungs-FIFO angelegt. Zu diesem Zeitpunkt breiten sich die Daten der steigenden Flanke durch die Grobverzögerungsleitung aus und neue Verzögerungsdaten werden in die Feinverzögerungsleitung (Punkt 50 in 2) geladen.
Die Feinverzögerung 12 und die Grobverzögerung 19 sowie die Feinverzögerungen und Grobverzögerungen, die im folgenden identifiziert sind, sind mit programmierbaren Verzögerungsleitungen implementiert. Die Fein- und Grob-Verzögerungen nehmen ein Eingangssignal auf und geben eine verzögerte Version des Eingangssignals basierend auf einem empfangenen programmierbaren Steuersignal, bei diesem Fall einem digitalen Steuerwert, aus. Auf die verzögerte Version des Signals wird als ein Feinverzögerungssignal, das von der Verzögerungsleitung ausgegeben wird, ein Grobverzögerungssignal, das von der Grobverzögerung ausgegeben wird, oder ein Verzögerungssignal, das von beiden ausgegeben wird, Bezug genommen. Die Programmierbarkeit resultiert daraus, daß der digitale Steuerwert geändert werden kann, und daß der Wert proportional zu dem Betrag der erzeugten Zeitverzögerung ist. Die Feinverzögerung liefert feiner eingestellte verzögerter Versionen des Eingangssignals, was kürzere Zeitverzögerungen als bei der Grobverzögerung bedeutet. Der maximale Verzögerungswert für die Feinverzögerung führt allgemein zu einer Verzögerung, die einen Grobverzögerungswert überspannt. Alternativ kann jeder Typ einer Komponente zum Liefern einer verzögerten Version eines Signals verwendet werden.
Das Neuprogrammieren der Feinverzögerungsleitung kann Signalausgleichsvorgänge (Punkt 42 in 2) erzeugen. Die Ausgleichsvorgänge besitzen anfangs keinen Effekt auf das Ausgangssignal des DFF 14, da dasselbe lediglich einen logisch hohen Zustand hinaustakten kann und sich das Ausgangssignal desselben bereits in einem hohen Zustand befindet. Die fallende Flanke des Signals F_IN endet als eine fallende Flanke in dem Signal F_GATE (Punkt 43 in 2), was das Ausgangssignal F_OUT des DFF in einen niedrigen Zustand zwingt. Das Verbleiben des Signals F_GATE in einem niedrigen Zustand hält das Signal F_OUT in einem niedrigen Zustand, obwohl Neuprogrammierungsausgleichsvorgänge in dem Signal F_CLK existieren können. Das Signal F_GATE verbleibt bei der nächsten steigenden Flanke in dem Signal F_IN in einem niedrigen Zustand. Die kombinierte innere Verzögerung der Feinverzögerung, der Verzögerungsregisterneuladezeit und der Ausgleichsvorgangseinschwingzeit ist derart, daß alle Ausgleichsvorgänge normalerweise zu Beginn der nächsten steigenden Flanke von F_IN zerstreut sind. Daher ist der Feinverzögerungsabschnitt des Taktgenerators 10 selbst ausblendend, indem die Ausgleichsvorgänge effektiv eliminiert werden, und garantiert normalerweise, daß keine fehlerhaften Ausgangssignale aufgrund von Verzögerungsneuprogrammierungsausgleichsvorgängen entwickelt werden.
Nach der spezifizierten Verzögerung tritt die verzögerte Flanke aus der Grobverzögerungsleitung 19 als ein Signal C_OUT aus. Das Signal C_OUT wird an ein Grob-DFF 20 angelegt. Zu diesem Zeitpunkt befindet sich das Signal TCOUNT von einem Endzählwertgenerator 26 in einem hohen Zustand, was das Grob-DFF 20 aktiviert bzw. freigibt und ein Ausgangssignal in diesem MCLK-Zyklus ermöglicht. Das ansteigende Signal C_OUT taktet das Signal T_OUT in einen hohen Zustand (Punkt 45 in 2) und wird an ein Ausgangs-NICHT-UND-Gatter 21 und an eine Grobausblendschaltung 22 angelegt. Die Grobausblendschaltung 22 erzeugt ein Signal RESET (Punkt 46 in 2). Dieses in einen hohen Zustand gehende Signal wird an ein Grob-DFF 20 angelegt, was das Ausgangssignal desselben in einen niedrigen Zustand zwingt. Das Grob-DFF 20 verbleibt für eine programmierbare Zeitdauer auf RESET (ZURÜCKGESETZT), wie es durch die Grobausblendschaltung 22 gesteuert wird. Die Länge der Zeit muß ausreichend lang sein, um zu verhindern, daß die Grobverzögerungsneuladeausgleichsvorgänge (Punkt 48 in 2) ein Ausgangssignal von dem Grob-DFF 20 takten.
Aufgrund des längeren Verzögerungsbereiches von etwa T/2, der der Grobverzögerungsleitung zugeordnet ist, kann das Ausblenden der Neuprogrammierungsausgleichsvorgänge bei diesem Beispiel nicht auf dem Haupttakt MCLK oder den Ableitungen desselben basieren. Die Grobausblendschaltung 22 enthält einen programmierbaren Pulsbreitengenerator, der es ermöglicht, daß die Ausblendpulsbreite des Signals RESET eingestellt wird, um zu verhindern, daß Grobverzögerungsneuladeausgleichsvorgänge ein fehlerhaftes Ausgangssignal erzeugen. Ein digitaler Bus DPW steuert die Pulsbreite des Signals RESET.
Das hohe Signal TCOUNT (da dieser MCLK-Zyklus ein Ausgangssignal erzeugt) blendet das Signal T_OUT eines UND-Gatters 21 als eine Ausgangstaktflanke TG_OUT aus. Die Flanke TG_OUT wird an die externe Zielschaltung sowie an den Takteingang der Grobverzögerungsregister 23 und 24 angelegt. Die Verzögerungsdaten zu der Grobverzögerungsleitung werden nun aktualisiert (Punkt 47 in 2) und können zu Grobverzögerungsneuprogrammierungsausgleichsvorgängen (Punkt 48 in 2) führen. Die Grobausgleichsvorgänge werden effektiv durch das Signal RESET, das an das Grob-DFF angelegt ist, ausgeblendet. Am Ende der Ausblendperiode befindet sich das Signal RESET in einem niedrigen Zustand und das DFF 20 ist für die nächste steigende Flanke von C_OUT bereit.
Der Zyklus 32 stellt die Bedingung einer MCLK-Phasenänderung dar. In dieser Situation basiert der Taktgenerator 10 nun auf der fallenden Flanke von MCLK, wobei ei ne zusätzliche Zeit von T/2 zu dem Verzögerungsbereich desselben addiert wird. Wie im vorhergehenden erwähnt arbeiten die Fein- und Grob-Verzögerungsleitungen 12 und 19 beide mit der steigenden Flanke. Der T/2-Phasenwechsel wird mit einem Exklusiv-ODER-Gatter 11 erreicht, um das MCLK-Signal zu invertieren, wenn das Signal Phasenauswahl (PS) aktiviert ist. Für die Phasenänderung wird das Ausgangssignal des Fein-DFF 14 an die Grobverzögerungsleitung 19 und an die Feinverzögerungsregister 16 und 17 angelegt. Die neuen Feinverzögerungsdaten ändern sich (Punkt 53 in 2) zu diesem Zeitpunkt. Das Signal PS ist ein Teil der Feindaten und ändert sich zu diesem Zeitpunkt ebenfalls von einem niedrigen zu einem hohen Zustand (Punkt 51 in 2).
Das in einen hohen Zustand wechselnde Signal PS bewirkt, daß das Exklusiv-ODER-Gatter 11 das Ausgangssignal F_IN desselben invertiert, das unmittelbar in einen niedrigen Zustand (Punkt 49 in 2) geht. Das Signal PS wird ferner an eine PS-Ausblendschaltung 15 angelegt, das das Signal PSBLANK in einen hohen Zustand zwingt. Das hohe Signal PSBLANK zwingt das Signal F_GATE unmittelbar in einen niedrigen Zustand, was F_OUT in einen niedrigen Zustand zwingt. Die PS-Ausblendschaltung 15 hält das Signal PSBLANK bis zu der nächsten steigenden Flanke von MCLK (Punkt 55 in 2) in einem hohen Zustand. Auf diese Art und Weise wird verhindert, daß die „falsche" steigende Flanke in F_IN (Punkt 54 in 2) ein Feinverzögerungsausgangssignal erzeugt.
Der erwartete Betrieb des Taktgenerators 10 erfordert, daß die ausgegebenen aufeinanderfolgenden Flanken desselben nicht enger als eine Periode T beabstandet sind. Dieser erwartete Betrieb erfordert, daß die MCLK-Flanke, die als Punkt 56 in 2 bezeichnet ist, keine Taktflanke erzeugen kann. Folglich hält die PS-Ausblendschaltung 15 diesen erwarteten Betrieb aufrecht und verhindert zusätzlich, daß Neuprogrammierungs- und Phasenauswahl-Ausgleichsvorgänge aus der Feinverzögerung 12 austreten. Das Endresultat be steht darin, daß bei Phasenauswahl-(PS) Änderungen die Feinverzögerung 12 automatisch verhindert, daß fehlerhafte Ausgleichsvorgänge aus der Feinverzögerung 12 austreten. Das Fehlen von Feinverzögungsausgleichsvorgängen bedeutet, daß die Grobverzögerung keine speziellen Schaltungen erfordert, um Phasenauswahländerungen aufzunehmen. Als ein Resultat der Phasenauswahländerung wird der Taktgenerator 10, wie im vorhergehenden beschrieben, betrieben. Der einzigste Unterschied besteht darin, daß das Signal F_IN nun 180° bezüglich des Haupttaktes MCLK phasenverschoben ist.
Aufteilen der Fein- und Grob-Verzögerungsneuprogrammierungssteuerung
Ein Ausführungsbeispiel gemäß der vorliegenden Erfindung umfaßt eine Schaltung, die eine aufgeteilte Fein- und Grob-Verzögerungsneuprogrammierungssteuerung vorsieht, die unabhängig durch das Ausgangssignal von jeder getrennten Verzögerungsleitung initialisiert wird. Dieses Ausführungsbeispiel vermeidet Begrenzungen hinsichtlich der Verzögerungsneuprogrammierungseinschwingzeiten bei Hochgeschwindigkeits-TOF-Schaltungen.
3 zeigt eine exemplarische Verwendung von vorhergehenden Arten von TOF-Verfahren bei einer Schaltung 60, die eine Feinverzögerung 61, die ein Feinverzögerungssignal F_OUT erzeugt, eine Grobverzögerung 62, die ein Grobverzögerungssignal C_OUT erzeugt, eine Torlogik 63 und ein DFF 64 aufweist. Bei diesem Beispiel umfaßt die Torlogik 63, wie in 1 gezeigt und konfiguriert, ein Latch bzw. ein Zwischenspeicher 20 und ein UND-Gatter 21 und eine Grobausblendschaltung 22. In 3 wird der Verzögerungswert des „nächsten Zyklus" so lange nicht aktualisiert, bis die verzögerte Flanke aus der Schaltung ausgetreten ist. Das entsprechende Taktdiagramm 65 in 4 stellt die Begrenzung der vorhergehenden Entwürfe, wie in 3 gezeigt, dar. Das Taktdiagramm nimmt die typischen Werte für Verzöge rungsparameter und den schlimmsten Fall einer maximalen Grobverzögerung, wie in Tabelle 1 angegeben, an.
Eine Begrenzung der vorhergehenden Implementationen besteht darin, daß die Feinverzögerung nicht auf den neuen Verzögerungswert eingeschwungen ist, bevor die nächste MCLK-Flanke eintrifft. Die folgenden Berechnungen, die in Tabelle 2 angegeben sind, tragen dazu bei, die Begrenzung darzustellen.
Die Gleichungen (1) und (2) zeigen, daß es mehr als eine Periode (T) dauert, bis die Feinverzögerung eingeschwungen ist. Der resultierende Feineinschwingspielraum (Tmarg fine settle) wird auf eine negative Zahl in der Gleichung (4) reduziert, die keinen Spielraum anzeigt. Daher kann diese herkömmliche Implementation zu fehlerhaften Verzögerungswerten führen.
5 zeigt eine verbesserte Schaltung 70, die ein Grobverzögerungs-FIFO 69 zum Lösen des Fehlens eines Feinverzögerungsleitungsneuprogrammierungsspielraums aufweist. In 5 wird das Ausgangssignal der Feinverzögerungsleitung ebenfalls zu einem Takteingang eines Feinverzögerungsdatenregisters 64 weitergeleitet. Sobald die Ausgangsflanke aus dem Feinverzögerungsregister 61 austritt, wird die Verzögerungsneuprogrammierung für die Feinverzögerungsleitung initialisiert.
6 zeigt ein vereinfachtes Taktdiagramm 66 für die Schaltung 70. Unter Verwendung der gleichen Annahmen für die Verzögerung, die oben erörtert sind, wird der Feinverzögerungsneuladespielraum wie folgt in Tabelle 3 berechnet.
Gleichung (7) demonstriert eine Verbesserung des Tmarg_fine_settle-Werts von 0,5T gegenüber der ursprünglichen Konfiguration von 3.
Die verschiedenen Ausführungsbeispiele, die oben beschrieben sind, können mit beliebigen Komponenten, die die beschriebenen Funktionen liefern, oder wie es in den entsprechenden Zeitdiagrammen bzw. Zeitdiagrammen gezeigt ist, implementiert sein. Die Schaltungskomponenten, die für die Ausführungsbeispiele vorgesehen sind, sind lediglich Beispiele von solchen Implementationen. Die Latches können beispielsweise mit Flip-Flops, Registern oder anderen Typen von Schaltungen zum Speichern und Ausgeben von Zuständen eines Eingangssignals implementiert sein. Die Logikgatter bzw. Logiktore können mit herkömmlichen Logikgattern implementiert sein, wie es durch die Schaltungskomponenten identifiziert ist, oder mit jeder beliebigen Komponente implementiert sein, die die Funktion des entsprechenden Logikgatters liefert. Die Ausblendschaltungen können beispielsweise mit den gezeigten und beschriebenen Komponenten implementiert sein, oder mit beliebigen Komponenten zum Liefern der gleichen oder äquivalenten Funktionen der Schaltungen. Die Ausführungsbeispiele können ferner mit unterschiedlichen Typen von ENABLE-Signalen und Verzögerungsleitungssignalen und mit verschiedenen Typen von Verzögerungsstufen und Verzögerungsleitungen verwendet werden.

Claims

Schaltung zum Aufteilen der Fein- und Grob-Verzögerungssteuerung von Verzögerungsleitungen zur Verwendung beim Laden von Verzögerungsdaten, mit folgenden Merkmalen: einer Feinverzögerung (61), die durch eine Feinverzögerungsleitung gesteuert wird, die ein Taktsignal aufnimmt und ein Feinverzögerungssignal ausgibt; eine Grobverzögerung (62), die durch eine Grobverzögerungsleitung gesteuert wird, die das Feinverzögerungssignal aufnimmt und ein Grobverzögerungssignal ausgibt; einer Torlogik (63), die das Grobverzögerungssignal aufnimmt und ein torgesteuertes Verzögerungssignal zum Laden von Verzögerungsdaten ausgibt; und einem Zwischenspeicher (64), wobei der Zwischenspeicher (64) durch das Feinverzögerungssignal getaktet ist und die Feinverzögerungsleitung aufnimmt und ein programmierbares Steuersignal für die Feinverzögerung ausgibt, oder durch das torgesteuerte Verzögerungssignal getaktet ist und die Grobverzögerungsleitung aufnimmt und ein programmierbares Steuersignal für die Grobverzögerung ausgibt.
Schaltung gemäß Anspruch 1, bei der die Grobverzögerung (62) eine programmierbare Verzögerungsleitung aufweist.
Schaltung gemäß Anspruch 2, bei der die Feinverzögerung (61) eine programmierbare Verzögerungsleitung aufweist, die kürzere Zeitverzögerungen als die Grobverzögerung (62) erzeugen kann.
Schaltung gemäß einem der Ansprüche 1 bis 3, bei der die Torlogik eine Schaltung zum Ausblenden von Ausgleichsvorgangssignalen in dem Grobverzögerungssignal aufweist.