DE3874261T2

DE3874261T2 - Einrichtung zur erzeugung von signalen zur zeitverschiebungskompensation.

Info

Publication number: DE3874261T2
Application number: DE8888111128T
Authority: DE
Inventors: Hans J Greub
Original assignee: Tektronix Inc
Current assignee: St Clair Intellectual Property Consultants Inc
Priority date: 1987-09-08
Filing date: 1988-07-12
Publication date: 1993-04-01
Anticipated expiration: 2008-07-13
Also published as: JPS6472641A; DE3874261D1; JPH0642664B2; EP0306662A3; US4833695A; EP0306662B1; EP0306662A2

Description

Die vorliegende Erfindung bezieht sich auf eine Einrichtung zur Zeitverschiebungskompensation von impulsförmigen Signalen mit zu getrennten Knoten einer Schaltung übertragenen Impulsfolgen.
Die Funktion getrennter Teile einer typischen groß integrierten digitalen Logikschaltung wird durch ein oder mehrere zu vielen Knoten der Schaltung übertragenen Taktsignalen synchronisiert. Damit eine derartige Schaltung richtig arbeitet, müssen die Impulse eines Taktsignals jeweils in einem Zeitfenster an den Knoten ankommen, das im wesentlichen kleiner als die Periode des Taktes ist, um einen Synchronisationsverlust zu vermeiden. Es ist vorteilhaft, eine große digitale Logikschaltung als integrierten Einzelschaltkreis zu realisieren, da die verschiedenen Knoten in der Schaltung, zu denen ein Taktsignal übertragen werden kann, eng beieinander liegen und die Taktsignalimpulse unabhängig von dem Ort der Anordnung des Taktsignalgenerators am jeweiligen Knoten in der Schaltung etwa gleichzeitig ankommen. Daher ist die Betriebsfrequenz einer einzigen integrierten Schaltung gewöhnlich nicht durch die Änderung der Ankunftszeit der Taktimpulse (d.h. die "Taktzeitverschiebung") an den verschiedenen Knoten in der Schaltung begrenzt. Ist eine Digitalschaltung jedoch zu groß, um in einem einzigen integrierten Schaltkreis realisiert werden zu können, so ist es erforderlich, die Schaltung in zwei oder mehr integrierte Schaltkreise aufzuteilen, die durch Signalleitungen miteinander verbunden sind, welche in Bezug auf die Signalwege in der jeweiligen integrierten Schaltung relativ lang sein können. In einem solchen Fall kann ein von einem integrierten Schaltkreis ausgehender Taktsignalimpuls an den verschiedenen Knoten in weiteren integrierten Schaltkreisen aufgrund der Änderung der Signalverzögerung der Signalwege, welche der Taktimpuls zum Erreichen der jeweiligen integrierten Schaltung durchlaufen muß, in unterschiedlichen Zeitpunkten ankommen. Ein Synchronisationsverlust aufgrund der Taktzeitverschiebung kann durch Verringerung der Frequenz des Taktsignals vermieden werden, wodurch jedoch auch die Geschwindigkeit in der Schaltung realisiert werden. Unterteilte Schaltungen können auch so ausgelegt werden, daß im jeweiligen integrierten Schaltkreis ein gesonderter Takt ausgenutzt wird, so daß getrennte integrierte Schaltkreise asynchron miteinander in Verbindung stehen. Eine asynchrone Verbindung zwischen Teilen einer Schaltung macht jedoch einen zeitaufwendigen Synchronisationsaustausch erforderlich, wobei die für den Synchronisationsaustausch erforderliche Zeit die Folgefrequenz verringert, mit der Daten ausgetauscht werden können.
Aus der EP-A-0 091 375 ist es bekannt, eine Zeitverschiebung von durch ein automatisches Testgerät zu getrennten Knoten einer zu testenden Schaltung gelieferten Zeittaktsignalen rückgängig zu machen. Das Gerät enthält eine Vielzahl von Verzögerungsschaltungen, deren variable Verzögerung durch einen Testsystemrechner gesteuert wird, um Testsignal gleichzeitig in verschiedene Knoten der zu testenden Schaltung einzuspeisen.
Aus der GB-A-2 045 561 ist eine Schaltung zur Erzeugung von Ausgangssignalen bekannt, die gegenüber entsprechenden Eingangssignalen um eine einstellbare Verzögerungszeit verzögert sind. Die variable Verzögerungsschaltung besteht aus einer Kette von logischen Gattern, die zur Auswahl des Ausgangssignals eines jeweiligen Gatters in Abhängigkeit von einem in einen Multiplexer eingespeisten ersten Steuersignal an einen solchen Multiplexer angekoppelt sind. Die logischen Gatter sind mit einer variablen Spannungsversorgung verbunden, die zur Änderung der Schwellspannung dienen, bei der die Gatter freigegeben werden. Die Änderung der Schwellspannung ermöglicht eine Einstellung der den Gattern eigenen Verzögerung.
Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zur Zeitverschiebungskompensation von Impulssignalen mit verbesserter Verzögerungszeitstabilität anzugeben.
Die Erfindung bezieht sich auf eine Einrichtung zur Zeitverschiebungskompensation von impulsförmigen Signalen mit zu getrennten Knoten einer Schaltung übertragenen Impulsfolgen mit:
einer Vielzahl von Verzögerungsschaltungen, welche die zu den Knoten übertragenen Signale aufnehmen und variabel verzögern, und
einem Generator zur Erzeugung einer Vielzahl von ersten Verzögerungssteuersignalen, die in einen ersten Steuersignaleingang einer einzelnen Verzögerungsschaltung zur Festlegung des durch die Verzögerungsschaltung realisierten Impulssignal-Verzögerungsbetrages eingespeist werden und die so eingestellt sind, daß Impulse von getrennten Ausgangssignalen der Verzögerungsschaltungen entsprechend den Impulssignalen im wesentlichen gleichzeitig an den Knoten ankommen. Die Einrichtung ist dadurch gekennzeichnet daß jede Verzögerungsschaltung erste Einheitsverzögerungselemente zur Änderung der Einheitsverzögerung der Verzögerungsschaltung als Funktion eines gemeinsam in einen zweiten Steuereingang jeder Verzögerungsschaltung eingespeisten zweiten Verzögerungssteuersignals umfaßt, und
eine Schaltung zur Erzeugung eines periodischen Referenztaktsignals mit konstanter Periode,
ein erster den ersten Einheitsverzögerungselementen entsprechende zweite Verzögerungselemente umfassende Oszillator zur Erzeugung eines ersten periodischen Ausgangssignals mit einer Periode, die durch das zweite Verzögerungssteuersignal festgelegt ist und sich mit diesem ändert, und
eine Schaltung zur Erzeugung des zweiten Verzögerungssteuersignals mit einer in Abhängigkeit von einem Vergleich der Periode des Referenztaktsignals mit der Periode des ersten periodischen Ausgangssignals festgelegten Größe zur Aufrechterhaltung der Einheitsverzögerungskonstante
vorgesehen sind.
Erfindungsgemäß wird ein Taktsignal über getrennte einstellbare Verzögerungsschaltungen in jeden von mehreren miteinander verbundenen synchronen integrierten Schaltkreisen eingespeist, wobei die Zeitverzögerung der jeweiligen Verzögerungsschaltung so eingestellt ist, daß das Taktsignal an jedem Knoten gleichzeitig ankommt, wodurch die Funktion der getrennten integrierten Schaltkreise miteinander synchronisiert wird. Die Verzögerungsschaltungen umfassen jeweils einen Satz von Signalverzögerungselementen, welche jeweils selektiv mit dem Taktsignalweg in Serie geschaltet werden können, wodurch die Taktsignalverzögerung durch Einstellung der Anzahl von Signalverzögerungselementen im Taktsignalweg eingestellt werden kann. Die Signalverzögerungselemente selbst besitzen jeweils eine Einheitsverzögerung, welche proportional zu einer durch einen Verzögerungselementmonitor erzeugten Steuerspannung einstellbar ist. Der Verzögerungselementmonitor mißt die Einheitsverzögerung in Bezug auf die Periode eines Bezugstakts und stellt die Verzögerung des jeweiligen Verzögerungselementes wie notwendig ein, um sicherzustellen, daß die Einheitsverzögerung unabhängig von Änderungen der Umgebungstemperatur oder der Alterung von Schaltungskomponenten auf einem konstanten vorgegebenen Wert bleibt.
Der Erfindungsgedanke ist speziell in den Ansprüchen am Schluß dieser Beschreibung herausgestellt. Sowohl der Aufbau als auch die Funktionsweise der Erfindung ergeben sich zusammen mit weiteren Vorteilen und Merkmalen aus der folgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen, in denen gleiche Bezugszeichen gleichartige Elemente bezeichnen Es zeigt:
Fig. 1 ein Blockschaltbild einer Zeitverschiebungskompensationsschaltung gemäß der Erfindung;
Fig. 2 ein Blockschaltbild einer Verzögerungsschaltung nach Fig. 1;
Fig. 3 ein Schaltbild eines Verzögerungselementes;
Fig. 4 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise des Verzögerungselementes nach Fig. 3;
Fig. 5 ein Schaltbild der Feinverzögerungsschaltung nach Fig. 2;
Fig. 6 ein Schaltbild der Grobverzögerungsschaltung nach Fig. 2;
Fig. 7 ein Schaltbild des Verzögerungselementmonitors nach Fig. 1;
Fig. 8 ein Schaltbild des Einfügungsverzögerungsmonitors nach Fig. 1;
Fig. 9 ein teilweise als Blockschaltbild ausgeführtes Schaltbild eines Phasengenerators nach Fig. 1; und
Fig. 10 und 11 jeweils ein Schaltbild von Phasengeneratorelementen nach Fig. 9.
Eine erfindugnsgemäße Zeitverschiebungskompensationsschaltung 10 nach Fig. 1 dient zur Übertragung eines Taktsignals (CLOCK) von einem Haupttaktgenerator 12 zu Knoten 13 in mehrere getrennte integrierte Schaltkreise 16. Das CLOCK- Signal wird über getrennte einstellbare Verzögerungsschaltungen 18 und Übertragungsleitungen 19 zum jeweiligen Knoten 13 übertragen, wobei die Verzögerungsschaltungen 18 zu Verzögerungen des CLOCK-Signals so eingestellt sind, daß jeder Impuls des CLOCK-Signals am jeweiligen Knoten 13 im wesentlichen gleichzeitig ankommt. Jeweils ein in den integrierten Schaltkreisen 16 vorgesehener Phasengenerator 14 überwacht das am Knoten 13 ankommende Taktsignal und erzeugt ein oder mehrere Taktphasensignale zur Steuerung des Zeittaktes des integrierten Schaltkreises 16, in dem er vorgesehen ist. Taktphasensignale werden sequentiell in gleichmäßigen Intervallen nach dem Empfang des ersten Impulses des CLOCK- Signals folgend auf die Abschaltung eines RESET1-Signals erzeugt, das als Eingangssignal in den Phasengenerator eingespeist wird. Die Erzeugung der Taktphasensignale erfolgt danach nach dem Empfang jedes CLOCK-Signalimpulses. Da die Funktion des jeweiligen integrierten Schaltkreises 16 mit dem gleichen Haupt-CLOCK-Signal synchronisiert ist und da jeder CLOCK-Signalimpuls gleichzeitig am jeweiligen integrierten Schaltkreis ankommt, können die getrennten integrierten Schaltkreise 16 synchron miteinander arbeiten und Daten ohne die Notwendigkeit von asynchronen Verbindungskanälen miteinander austauschen.
Der Haupttaktgenerator 12 ist zweckmäßigerweise eine rücksetzbare PLL-Schaltung, welche in Abhängigkeit von jedem Impuls eines Eingangs-Bezugstaktsignals (REFCLK) -N-Ausgangs- CLOCK-Signalimpulse erzeugt. Das REFCLK-Signal kann beispielsweise durch einen Kristalloszillator 20 mit hochstabiler Frequenz erzeugt werden. Der Haupttaktgenerator 12 besitzt weiterhin einen Eingang für ein RESET2-Signal, das bei seiner Einspeisung das CLOCK-Ausgangssignal des Taktgenerators auf einen hohen Pegel bringt und die Erzeugung von CLOCK-Signalimpulsen durch den Generator verhindert. Eine Startsteuerschaltung 34 liefert das RESET2-Signal zur Rücksetzung des Haupttaktgenerators 12 bei Empfang eines extern erzeugten START-Signals. Gleichzeitig liefert die Startsteuerschaltung 34 das RESET1-Signal, das den jeweiligen Phasengenerator rücksetzt. Die Startsteuerschaltung 34 schaltet dann das RESET1-Signal ab, um den Phasengenerator wirksam zu schalten, und schaltet danach das RESET2-Signal ab, um den Haupttaktgenerator wirksam zu schalten.
Die Startsteuerschaltung 34 umfaßt zweckmäßigerweise zwei Zähler 36 und 38 zur Zählung von Impulsen des REFCLK-Signals, wobei jeder Zähler durch das START-Signal rückgesetzt wird. Beim Empfang des START-Signals liefert der Zähler 36 das RESET2-Signal und der Zähler 38 das RESET1-Signal. Der Zähler 36 schaltet das RESET2-Signal ab, nachdem er eine vorgegebene Anzahl von REFCLK-Signalimpulsen gezählt hat, während der Zähler 38 das RESET1-Signal abschaltet, nachdem er eine geringere Anzahl von REFCLK-Signalimpulsen gezählt hat.
Der Betrag der durch die jeweilige Verzögerungsschaltung 18 realisierten CLOCK-Signalverzögerung wird durch Steuerdaten C0 bis C4 mit 5 Bit festgelegt, die über ein Schieberegister 24 in die jeweilige Verzögerungsschaltung eingespeist werden, wobei das Schieberegister jedes Bit von extern erzeugten seriellen Eingangsdaten in Abhängigkeit von Impulsen eines extern erzeugten Ladetakt-Impulssignals schiebt. Die durch die Daten C0 bis C4 eingestellte Verzögerung der jeweiligen Verzögerungsschaltung 18 wird durch ein Paar von analogen Steuersignalen VCON.DE und VCON.INS stabilisiert, die durch einen Verzögerungselementmonitor 30 und eine Einfügungsverzögerungsmonitor 32 in nachfolgend noch zu beschreibender Weise erzeugt werden.
Fig. 2 zeigt ein Blockschaltbild einer typischen Verzögerungsschaltung 18 nach Fig. 1 mit einem Eingangspuffer 40 zur Pufferung des Eingangs-CLOCK-Signals, einer Folge von einstellbaren Verzögerungsschaltungen (Einfügungsverzögerungsschaltung 42, Feinverzögerungsschaltung 44 und Grobverzögerungsschaltung 46) zur aufeinanderfolgenden Verzögerung des Ausgangssignals des Puffers 40 um einstellbare Verzögerungszeiten sowie einem Ausgangspuffer 48 zur Pufferung des Ausgangssignals der Grobverzögerungsschaltung 46 derart, daß das verzögerte CLOCK-Ausgangssignal der Verzögerungsschaltung 18 erzeugt wird. Die Verzögerung der Grobverzögerungsschaltung 46 kann auf mT+I&sub1; s eingestellt werden, worin M eine ganze Zahl von 0 - 3, T eine feste Einheitsverzögerungszeit und I&sub1; eine konstante "Einfügungs"-Verzögerung bedeuten; es handelt sich dabei um die Minimalverzögerung der Schaltung 46. Die Wahl von m wird durch die Werte der Bits C3 und C4 der Steuereingangsdaten C0- C4 nach Fig. 1 festgelegt.
Die Feinverzögerungsschaltung 44 kann auf eine Verzögerung von (n/8) T+ I&sub2; s eingestellt werden, worin n eine durch den Wert der Steuerdatenbits C0 - C2 festgelegte ganze Zahl von 0 bis 7, T eine feste Einheitsverzögerungszeit und I&sub2; die konstante Einfügungsverzögerung der Schaltung 44 bedeuten. Die Verzögerung (Dins) der Einfügungsverzögerungsschaltung 42 kann über ihren vollen Bereich in Abhängigkeit von der Größe des Steuerausgangssignals VCON.INS des Einfügungsverzögerungsmonitors 32 nach Fig. 1 kontinuierlich eingestellt werden. Die Einheitsverzögerung T der Fein- und Grobverzögerungsschaltung 44, 46 wird in Abhängigkeit von der Größe des durch den Verzögerungselementmonitors 30 nach Fig. 1 erzeugten VCON.DE-Signals gesteuert.
Sind die Verzögerungen der Puffer 40 und 48 durch D&sub1; bzw. D&sub2; gegeben, so ist die Gesamtverzögerung Ttot der Verzögerungsschaltung 18 gleich der Summe der durch ihre Komponenten 40 - 48 gegebenen Verzögerungen:
Ttot = D&sub1; + Dins + (mT + I&sub1;) + (nT/8 + I&sub2;) + D&sub2;. [1]
Aus einer Umformulierung der Gleichtung [1] ergibt sich:
Ttot = [m+(n/8)]T + Tins [2]
worin
Tins = (D&sub1; + D&sub2; + I&sub1; + I&sub2; + Dins) [3]
gegeben ist. Der erste Term von Gleichung [2] zeigt, daß die Verzögerung der Schaltung 18 in Abhängigkeit von den verschiedenen Kombinationen der durch die Steuerdaten C0 - C4 festgelegten Werte von m und n auf 32 Werte in schritten von T/8 eingestellt werden kann. Der zweite Term in Gleichung [2] Tins bedeutet die Gesamteinfügungsverzögerung der Verzögerungsschaltung 18, wobei die minimale Verzögerung erzeugt wird, wenn m = n = 0 ist.
Um sicherzustellen, daß die Verzögerung Ttot der Schaltung konstant bleibt, wenn die Werte von m und n einmal gewählt sind, ist es erforderlich, daß sowohl T als auch Tins konstant bleiben. Wie bereits ausgeführt, wird der Wert von T durch das Ausgangssignal VCON.DE des Verzögerungselementmonitors 30 nach Fig. 1 und der Wert der Komponente Dins von Tins nach Gleichung [3] durch das Ausgangssignal VCON.INS des Einfügungsverzögerungsmonitors 32 nach Fig. 1 gesteuert. Wie im folgenden näher beschrieben wird, ist der Verzögerungselementmonitor 30 eine PLL-Schaltung, welche die Einheitsverzögerung T kontinuierlich überwacht und VCON-DE so einstellt, daß T konstant bleibt. Entsprechend überwacht der Einfügungsverzögerungsmonitor 32 Tins kontinuierlich und stellt VCON.INS so ein, daß Tins sicher konstant bleibt.
Die Einfügungsverzögerungsschaltung 42 ist durch ein im Schaltbild nach Fig. 3 dargestelltes einstellbares Verzögerungselement realisiert. In der bevorzugten Ausführungsform der Erfindung sind das CLOCK-Signal und das VCON.INS-Steuersignal gemäß Fig. 3 Differenzsignale. Das Differenz-Eingangs-CLOCK-Signal wird in die Basen eines an den Emittern gekoppelten Transistorspaars Q1, Q2 und weiterhin als Eingangssignale in einen Puffer 50 eingespeist, welcher das Eingangs-CLOCK-Signal um einen geringen Betrag verzögert. Das Ausgangssignal des Puffers 50 wird in die Basen eines weiteren mit seinen Emittern gekoppelten Transistorspaars Q3, Q4 eingespeist. Die Kollektoren der Transistoren Q1 und Q3 speisen die Basis eines Ausgangspuffertransistors Q6, während die Kollektoren der Transistoren Q2 und Q4 die Basen eines weiteren Ausgangspuffertransistors Q5 speisen. Die Basen der Transistoren Q5 und Q6 sind über Widerstände R1 und R2 mit einer eine positive Spannung Vcc liefernden Spannungsquelle gekoppelt, während die Emitter der Transistoren Q5 und Q6 über Anpassungsstromquellen 52 und 54 mit Masse gekoppelt sind. Die Emitter der Transistoren Q1 und Q2 liegen am Kollektor eines Transistors Q7, während die Emitter der Transistoren Q3 und Q4 am Kollektor eines Transistors Q8 liegen. Die Emitter der Transistoren Q7 und Q8 sind über Widerstände R3 und Q4 mit einer Stromquelle 56 gekoppelt. Das VCON.INS-Steuersignal wird in die Basen der Transistoren Q7 und Q8 eingespeist. Das verzögerte Ausgangs-CLOCK-Signal steht an den Emittern der Transistoren Q5 und Q6.
Das Signal VCON.INS steuert den relativen Anteil des Ausgangsstroms der Stromquelle 56, der in die Emitter der Transistoren Q1 und Q2 oder die Emitter der Transistoren Q3 und Q 4 eingespeist wird. Die Transistoren Q1 und Q2 bilden einen Differenzverstärker, welcher das Eingangs-CLOCK-Signal an den Basen der Transistoren Q1 und Q2 verstärkt und ein erstes Ausgangs-Differenzstromsignal an deren Kollektoren erzeugt. Die Verstärkung des Verstärkers Q1, Q2 ist durch den Anteil des von der Stromquelle 56 in die Emitter der Transistoren über den Transistor Q7 eingespeisten Stroms festgelegt. Entsprechend bilden die Transistoren Q3 und Q4 einen Differenzverstärker, welcher das Ausgangssignal des Puffers 50 an den Basen der Transistoren Q3 und Q4 verstärkt und ein zweites Ausgangs-Differenzstromsignal an den Kollektoren der Transistoren erzeugt. Die Verstärkung des Verstärkers Q3, Q4 ist durch den Anteil des von der Stromquelle 56 in die Emitter der Transistoren über den Transistor Q8 eingespeisten Stroms festgelegt.
An der Eingangsflanke eines Eingangs-CLOCK-Signalimpulses beginnt der Transistor Q1 sofort die Basis des Transistors Q6 nach oben zu ziehen, während der Transistor Q2 die Basis des Transistors Q5 nach unten zu ziehen beginnt, wodurch die Ausgangs-CLOCK-Signalspannung an den Basen der Transistoren Q5 und Q6 anzusteigen beginnt. Kapazitäten in den Transistoren Q1, Q2, Q5 und Q6 verhindern jedoch einen abrupten Anstieg des Ausgangs-CLOCK-Signals. Aufgrund einer Verzögerung im Puffer 50 zieht dieser sein Ausgangssignal eine gewisse Zeit nach dem Ankommen der ansteigenden Flanke des Eingangs-CLOCK-Signals an ihm nach oben, wodurch der Transistor Q3 die Basis des Transistors Q6 nach oben und der Transistor Q4 die Basis des Transistors Q5 nach unten zu ziehen beginnt.
Fig. 4 zeigt ein Zeittaktdiagramm, aus dem ersichtlich ist, wie sich das Ausgangs-CLOCK-Signal von einer minimalen negativen Spannung VMIN auf eine maximale positive Spannung VMAX ändert, nachdem die ansteigende Flanke des Eingangs- CLOCK-Signals das Verzögerungselement im Zeitpunkt T0 erreicht. Ist VCON.INS groß und positiv, so wird im wesentlichen der gesamte Ausgangsstrom der Stromquelle 56 in die Emitter der Transistoren Q1 und Q2 geführt; die Transistoren Q3 und Q 4 sind gesperrt und liefern keinen Strom in die Basen der Transistoren Q5 und Q6. Dabei nimmt die Amplitude des verzögerten Ausgangs-CLOCK-Signals gemäß einer Kurve 58A schnell zu. Ist andererseits VCON.INS groß und negativ, so sind die Transistoren Q3 und Q4 durchgeschaltet, während die Transistoren Q1 und Q2 gesperrt sind; die Ausgangs-CLOCK- Signalspannung ändert sich lediglich in Abhängigkeit vom verzögerten Ausgangssignal des Puffers 50. Dabei wird der Anstieg der Ausgangs-CLOCK-Signalspannung um die Verzögerungszeit des Puffers 50 gemäß einer Kurve 58D verzögert. Aus den Kurven 58A und 58D ist ersichtlich, daß das Ausgangs-CLOCK-Signal in einem Zeitpunkt T1 über eine Schwellspannung VTH ansteigt, wenn die Transistoren Q1 und Q2 den gesamten Strom der Stromquelle 56 führen. Das Signal steigt in einem Zeitpunkt T2 über die Spannung VTH an, wenn die Transistoren Q3 und Q4 den gesamten Strom der Stromquelle 56 führen. Ist der Wert VTH die Schwellspannung, bei der das Ausgangs-CLOCK-Signal seinen Zustand ändern soll, so ist die "Verzögerung" des Verzögerungselementes nach Fig. 2 die Zeit, bei der das Ausgangs-CLOCK-Signal über die Schwellspannung ansteigt. Eine Kurve 58B zeigt den Anstieg des Ausgangs-CLOCK-Signals, wenn die Transistoren Q1 und Q2 etwa 80 % des Stroms und die Transistoren Q3 und Q4 etwa 20 % des Stroms führen. Eine Kurve 58C zeigt den Anstieg der Ausgangs-CLOCK-Signalspannung, wenn die Transistoren Q1 und Q2 etwa 20 % des Stroms und die Transistoren Q3 und Q4 etwa 80 % des Stroms führen. Ersichtlich kann durch Einstellung der Größe von VCON.INS die Verzögerung des Verzögerungselementes auf jeden Wert zwischen T1 und T2 eingestellt werden.
Gemäß Fig. 5 entspricht eine Feinverzögerungsschaltung 44 nach Fig. 2 dem Verzögerungselement nach Fig. 3 mit der Ausnahme, daß der Puffer 50 nach Fig. 3 durch ein weiteres einstellbares Verzögerungselement 60 ersetzt ist, das dem Verzögerungselement nach Fig. 3 entspricht. Weiterhin wird das an den Basen der Transistoren Q7 und Q8 eingespeiste Steuersignal durch einen Digital-Analog-Umsetzer (DAC) 62 in Abhängigkeit von den Eingangsdaten C0 bis C2 erzeugt. Die Verzögerung des Verzögerungselementes 60 wird durch das VCON- DE-Signal so gesteuert, daß sie konstant bleibt.
Die im einzelnen in Fig. 6 dargestellte Grobverzögerungsschaltung 46 enthält einen Satz von vier in Serie geschalteten Verzögerungselementen 66, 68, 70 und 72 sowie einen Multiplexer 74, der selektiv entweder das Eingangs-CLOCK- Signal auf die Verzögerungsschaltung 46 oder das Ausgangssignal einer der Verzögerungselemente 66, 68 oder 70 auf den Puffer 48 nach Fig. 2 übertragen kann. Der Ausgang des Verzögerungselementes 72 wird nicht ausgenutzt, wobei dieses Element 72 jedoch so vorgesehen ist, daß die Elemente 66 bis 70 alle eine gleichartige Ausgangsbelastung besitzen. Der Schaltzustand des Multiplexers 74 wird durch die in ihn eingespeisten Steuerdatenbits C3 und C4 festgelegt. Die Verzögerung der Verzögerungselemente 66 bis 72 ist jeweils die Einheitsverzögerung T, welche durch das als Steuereingangssignal in die Verzögerungselemente eingespeiste VCON-DE-Signal konstant gehalten wird. Die Verzögerungselemente 66 bis 72 entsprechen dem im Schaltbild nach Fig. 3 dargestellten Verzögerungselement mit der Ausnahme, daß an Stelle von VCON-INS VCON-DE in die Basen der Transistoren Q7 und Q8 eingespeist wird.
Fig. 7 zeigt ein Blockschaltbild des Verzögerungselementmonitors 30 nach Fig. 1. Ein Satz von den Verzögerungselementen 66 bis 72 nach Fig. 6 entsprechenden Verzögerungselementen 80, 82, 84 und 86 sind in Serie geschaltet, wobei das Ausgangssignal des Elementes 86 invertiert und als Eingangssignal in das Element 80 eingespeist wird, wodurch ein Ringoszillator 91 mit der Periode 8T gebildet wird, wobei T die Einheitsverzögerung der Elemente 80 bis 86 bedeutet. Das Ausgangssignal der Elemente wird jeweils in einen gesonderten Eingang eines den Multiplexer 74 nach Fig. 6 entsprechenden 4x1-Multiplexers 88 eingespeist. Die beiden Steuereingangsbits für den Multiplexer 88 liegen fest an einer Spannungsquelle mit dem logischen Pegel "1", so daß der Multiplexer 88 immer das Ausgangssignal des Verzögerungselementes 84 auswählt. Das Ausgangssignal des Multiplexers 88 bildet ein Eingangssignal für einen Frequenzteiler 90, welcher die Frequenz seines Eingangssignals zur Erzeugung eines in einen Phasendetektor 92 eingespeisten Ausgangssignals durch einen Faktor K teilt. Der Phasendetektor 92 vergleicht das Ausgangssignal des Teilers 90 mit dem Referenztaktsignal REFCLK und erzeugt ein Ausgangssignal, das in Abhängigkeit davon, ob das durch den Teiler 90 gelieferte Ausgangssignal dem Signal REFCLK vor- oder nacheilt, einen hohen oder tiefen Pegel besitzt. Das Phasendetektor-Ausgangssignal wird zur Erzeugung des VCON.DE-Ausgangssignal des Verzögerungselementmonitors 30 durch ein Filter 94 gefiltert. VCON.DE wird weiterhin in die Steuereingänge der Verzögerungselemente 80 bis 86 eingespeist. Somit ist das Ausgangssignal des Teilers 90 in seiner Phase auf das Signal REFCLK festgelegt, wobei die Dauer der Einheitsverzögerung T der Verzögerungselemente 80 bis 86 durch das Frequenzteilungsverhältnis K des Frequenzteilers 90 gemäß der folgenden Formel festgelegt ist:
T = 8Tref/K [4]
worin Tref die Periode von REFCLK bedeutet. Wird REFCLK durch eine hoch stabile Quelle, beispielsweise einen Kristalloszillator erzeugt, so ist T sehr stabil und wird durch Änderungen der Umgebungstemperatur oder Materialänderungen im Herstellungsprozeß bei der Herstellung von die Verzögerungselemente aufweisenden integrierten Schaltkreisen nicht beeinflußt.
Gemäß Fig. 8, welche den Einfügungsverzögerungsmonitor 32 nach Fig. 1 im einzelnen als Blockschaltbild zeigt, enthält dieser Monitor 32 eine mit den Verzögerungsschaltungen 18 nach den Fig. 1 und 2 identische Verzögerungsschaltung 18 mit einem Eingangs- und einem Ausgangspuffer 40 und 48, einer Einfügungsverzögerungsschaltung 42, einer Feinverzögerungsschaltung 44 und einer Grobverzögerungsschaltung 46. In der Verzögerungsschaltung 18 nach Fig. 8 wird das Ausgangssignal des Puffers 48 zur Bildung eines Oszillators 101 auf den Eingang des Puffers 40 gegengekoppelt. Das Ausgangssignal der Grobverzögerungsschaltung 46 bildet ein Eingangssignal für einen Frequenzteiler 100, welcher die Frequenz seines Eingangssignals zur Erzeugung seines Ausgangssignals durch einen Faktor M teilt. Das Ausgangssignal des Frequenzteilers 100 wird zusammen mit dem Referenztaktsignal REFCLK in einen dem Phasendetektor 92 nach Fig. 7 entsprechenden Phasendetektor 102 eingespeist. Das Ausgangssignal des Phasendetektors 102 wird zur Erzeugung des VCON.INS-Ausgangssignal des Verzögerungsmonitors 32 durch ein Filter 104 gefiltert.
Das VCON.INS-Signal wird in den Steuereingang der Einfügüngsverzögerungsschaltung 42 eingespeist, während das VCON- DE-Signal in die Steuereingänge der Verzögerungsschaltungen 44 und 46 eingespeist. Die Eingangsdaten C0 - C4 der Feinverzögerungsschaltung 44 und der Grobverzögerungsschaltung 46 sind auf einen Logikpegel "0" einer Quelle festgelegt, so daß die Verzögerung der Feinverzögerungsschaltung 44 die Einfügungsverzögerung I&sub2; und die Verzögerung der Grobverzögerungsschaltung 46 die Einfügungsverzögerung I&sub1; ist. Somit ist die Gesamtverzögerung zwischen dem Eingang des Puffers 40 und dem Ausgang des Puffers 48 gleich der durch die Gleichung [3] definierten Einfügungsverzögerungen TINS und die Oszillatorperiode des Ausgangssignals des Frequenzteilers 100 gleich MTins. Da das Frequenzteiler-Ausgangssignal in der Phase auf die Periode Tref des Bezugstaktes festgelegt ist, gilt
Tins = Tref/M. (5)
Da M eine Konstante und Tref hoch stabil ist, ist auch Tins hoch stabil. Da VCON.INS als Steuereingangssignal in die Einfügungsverzögerungsschaltung 42 in jeder Verzögerungsschaltung 18 nach Fig. 1 eingespeist wird, besitzt jede Verzögerungsschaltung 18 die gleiche Einfügungsverzögerung Tins. Durch Einsetzen von Gleichungen (4) und (5) in Gleichung (2) ist die Gesamtverzögerung jeder Verzögerungsschaltung nach Fig. 1 durch folgende Gleichung gegeben:
Ttot = [8m/K + n/K + 1/M]Tref. [6]
Aus Gleichung [6] ist ersichtlich, daß die Gesamtverzögerung Ttot der Verzögerungsschaltung 18 proportional zur Periode Tref des Bezugstaktes und die Proportionalitätskonstante durch eine Kombination von m, n, K und M festgelegt ist. K und M sind konstante Fequenzteilerverhältnisse, wobei m und n durch die Werte C0 - C4 festgelegt sind. Die durch die Verzögerungsschaltungen 18 realisierte Verzögerung ist so stabil wie die Periode des hoch stabilen Bezugstaktes.
Fig. 9 zeigt ein teilweise in Blockform ausgebildetes Schaltbild eines zur Verwendung als Phasengenerator 14 nach Fig. 1 geeigneten Phasengenerator zur Erzeugung von N Taktphasensignalen PH1 bis PHN mit jeweils einer Periode von NTclock/2, worin Tclock die Periode des Haupt-CLOCK-Signals ist und die Taktphasensignale gegeneinander um Tclock/2 s in der Phase verschoben sind. Der Phasengenerator 14 umfaßt eine Folge von N Phasengeneratorelementen 106, die in Abhängigkeit von einer Kombination von drei Eingangssignalen, dem RESET1-Signal einem Vorspannsignal Vbias (als Vbin angegeben) und einem Zeittaktsteuersignal Iin jeweils ein gesondertes Taktphasenausgangssignal PH1 bis PHN erzeugen. Die Phasengeneratorelemente 106 erzeugen weiterhin jeweils ein Ausgangssignal Vbout, das mit dem jeweiligen Phasenausgangssignal in Phase ist. Das Ausgangssignal Vbout des jeweiligen Phasengeneratorelementes 106 wird als Signal Vbin, nämlich als das Vorspanneingangssignal Vbias für das nächste Phasengeneratorelement der Folge geliefert, wobei das Ausgangssignal Vbout des N-ten Phasengeneratorelementes als Signal Vbin, nämlich als das Eingangssignal Vbias in das erste Phasengeneratorelement der Folge eingespeist wird. Das RESET1-Ausgangssignal des Zählers 38 nach Fig. 1 wird parallel dem RESET1-Eingang jedes Phasengeneratorelementes 106 zugeführt. Das CLOCK-Signal wird in die Basen eines mit seinen Emittern gekoppelten Transistorpaars Q9, Q10 eingespeist, wobei die Emitter dieser Transistoren Q9 und Q10 über eine Stromquelle 108 mit Masse gekoppelt sind. Der Kollektor des Transistors Q9 ist mit dem Eingang Iin der "ungeraden" Phasengeneratorelementen 106 verbunden, welche ungeradzahlige Taktphasensignale PH1, PH3, ..., PH(N-1) erzeugen, während der Kollektor des Transistors Q10 mit dem Eingang Iin der "geraden" Phasengeneratorelementen verbunden ist, welche gerade Taktphasen PH2, PH4, ..., PHN erzeugen (N ist immer eine gerade Zahl).
Die Phasengeneratorelemente steuern jeweils ihr Taktphasen- Ausgangssignal und ihr Ausgangssignal Vbout auf einen hohen Pegel, wenn der Strom von der Stromquelle 108 in den Eingang Iin eingespeist wird, vorausgesetzt, daß das Vorspannungseingangssignal Vbias eingespeist wird, vorausgesetzt, daß das Vorspannungseingangssignal Vbias (Vbin) zu diesem Zeitpunkt einen hohen Pegel besitzt. Fließt kein Eingangsstrom Iin mehr, so steuert das Phasengeneratorelement sein Taktphasen-Ausgangssignal sowie sein Ausgangssignal Vbout auf einen tiefen Pegel. Da das CLOCK-Signal schwingt, schaltet es abwechselnd die Transistoren Q9 und Q10 durch, wodurch die Stromquelle 108 abwechselnd mit den Eingangsanschlüssen Iin der geraden und ungeraden Taktphasen-Generatorelemente verbunden wird. Ist der Transistor Q9 durchgeschaltet, so steuert lediglich ein einziges Element der ungeraden Taktphasen-Generatorelemente seine Ausgangssignale auf einen hohen Pegel, weil lediglich eines dieser Elemente ein Vorspanneingangssignal auf hohem Pegel besitzt. Ist der Transistor Q10 durchgeschaltet, so steuert entsprechend lediglich ein einziges Element der geraden Taktphasen-Generatorelemente seine Ausgangssignale auf einen hohen Pegel, weil lediglich eines dieser Elemente ein Vorspanneingangssignal auf hohem Pegel besitzt. Jedes Mal, wenn ein bestimmtes Taktphasensignal PH1 bis PHN geliefert wird, so wird auch das Vorspanneingangssignal für das nächste Phasengeneratorelement in der Folge geliefert, während das Taktphasen-Ausgangssignal des nächsten Phasengeneratorelementes geliefert wird, wenn das CLOCK-Signal das nächste Mal seinen Zustand ändert.
Fig. 10 zeigt ein Schaltbild des Phasengeneratorelementes 106 nach Fig. 9, welches das Ausgangssignal PH1 liefert. Ein Transistor Q11 mit drei Emittern liefert das Signal PH1 und Signale Vbout an zwei seiner Emitter, während der dritte Emitter mit der Basis eines weiteren Transistors Q12 verbunden ist. Mit der Basis des Transistors Q12 ist weiterhin eine Stromquelle 115 verbunden, während mit dem Emitter des Transistors Q11, welcher das Signal PH1 liefert, eine Stromquelle 117 verbunden ist. Der Eingang Iin wird durch den Emitter des Transistors Q12 gebildet, dessen Kollektor über einen Widerstand R9 mit einer eine positive Spannung Vcc liefernden Quelle verbunden ist. Das Eingangssignal Vbias (Vbin) für das Element 106 wird ebenfalls in die Basis des Transistors Q12 eingespeist. Der Kollektor des Transistors Q12 ist mit der Basis eines Transistors Q13 verbunden, dessen Kollektor über einen weiteren Widerstand R10 mit der Spannung Vcc und mit der Basis des Transistors Q11 gekoppelt ist. Der Emitter des Transistors Q13 liegt am Emitter eines weiteren Transistors Q14, dessen Kollektor direkt an der Spannung Vcc liegt. Die Basis des Transistors Q14 ist mit einer Bezugsspannungsquelle Vref verbunden. Das RESET1-Signal wird in die Basen eines mit seinen Emittern gekoppelten Transistorpaares Q15 und Q16 eingespeist, deren Emitter an einer Stromquelle 110 liegen. Der Kollektor des Transistors Q15 liegt an den Emittern der Transistoren Q13 und Q14, während der Kollektor des Transistors Q16 an der Basis des Transistors Q11 liegt.
Im Normalbetrieb ist das RESET1-Signal negativ, so daß der Transistor Q15 durchgeschaltet und der Transistor Q16 gesperrt ist. Damit fließt Strom von der Stromquelle 110 in Abhängigkeit davon, welcher der Transistoren Q13 und Q14 durchgeschaltet oder gesperrt ist, entweder über den Transistor Q13 oder den Transistor Q14 in den Transistor Q15. Liegt die Basis des Transistors Q11 auf einem tiefen Pegel während das Vorspanneingangssignal Vbias einen hohen Pegel besitzt, so beginnt der Transistor Q12 Strom zu führen, wenn das CLOCK-Signal das nächste Mal die Transistoren Q9 und Q10 nach Fig. 9 schaltet, um dem Transistor Q12 Strom zuzuführen. Der über die Kollektor-Emitter-Strecke des Transistors Q12 fließende Strom zieht die Basis des Transistors Q13 unter den Wert Vref, so daß Strom von der Stromquelle 110 auf den Transistor Q14 geschaltet wird. Der Abfall des über den Widerstand R10 fließenden Stroms zieht die Basis des Transistors Q11 nach oben, wodurch die Signale PH1 und Vbout auf einen hohen Pegel geschaltet werden. Der dritte Emitter des Transistors Q11 hält den Transistor Q12 durchgeschaltet, obwohl der das Vorspanneingangssignal Vbias liefernde Transistor Q11 im vorhergehenden Phasengeneratorelement Vbias nicht mehr auf einen hohen Pegel zieht. Wenn das CLOCK-Signal seinen Zustand ändert, wird der Transistor Q9 nach Fig. 9 gesperrt, so daß dem Transistor Q12 kein Strom mehr zugeführt wird. Dieser Transistor Q12 wird daher gesperrt, wobei R9 die Basis des Transistors Q13 über den Wert Vref zieht, der Transistor Q13 durchgeschaltet und der Transistor Q14 gesperrt wird. Da der Transistor Q13 durchgeschaltet wird, zieht er die Basis des Transistors Q11 herunter, wodurch auch PH1 auf einen tiefen Pegel gesteuert wird.
Die Phasengeneratorelemente 106 nach Fig. 9 entsprechen den Elementen nach Fig. 11 mit der Ausnahme, daß gemäß Fig. 10 der Kollektor des Transistors Q16 an der Basis des Transistors Q11 in dem Phasengeneratorelement liegt, welches das Signal PH1 erzeugt. In allen anderen Phasengeneratorelementen liegt der Kollektor des Transistors Q16 an Vcc, wie dies in Fig. 11 dargestellt ist. Wenn das RESET1-Signal geliefert wird (positiv gesteuert wird), so wird der jeweilige Transistor Q15 in den Phasengeneratorelementen gesperrt und der Transistor Q16 durchgeschaltet. Im ersten Phasengeneratorelement (Fig. 10) liefert der Transistor Q11 das Signal PH1. In allen anderen Phasengeneratorelementen (Fig. 11) werden dagegen der Transistor Q11 gesperrt und die Signale PH2 bis PHN auf einen tiefen Pegel gesteuert, weil der Kollektor des Transistors Q16 an Vcc und nicht an der Basis des Transistors Q11 liegt. Wenn danach RESET1-Signal abgeschaltet wird, während das CLOCK-Signal einen hohen Pegel besitzt, hält der Strom von der Stromquelle 108 nach Fig. 9 den Transistor Q12 durchgeschaltet. Danach werden die Taktphasensignale PH1 bis PHN in der richtigen Folge geliefert, da das CLOCK-Signal kontinuierlich seinen Zustand ändert. Die Ein- und Abschaltung des RESET1-Signals löst daher die Funktion des Taktphasengenerators 14 nach Fig. 9 so aus, daß das Signal PH1 geliefert wird.
Das CLOCK-Signal an den Basen der Transistoren Q9 und Q10 in den Phasengeneratorschaltungen 14 nach den Fig. 1 und 9 wird als Eingangssignal in einen Puffer 119 eingespeist, welcher ein Signal in einen Testpin 109 der integrierten Schaltkreise 16 eingespeist. Die Testpins werden zur Eichung des Systems verwendet. Jeder Impuls des CLOCK-Eingangssignals erzeugt einen Testsignalimpuls am Testpin 109. Gemäß Fig. 1 können die Testsignale an den Testpins von Paaren von integrierten Schaltkreisen über angepaßte Verzögerungsübertragungsleitungen in ein logisches Gatter, beispielsweise ein (nicht dargestelltes) XOR-Gatter eingespeist werden, dessen Ausgangssignal überwacht werden kann, um zu ermitteln, ob ein Testsignalimpuls an einem Testpin 109 vor oder nach dem Testsignalimpuls am anderen Testpin 109 wesentlich ansteigt. Die den Verzögerungsschaltungen 18 zugeführten Zeittaktdaten C0 - C4 können dann iterativ eingestellt werden, um sicherzustellen, daß Impulse an jedem Testpin 109 gleichzeitig auftreten.
Es wurde also eine Taktsignal-Zeitverschiebungskompensationseinrichtung für eine solche einstellbare Verzögerung eines Taktsignals beschrieben, daß es an verschiedenen Knoten in einer Schaltung gleichzeitig ankommt. Die Erfindung ist auch zur einstellbaren Verzögerung von Impulsen von getrennt erzeugten in die Verzögerungsschaltungen 18 nach Fig. 1 erzeugten Eingangssignalen anwendbar, so daß diese an getrennten Knoten 13 gleichzeitig ankommen.

Claims

1. Einrichtung zur Erzeugung von zur Zeitverschiebungskompensation dienenden impulsförmigen Signalen mit zu getrennten Knoten einer Schaltung übertragenen Impulsfolgen mit:

einer Vielzahl von Verzögerungsschaltungen (18), welche die zu den Knoten (13) übertragenen Signale aufnehmen und variabel verzögern, und

einem Generator (24) zur Erzeugung einer Vielzahl von ersten Verzögerungssteuersignalen (C0-C4), die in einen ersten Steuersignaleingang einer einzelnen Verzögerungsschaltung (18) zur Festlegung des durch die Verzögerungsschaltung (18) realisierten Impulssignal-Verzögerungsbetrages eingespeist werden und die so eingestellt sind, daß Impulse von getrennten Ausgangssignalen der Verzögerungsschaltungen (18) entsprechend den Impulssignalen im wesentlichen gleichzeitig an den Knoten (13) ankommen,

dadurch gekennzeichnet, daß

jede Verzögerungsschaltung (18) erste Einheitsverzögerungselemente (60; 66-70) zur Änderung der Einheitsverzögerung der Verzögerungsschaltung (18) als Funktion eines gemeinsam in einen zweiten Steuereingang jeder Verzögerungsschaltung (18) eingespeisten zweiten Verzögerungssteuersignals (VCON.DE) umfassen, und

eine Schaltung (20) zur Erzeugung eines periodischen Referenztaktsignals (REFCLK) mit konstanter Periode, ein erster den ersten Einheitsverzögerungselementen (60; 66-70) entsprechende zweite Einheitsverzögerungselemente (80-86) umfassender Oszillator (91) zur Erzeugung eines ersten periodischen Ausgangssignals mit einer Periode, die durch das zweite Verzögerungssteuersignal (VCON.DE) festgelegt ist und sich mit diesem ändert, und

eine Schaltung (88-94) zur Erzeugung des zweiten Verzögerungssteuersignals (VCON.DE) mit einer in Abhängigkeit von einem Vergleich der Periode des Referenztaktsignals (REFCLK) mit der Periode des ersten periodischen Ausgangssignals festgelegten Größe zur Aufrechterhaltung der Einheitsverzögerungskonstante vorgesehen sind.

2. Einrichtung nach Anspruch 1, bei der jede Verzögerungsschaltung (18) durch folgende Komponenten gekennzeichnet ist:

eine Vielzahl von ersten Einheitsverzögerungselementen (60; 66-70), die jeweils einen Ausgangssignalimpuls als Funktion eines Einheitssignalimpulses erzeugen, wobei der Ausgangssignalimpuls gegenüber dem Eingangssignalimpuls um die durch das zweite Verzögerungssteuersignal (VCON.DE) gesteuerte Einheitsverzögerung verzögert ist, und

eine Schaltung (62, 74) zur Verbindung einer ausgewählten Anzahl von ersten Einheitsverzögerungselementen (60; 66-70) zur Bildung einer Folge von ersten Einheitsverzögerungselementen (60; 66-70) zur Verzögerung der Impulssignale um wenigstens die Summe der Einheitsverzögerungen der ausgewählten Anzahl von Einheitsverzögerungselementen, wobei die Ahzahl der ersten Einheitsverzögerungselemente (60; 66-70) in Abhängigkeit vom ersten Verzögerungssteuersignal (C0-C4) gewählt ist.

3. Einrichtung nach Anspruch 2, bei der die ersten Einheitsverzögerungselemente durch folgende Komponenten gekennzeichnet sind:

eine Schaltung zur Verzögerung des Eingangssignalimpulses zwecks Erzeugung eines ersten Ausgangssignals,

erste Elemente (Q1, Q2) zur Verstärkung des Eingangssignalimpulses um einen ersten Verstärkungsfaktor zwecks Erzeugung eines zweiten Ausgangssignals,

zweite Elemente (Q3, Q4) zur Verstärkung des ersten Ausgangssignals um einen zweiten Verstärkungsfaktor zwecks Erzeugung eines dritten Ausgangssignals,

Elemente (Q5, Q6) zur Erzeugung eines vierten Ausgangssignals als Ausgangssignalimpuls, wobei das vierte Ausgangssignal eine Summe des zweiten und dritten Ausgangssignals ist, und

Elemente (Q7, Q8) zur Steuerung des ersten und zweiten Verstärkungsfaktors in Abhängigkeit vom zweiten Verzögerungssteuersignal.

4. Einrichtung nach den Ansprüchen 1 bis 3, gekennzeichnet durch eine Schaltung (32) zur Erzeugung eines dritten Verstärkungssteuersignals (VCON.INS), das gemeinsam in einen dritten Steuereingang jeder Verzögerungsschaltung (18) eingespeist und kontinuierlich so eingestellt ist, daß für jede Verzögerungsschaltung (18) eine Zwischenschaltungsverzögerung konstant bleibt.

5. Einrichtung nach Anspruch 4, bei der die Schaltung (32) zur Erzeugung des dritten Verzögerungssteuersignals durch folgende Komponenten gekennzeichnet ist:

einen zweiten eine weitere den ersten Verzögerungsschaltungen (18) entsprechende Verzögerungsschaltung umfassenden Oszillator (101) zur Erzeugung eines zweiten periodischen Ausgangssignals mit einer Periode, die in Abhängigkeit vom dritten Verzögerungssteuersignal (VCON.INS) festgelegt ist und sich in Abhängigkeit von diesem ändert, und

eine Schaltung (100-104) zur Erzeugung des dritten Verzögerungssteuersignals (VCON.INS) mit einer Größe, welche in Abhängigkeit von einer Differenz zwischen der Periode des Referenztaktsignals (REFCLK) und der Periode des zweiten periodischen Ausgangssignals festgelegt ist.