DE69031788T2

DE69031788T2 - Takterzeugung

Info

Publication number: DE69031788T2
Application number: DE69031788T
Authority: DE
Inventors: Keith Buckingham; Robert John Simpson
Original assignee: SGS Thomson Microelectronics Ltd
Current assignee: STMicroelectronics Ltd Great Britain
Priority date: 1989-07-07
Filing date: 1990-06-26
Publication date: 1998-07-09
Anticipated expiration: 2010-06-27
Also published as: JPH0357008A; US5345449A; GB2234371A; JP2944713B2; EP0407082A2; US5243597A; EP0803791B1; EP0803791A1; DE69033309T2; GB8915583D0; DE69031788D1; EP0407082B1; US5389830A; EP0407082A3; DE69033309D1

Description

Die Erfindung bezieht sich auf Takterzeugung und insbesondere auf die Erzeugung eines Taktsignals in einer integrierten Schaltung.
Es hat jüngst dramatische Steigerungen in der Leistungsfähigkeit integrierter Schaltungsgrafiksysteme gegeben, die aus den Anforderungen stetig steigender Datenraten resultieren. Datenraten in Mainstream-Grafikworkstations haben sich von 25 MHz auf über 100 MHz erhöht und zukünftige Zuwächse sind wahrscheinlich.
Gegenwärtig wird für eine Bildschirmausgabe bestimmte Information in einem Block eines Speichers, Bildspeicher genannt, gespeichert, der periodisch seine Information in serieller Weise bei einer Pixel-Dot-Rate genannten Rate ausgibt. Diese serielle Information kann durch Grafikhardware bei der Pixel-Dot-Rate bearbeitet werden und abschließend durch einen Digital-Analog-Umsetzer (DAC) in analoge Spannungen umgesetzt werden, welche die Elektronenkanonen in einer Katodenstrahiröhre (CRT) steuern können.
Um bereits verfügbare und billige-Speichertechnologie, die nicht bei solch hohen Geschwindigkeiten arbeiten kann, nutzbar zu machen, wird der oben genannte Bildspeicher in eine Vielzahl kleinerer Bildspeicher aufgespalten, welche langsamer und parallel arbeiten. Pixeldaten aus den Bildspeichern werden in parallelen Strömen eine Pipeline entlang ausgegeben. Diese Pixelströme werden durch einen Multiplexer zu einem seriellen Hochgeschwindigkeitsstrom vor dem DAC kombiniert.
Im allgemeinen erfordert eine derartige Kombination einen Hochgeschwindigkeitstakt, um diesen Multiplexer zu steuern.
Beliebige an dem seriellen Hochgeschwindigkeitspixelstrom zu betreibende Grafikhardware muß ebenfalls durch diesen Hochgeschwindigkeitstakt gesteuert werden. Es ist bekannt, einen Multiplexer bereitzustellen, der den Vielpixelstrom auf dem gleichen Siliziumchip kombiniert wie eine sequentielle Hochgeschwindigkeitsgrafikvorrichtung, selbst wenn ein externer Hochgeschwindigkeitstakt bei der Pixel-Dot-Ratenfrequenz ebenfalls bereitgestellt werden hat müssen, um beide zu steuern. Dies rief ein Synchronisationsproblem hervor, das schwer zu lösen ist, da die in die Grafikvorrichtung eintretenden Daten mit niedriger Rate nicht mit dem Hochgeschwindigkeitstakt korreliert sind. Selbst wenn die Daten mit niedriger Rate durch ein aus dem Hochgeschwindigkeitstakt abgeleiteten Signal gesteuert werden, z.B. durch Verwendung eines Frequenzteilers, sind die Verzögerungen derart, daß bei diesen hohen Frequenzen dies als unkorreliert angesehen werden muß. Zusätzlich zu diesem Problem fallen extra Kosten an, um den Hochgeschwindigkeitstakt zu erzeugen.
Die EP-A-0 346 896 (die einen Teil des Standes der Technik gemäß Artikel 54(3) der Europäischen Patentübereinkunft bildet) beschreibt einen Parallel-Seriell-Umsetzer, der versucht, dieses Synchronisationsproblem durch Verwendung einer Phasensteuerschaltung zum Steuern eines Taktteilers zu lösen. Das Dokument wendet sich nicht den Schwierigkeiten zu, die bei der Integration eines Multiplexers und einer Verarbeitungsvorrichtung zum Empfang von Daten von einem Multiplexer bei einer hohen Taktrate.
Im allgemeineren ist es häufig erforderlich, in einem Siliziumchip mehrere Datenströme bei niedrigeren Frequenzen aufzunehmen. Wenn diese Daten erst einmal zu einem einzigen Strom kombiniert wurden, können sie als Eingabe für einen anderen Teil des Chips verwendet werden. Beide Stufen erfordem die Einspeisung eines externen Taktes, welcher bei der höchsten in dem Chip auftretenden Frequenz liegt. Dies ist teuer und ruft Synchronisationsprobleme hervor.
Es wird Bezug genommen auf die US-3,631,464, die einen digitalen Parallel-Auf-Seriell-Umsetzer für eine Fernsehrasteranzeige beschreibt. Dieser umfaßt ein Register, der Daten in paralleler Form entgegennimmt und sie aus dem Register heraus als seriellen Strom weiterleitet Es ist ein Phasenregelkreis vorgesehen, um die Ausgangsfrequenz eines Oszillators in der Weise zu steuern, daß ein kontinuierlicher serieller Bitstrom am Ausgang bereitgestellt wird, während variable Wortabstände in den eingegebenen parallelen Datenpfaden erlaubt sind. US-3,631,464 beschäftigt sich nicht mit dem Steuern der Synchronisation, um die Probleme beim Integrieren eines Multiplexers mit einer Hochgeschwindigkeitsverarbeitungsvorrichtung zu lösen.
Es ist eine Aufgabe der vorliegenden Erfindung, das Problem des Synchronisierens eingehender Daten bei einer niedrigen Rate bei einer integrierten Schaltungs-Verarbeitungsvorrichtung zu lösen unter Nutzbarmachung jener Daten bei einer höheren Rate zu lösen.
Es ist gemäß einem Aspekt der vorliegenden Erfindung vorgesehen eine integrierte Schaltung mit: einem Anschluß zur Entgegennahme eines ersten Taktsignals bei einer ersten Rate; eine Takterzeugungsschaltungsanordnung, die zur Entgegennahme des ersten Taktsignals bei der ersten Rate verschaltet ist und betriebsfähig ist, nach Erhalt einer jeden Taktflanke des ersten Taktsignals eine vorgegebene Anzahl von Taktflanken zu erzeugen, um ein Taktsignal mit hoher Rate zu bilden, wodurch das Taktsignal mit hoher Rate ein ganzzahliges Vielfaches der ersten Rate und mit dem ersten Taktsignal synchronisiert ist; einem Multiplexer mit einer Vielzahl von Eingängen, die zur parallelen Entgegennahme einer Vielzahl von Datenströmen unter der Steuerung des ersten Taktsignals bei der ersten Rate verschaltet sind, wobei der Multiplexer durch das Taktsignal mit hoher Rate steuerbar ist, um die Daten seriell bei der Rate des Taktsignals mit hoher Rate auszugeben; und einer Verarbeitungsvorrichtung, die zur Entgegennahme der Datenausgabe vom Multiplexer bei der Rate des Taktsignals mit hoher Rate gekoppelt ist und die einen Anschluß zur Entgegennahme des Taktsignals mit hoher Rate hat, um die Verarbeitung jener Daten zu steuern.
Die Erfindung sieht auch vor ein Verfahren zum Synchronisieren eines Multiplexers und einer Verarbeitungsvorrichtung in einer integrierten Schaltung, wobei der Multiplexer eine Vielzahl (n) von Eingängen aufweist, die dazu verschaltet sind, eine Vielzahl von Datenströmen parallel entgegen zu nehmen, und Daten seriell an einen Ausgang abgibt, wobei die Verarbeitungseinheit dazu gekoppelt ist, die ausgegebenen Daten entgegen zu nehmen, mit den Schritten: Steuern jedes in den Multiplexer eingespeisten Datenstroms mit einem ersten Taktsignal bei einer ersten Rate; Einspeisen des ersten Taktsignals in die Takterzeugungsschaltungsanordnung in der integrierten Schaltung, wobei die Takterzeugungsschaltungsanordnung betriebsfähig ist, um nach Erhalt einer jeden Taktflanke des ersten Taktsignals eine vorgegebene Anzahl von Taktflanken zu erzeugen, um ein Taktsignal mit hoher Rate zu bieten, wodurch das Taktsignal mit hoher Rate ein ganzzahliges Vielfaches der ersten Rate und darauf synchronisiert ist; und Steuern des Multiplexers und der Verarbeitungseinheit unter Verwendung des Taktsignals mit hoher Rate.
Durch Nutzbarmachung einer Takterzeugungsschaltungsanordnung, die Teil der integrierten Schaltungsvorrichtung ist, um das Taktsignal mit hoher Rate aus dem zum Regulieren der eingehenden Daten verwendeten ersten Taktsignal zu erzeugen, ist es möglich, sicherzustellen, daß die Operation der Verarbeitungsvorrichtung mit der Datenrate der Daten, welche sie verarbeitet, synchronisiert werden.
Somit bezieht sich diese Erfindung in ihrer bevorzugten Ausführungsform auf die On-Chip-Bereitstellung eines Multiplexers zur Entgegennahme langsamerer paralleler Ströme, einer Verarbeitungsvorrichtung mit höherer Geschwindigkeit und eine Taktbeschleunigungsschaltung zur Entgegennahme einer Eingabe bei einer niedrigeren Frequenz und Erzeugung des erforderlichen hochfrequenten Takts zur Steuerung des Rests des Chips. Um die Synchronisation sicherzustellen, hat die verwendete niederfrequente Eingabe die gleiche Frequenz, die zum Steuern der eingehenden Datenströme verwendet wird. Demnach ist keine von einer externen Quelle zuzuführende hohe Frequenz nunmehr erforderlich. Da alle hochfrequenten Signale nur innerhalb der Grenzen dieses einen Chips (mit Ausnahme der Ausgangssignale, die lediglich direkt zu einem CRT führen) existieren, können dann alle Zeitsteuerungs- und Synchronisationsprobleme durch den Chip-Designer und nicht durch den System-Designer gelöst werden.
Ein Anwender der integrierten Schaltung, die in Form eines Chips verkauft wird, muß nur einen einzigen Takt mit niedriger Rate bereitstellen und muß sich nicht Gedanken machen über die Taktgeschwindigkeit und Synchronisation in der integrierten Schaltung. Dies bietet eine beträchtliche Attraktivität für Kunden von integrierten Schaltungschips.
Es ist gemäß einem weiteren Aspekt der vorliegenden Erfindung vorgesehen eine Takterzeugungsschaltungsanordnung zum Bereitstellen eines zweiten Taktsignals aus einem ersten Taktsignal bei einer unterschiedlichen Rate, wobei die Takterzeugungsschaltungsanordnung aufweist: Eine Vielzahl von sequentiell verschalteten Verzögerungsvorrichtungen, von denen eine erste zur Entgegennahme des ersten Taktsignals gekoppelt ist und jede Verzögerungsvorrichtung betriebsfähig ist zum Erzeugen eines Trigger-Signals und eines Ausgangssignals bei einem vorgegebenen Zeitintervall nach Entgegennahme des Trigger-Signals von einer vorausgehend verschalteten Verzögerungsvorrichtung; eine Steuerschaltungsanordnung, die betriebsfähig ist zur Abgabe eines gemeinsamen Steuersignals an die Verzögerungsvorrichtungen für die Steuerung des vorgegebenen Zeitintervalls; und eine Ausgangsschaltungsanordnung, die zur Entgegennahme des Ausgangssignals der Verzögerungsvorrichtungen gekoppelt ist, um daraus das zweite Taktsignal zu erzeugen.
Es ist anzumerken, daß der Ausdruck Taktsignal dazu verwendet wird, jede beliebige periodische Funktion zu bezeichnen, und nicht auf die Anwendung begrenzt ist, der solch eine Funktion zugeführt werden mag.
Diese Takterzeugungsschaltungsanordnung ist insbesondere passend für die Verwendung bei dem ersten Aspekt der vorliegenden Erfindung, wenn das zweite Taktsignal eine höhere Rate aufweist als das erste Taktsignal.
Vorzugsweise sind die Steuermittel in eine Rückkopplungsschleife geschaltet, um so reaktiv zu sein auf ein Fehlersignal, das aus dem Vergleich des ersten Taktsignals mit dem Ausgangssignal der zuletzt angeschlossenen Verzögerungsvorrichtung resultiert. Durch Einbau eines Steuersystems auf diese Weise, können die Ausgangssignale der angeschlossenen Verzögerungsvorrichtung veranlaßt werden, in regelmäßiger Weise zwischen aufeinanderfolgenden Impulsen des ersten Taktsignals aufzutreten.
Die Ausgabemittel können so ausgestaltet werden, um zwei zweite Taktsignale bei der gleichen Frequenz jedoch in Gegenphase bereitzustellen.
Eine Schaltungsanordnung dieses Typs eignet sich gut für die Herstellung in einer integrierten Schaltung und macht ein extern bereitgestelltes Taktsignal mit hoher Rate überflüssig. Effektiv wurde ein Steuersystem erster Ordnung geschaffen durch Ersetzen des spannungsgesteuerten Oszillators in einer Phasenregelschleife durch eine getriggerte Kette von Ereignissen. Dies ist leichter zu steuern, stabil selbst über eine große Zeitperiode und demzufolge widerstandsfähiger gegenüber Rauschen.
Die Verzögerungsvorrichtungen können konventionelle Verzögerungen oder monostabile, von denen zahlreiche Beispiele bekannt sind, sein. Eine bevorzugte Verzögerungsvorrichtung jedoch ist eine, die von den in Rede stehenden Erfinder erdacht wurde und die eine Zeitgeberschaltung und eine Steuerschaltung aufweist. Die Zeitgeberschaltung umfaßt ein steuerbares Schalterelement zum Empfang eines Rücksetzsignals, kapazitive Mittel, die dazu verschaltet sind, aufgeladen zu werden, wenn das steuerbare Schaltelement sich in einen ersten Zustand befindet und Komparatormittel, die zur Entgegennahme der Spannung über den kapazitiven Mitteln als erstem Eingangssignal und eine Steuerspannung als zweitem Eingangssignal und die zur Bereitstellung als Reaktion darauf das Trigger-Signal der Verzögerungseinrichtung und das Rücksetzsignal verschaltet sind. Die Steuerspannung wird angenehmerweise von den Steuermitteln der Takterzeugungsschaltungsanordnung hergeleitet.
Solch eine monostabile bietet einen größeren Dynamikbereich als bekannte Verzögerungsvorrichtungen. Dieser wird in Praxis üblicherweise durch die Verstärkung einer Schaltung, die in ihrer Charakteristik bei irgendeinem Punkt zu hoch ist, und unter bestimmten Umständen eine Empfindlichkeit gegenüber Rauschen verursacht, die nur schwer zu unterdrückenist, begrenzt. Hier wurde dies dadurch gelöst, daß die Verstärkung (ausgedrückt als die Änderung in dem vorgegebenen Zeitintervall für eine bestimmte Änderung bei der Steuerspannung) so konstant wie möglich zwischen den zwei Endpunkten des erforderlichen Dynamikbereichs gemacht wurde. Dies stellt sicher, daß die Verstärkung nicht höher ist als sie sein muß, um die erforderlichen minimalen und maximalen Zeitintervalle zu erzielen. In der bevorzugten Ausführungsform wird dies nicht erreicht durch Verwendung -im Gegensatz zu üblichen Verzögerungsvorrichtungen eines niedrig vorgespannten MOSFET zur Begrenzung irgendwelcher Ströme oder zum Hinzufügen von Lasten zu bestimmten Knotenpunkten, um die Steuerung der Verzögerungsvorrichtung durchzuführen.
Die Anzahl der ausgewählten Verzögerungsvorrichtungen beeinflußt den Multiplikationsfaktor, durch welchen sich das zweite Taktsignal von dem ersten Taktsignal unterscheidet. Die Takterzeugungsschaltungsanordnung kann mit p Verzögerungsvorrichtungen mit Mitteln zum Auswählen von n aus den p Verzögerungsvorrichtungen (mit n ( p) für die Verwendung bei der Erzeugung des zweiten Taktsignals hergestellt werden. Auf diese Weise ist es nicht notwendig, im Herstellungsstadium zu entscheiden, wieviele Verzögerungsvorrichtungen für eine spezifische Anwendung erforderlich sind.
Wo die Anzahl p der Verzögerungsvorrichtungen eine bekannte gerade Anzahl ist, können die Ausgabemittel für die Erzeugung des zweiten Taktsignals wie ein festes Logik-Array ohne zu große Schwierigkeiten designed werden. Wenn jedoch eine unbekannte Anzahl n von Verzögerungsvorrichtungen nutzbar gemacht werden soll, ist eine anspruchsvollere Anordnung erforderlich. Gemäß einer Ausführungsform der vorliegenden Erfindung umfassen die Ausgabemittel eine Vielzahl von Erzeugungseinheiten, die jeweils dazu verschaltet sind, die Ausgangssignale der p Verzögerungseinheiten entgegen zu nehmen, wobei die Erzeugungseinheiten einzeln mit einer gemeinsamen Ausgangsleitung verbindbar sind und jede Erzeugungseinheit drei Zustände hat: Einen neutralen Zustand, bei dem die Ausgangsleitung untersucht wird; einen negativen Treiberzustand, bei dem ein negativ verlaufender Impuls in die Ausgangsleitung getrieben wird; und einem positiven Treiberzustand, bei dem ein positiv verlaufender Impuls in die Ausgangsleitung getrieben wird, wodurch das zweite Taktsignal in der Ausgangsleitung wie folgt erzeugt wird: Vor dem Erhalt eines Trigger-Signals durch seine zugehörige Verzögerungsvorrichtung befindet sich eine Erzeugungseinheit in ihrem neutralen Zustand und wenn eine Verzögerungsvorrichtung ein Trigger-Signal entgegen nimmt, reagiert die jener Verzögerungsvorrichtung zugeordnete Erzeugungseinheit auf das Eingangssignal jener Verzögerungsvorrichtung, um einen seiner positiven oder negativen Treiberzustände anzunehmen in Abhängigkeit von dem Zustand des zweiten Taktsignals noch vor der Änderung des Zustands jener Erzeugungseinheit.
Die Erzeugungseinheiten können auch individuell mit einer zweiten gemeinsamen Ausgangsleitung verbindbar sein und so angeordnet sein, daß in ihren negativen Treiberzuständen ein positiv verlaufender Impuls in die zweite gemeinsame Ausgangsleitung getrieben wird und in ihren positiven Treiberzuständen ein negativ verlaufender Impuls in die zweite gemeinsame Ausgangsleitung getrieben wird, um dadurch ein Taktsignal in Gegenphase zu dem zweiten Taktsignal zu erzeugen.
Zum besseren Verständnis der vorliegenden Erfindung und um zu zeigen, wie selbige in Betrieb gesetzt werden kann, wird nun anhand von Beispielen auf die begleitenden Zeichnungen verwiesen, wobei:
Figur 1 ist eine das Prinzip der On-Chip-Takterzeugung zeigende schematische Darstellung;
Figur 2 ist eine das Prinzip einer Ausführungsform der vorliegenden Erfindung unter Verwendung von Rückkopplung zeigende schematische Darstellung;
Figur 3 ist eine detailliertere Darstellung der in Figur 2 gezeigten Ausführungsform der vorliegenden Erfindung;
Figur 4 ist ein Zeitablaufdiagramm für die Betriebsweise der Schaltungsanordnung nach Figur 3;
Figur 5 ist eine schematische Darstellung der Erzeugungseinheiten;
Figur 6 ist ein Schaltbild einer Erzeugungseinheit;
Figur 7 ist eine die Beziehung zwischen der Änderung beim Zeitintervall und Änderungen bei der Steuerspannung für verschiedene Verzögerungsvorrichtungen zeigende grafische Darstellung;
Figur 8 ist ein Schaltbild einer Verzögerungsvorrichtung gemäß einer Ausführungsform der Erfindung; und
Figur 9 ist ein Schaltbild der Steuerschaltung aus Figur 8.
Figur 1 zeigt auf einem einzigen integrierten Schaltungsbauteil oder -chip implementierte Komponenten. Ein Multiplexer 2 nimmt Eingabedaten bei einer normalen Taktrate, z.B. 25 MHz entgegen. Die durch ein Taktsignal mit niedriger Rate zwischengespeicherten, eingehenden Daten werden zu einem Datenstrom mit hoher Rate gemultiplext, um zu einer Hochgeschwindigkeitsvorrichtung 4, z .B. einer Grafikverarbeitungsvorrichtung, weitergeleitet zu werden. Der Betriebsablauf des Multiplexers 2 und der Hochgeschwindigkeitsvorrichtung 4 wird gemäß dem Prinzip der vorliegenden Erfindung durch einen On-Chip-Taktbeschleuniger 6 gesteuert, welcher das Taktsignal mit niedriger Rate entgegennimmt und daraus ein Taktsignal CLK mit hoher Rate das mit dem Takt mit niedriger Rate synchronisiert ist, erzeugt. Das Signal CLK umfaßt zwei Signale in Antiphase, CLK1 und CLK2.
Der grundlegende Aufbau des Taktbeschleunigers wird mit Bezug auf Figur 2 beschrieben. Er umfaßt eine Bingangsschaltung 8 zum Empfangen des Taktsignals mit niedriger Rate und eine Vielzahl von nacheinander geschalteten Verzögerungsvorrichtungen, die in Figur 2 durch den mit der Eingangsschaltung 8 verbundenen einzelnen Kasten 10 repräsentiert wird.
Die Ausgabe der nacheinander geschalteten Verzögerungsvorrichtungen 10 wird in einen Fehlergenerator 12 eingespeist, der auch das Taktsignal mit niedriger Rate von der Eingangsschaltung 8 erhält. Das Ausgangssignal vom Fehlergenerator 12 ist ein Fehlersignal E, welches in ein Schleifenfilter 14 eingespeist wird, das es integriert, um eine gemeinsame Steuerspannung Vc zum Steuern der Vielzahl von Verzögerungsvorrichtungen 10 bereitzustellen. Die Arbeitsweise der Schaltung wird deutlicher, wenn jede einzelne Komponente im folgenden beschrieben wird.
Bezugnehmend nun auf Figur 3 wird die Vielzahl von Verzögerungsvorrichtungen Do bis D5 in dem Kasten 10 einzeln gezeigt. Die erste Verzögerungsvorrichtung D0 ist dazu verschaltet, das Eingangstaktsignal von der Eingangsschaltung 8 zu erhalten. Die nächste Verzögerungsvorrichtung D1 und nachfolgende Verzögerungsvorrichtungen D2 bis D6 sind in Reihe zu der ersten Verzögerungsvorrichtung D0 geschaltet. Jede Verzögerungsvorrichtung arbeitet für die Erzeugung eines Ausgangssignals bei einem vorbestimmten Zeitintervall nach dem Erhalt des Trigger-Signals. Das Ausgangssignal einer jeden Verzögerungsvorrichtung D0 bis D5 wird von Ausgangsmitteln in Form eines Puffers 16 empfangen, der zwei gegenphasige Taktsignale in einer hierin zu beschreibenden Weise erzeugt. Die detaillierte Arbeitsweise der Verzögerungsvorrichtungen wird ebenfalls unten detaillierter beschrieben werden. Bezugnehmend auf Figur 4 ist hier jedoch zu bemerken, daß das Bingangssignal für die erste Verzögerungsvorrichtung als ein Trigger-Signal fungiert, um die erste Verzögerungsvorrichtung dazu zu veranlassen, nach einem vorgegebenen Zeitintervall t ein Trigger-Signal in der Form einer fallenden Flanke zu erzeugen. Die fallende Flanke triggert die nächste Verzögerungsvorrichtung D1, die in ähnlicher Weise handelt, um ein Ausgangssignal nach der Zeit t zu erzeugen. Wie im folgenden deutlicher werden wird, ist bei der beschriebenen Ausführungsform das Ausgangssignal jeder Verzögerungsvorrichtung das Inverse seines Ausgangs- Trigger-Signals. Dies wird bis zur letzten Verzögerungsvorrichtung D5 wiederholt. Die Zeitintervalle t werden durch ein gemeinsames Spannungssignal Vc vom Filter 14 gesteuert. Das von der letzten Verzögerungsvorrichtung D5 ausgegebene Trigger-Signal wird mit dem nächsten eingehenden Taktimpuls verglichen und jeglicher Phasenfehler E wird das Filter dahingehend beeinflussen, die Steuerspannung Vc und somit die Zeitintervalle zu ändern. Auf diese Weise kann eine Reihe von Impulsen mit dem eingehenden Taktsignal synchronisiert und von gleicher Länge erzeugt werden.
Es ist wichtig zu bemerken, daß das Zeitintervall t das selbe ist für jede Verzögerungsvorrichtung erzielt durch Einspeisen eines gemeinsamen Steuersignals, der Spannung Vc, in alle Verzögerungsvorrichtungen. Dies ist die Basis der später zu beschreibenden Taktsignalerzeugung.
Der Puffer 16 umfaßt eine Vielzahl von Erzeugungseinheiten, wobei eine Erzeugungseinheit jeder jeweiligen Verzögerungsvorrichtung D0 bis D5 zugeordnet ist. Bei dem Puffer ist jede Erzeugungseinheit G0 bis G5 verschaltet, zwei gemeinsame Ausgangsleitungen 18, 20 zu treiben (siehe Figur 5). Die Ausgangsleitungen 18, 20 speisen eine Treibereinheit 22, von woher die gegenphasigen Taktsignale CLK1, CLK2 auf den jeweiligen der Ausgangsleitungen 18, 20 herrühren. Jede Erzeugungseinheit G0 bis G5 ist auch verschaltet, das Ausgangssignal CLK1 zu untersuchen. In Figur 5 sind zwei Verzögerungsvorrichtungen D4, D5, mit ihren jeweiligen zugeordneten Erzeugungseinheiten G4, G5 gezeigt.
Die Schaltung aus Figur 3 hat sechs Verzögerungsvorrichtungen. Jedoch kann es wünschenswert sein, nur vier oder fünf von diesen nutzbar zu machen, abhängig von dem erforderlichen Beschleunigungsfaktor des Taktsignals. Dies ist in Figur 3 durch gepunktete Pfeile graphisch gezeigt.
Wo die Anzahl der Verzögerungsvorrichtungen eine bekannte, gerade Zahl ist, könnten die Ausgangsmittel 16 zum Erzeugen des zweiten Taktsignals als ein festes Logik-Array ohne zu große Schwierigkeit designed werden. Wenn jedoch eine unbekannte Anzahl von Verzögerungsvorrichtungen auszuwählen ist, ist eine anspruchsvollere Anordnung erforderlich unter Nutzbarmachung der oben diskutierten Erzeugungseinheiten. Jede Erzeugungseinheit ist verschaltet, das Ausgangssignal seiner zugeordneten Verzögerungsvorrichtung zu empfangen und geeignete Signale in die gemeinsamen Ausgangsleitungen 18, 20 zu treiben. Jede Erzeugungseinheit hat drei Zustände. Einen neutralen Zustand, bei dem das Ausgangssignal CLK1 untersucht wird; einen ersten Treiberzustand, bei dem ein negativ verlaufender Impuls in eine der Ausgangsleitungen getrieben wird und ein positiv verlaufender Puls gleichzeitig in die andere Ausgangsleitung getrieben wird; und einen zweiten Treiberzustand, bei dem die Impulse umgekehrt sind. Die zweiten Taktsignale werden in den Ausgangsleitungen wie folgt erzeugt: Vor dem Erhalt eines Trigger-Signals durch seine zugeordnete Verzögerungsvorrichtung ist eine Erzeugungseinheit in ihren CLK1 untersuchenden neutralen Zustand. Wenn eine Verzögerungsvorrichtung ein Trigger-Signal erhält, antwortet die der Verzögerungsvorrichtung zugeordnete Erzeugungseinheit auf das Ausgangssignal jener Verzögerungsvorrichtung, um einen seiner ersten oder zweiten Treiberzustände in Abhängigkeit von dem Zustand von CLK1 unmittelbar bevor der Zustandsänderung jeder Erzeugungseinheit anzunehmen. Die Länge jedes Impulses wird durdh das Zeitintervall t der Verzögerungsvorrichtungen bestimmt.
Die Schaltungsanordnung einer jeden Erzeugungseinheit ist in Figur 6 gezeigt. Ein Eingangs-n-Kanal-Transistor 24 ist verschaltet, an seinem Gate das Ausgangssignal der der Erzeugungseinheit zugeordneten Verzögerungsvorrichtung zu empfangen. Das Ausgangssignal wird auch in einen ersten Inverter 26 und in die Gates der p-Kanal-Transistoren 28, 30 eingespeist. Der Ausgang des ersten Inverters 26 ist mit den Gates von n-Kanal-Transistoren 32, 34 verbunden. Jeder p-Kanal-Transistor 28, 30 bildet mit einem jeweiligen n-Kanal- Transistor 32, 34 ein Transmission-Gate. Ein p-Kanal-Transistor 36 ist zwischen eine Spannungsversorgung und das Drain des Eingangstransistors 24 geschaltet, wobei das Gate dieses Transistors 36 durch das Ausgangssignal eines zweiten Inverters 38 gespeist wird, der mit dem Drain des Eingabetransistors 24 verbunden ist. Der zweite Inverter 38 speist einen dritten Inverter 40, welcher wiederum einen vierten Inverter 42 speist. Der Eingang des Transmission-Gates 30, 34 ist mit dem Ausgang des dritten Inverters 40 verbunden und der Eingang des Transmission-Gates 28, 32 ist mit dem Ausgang des vierten Inverters 42 verbunden. Der Ausgang des Transmission-Gates 30, 34 ist mit einer der Ausgangsleitungen 18 verbunden und der Ausgang des Transmission-Gates 28, 32 ist mit der anderen der Ausgangsleitungen 20 verbunden. Schließlich ist die Source des Eingangstransistors 24 verschaltet, eines der Ausgangssignale CLK1 zu untersuchen.
Es wird für die Zwecke der folgenden Erläuterungen angenommen, daß der Startzustand derart ist, daß das Taktsignal CLK1 High ist, sein Gegenstück CLK2 ist Low und die der besonderen Erzeugungseinheit zugeordnete Verzögerungsvorrichtung ist inaktiv; mit anderen Worten, das an den Eingangstransistor 24 angelegte Signal ist High. Unter diesen Umständen ist der Transistor 24 "ein", seine Drain (der Eingang des Inverters 38) folgt dem Taktsignal CLK1 und geht auf High, der Ausgang des Inverters 38 geht somit auf Low, der Ausgang des Inverters 40 geht auf High und der Ausgang des Inverters 42 geht auf Low. Aufgrund des Inverters 26 sind jedoch die Transistoren 32 und 34 "aus". Wenn die der Erzeugungseinheit zugeordnete Verzögerungsvorrichtung aktiv wird und ihr Ausgangssignal ausgibt, welches das Inverse des Trigger-Signals mit fallender Flanke, wie zuvor beschrieben, ist, wird der Eingangstransistor 24 "aus"-geschaltet, während die Transistoren 32 und 34 "ein"-geschaltet werden. Das bedeutet, daß die Signale an den Ausgängen der Inverter 40 und 42 jeweils mit einer der Ausgangsleitungen 18 und 20 verbunden sind. Wie oben diskutiert wurde, ist der Ausgang des Inverters 40 High und der Ausgang des Inverters 42 Low. Somit geht das Taktsignal CLK1 auf Low und sein Gegenstück CLK2 geht auf High, das bedeutet die Umkehrung des Zustandes vor dem Aktivwerden der Verzögerungsvorrichtung. Es ist ein besonderer Vorteil dieser Erfindung, daß zwei gegenphasige und vollkommen synchronisierte Taktsignale ohne zusätzliche Schaltungsanordnung erzeugt werden. Das heißt, es ist genauso einfach, zwei gegenphasige Taktsignale zu erzeugen wie eines zu erzeugen. Diese Taktsignale und ihre Beziehung zu den Signalen, die durch die Verzögerungsvorrichtungen erzeugt werden, sind in Figur 4 gezeigt.
Die einzelnen Verzögerungsvorrichtungen werden nun beschrieben. Obwohl im Prinzip jede beliebige Verzögerungsvorrichtung, wie etwa eine übliche monostabile, bei der Schaltung der vorliegenden Erfindung verwendet werden könnten, beruhen derartige monostabile im allgemeinen auf einem nieder vorgespannten MOSFET (Metall Oxid Semiconductor Feldeffekttransistor), zur Begrenzung von Strömen oder zur Addition von Lasten zu einem bestimmten Knotenpunkt, um die Steuerung der monostabilen auszuführen. Solche Techniken schließen inhärent exponentielle Antworten auf das angelegte Steuersignal mit ein, mit dem Ergebnis, daß die Verstärkung der Schaltung bei einigen Arbeitsbedingungen viel zu hoch ist. Dies kann deutlich aus Figur 7 ersehen werden, wo die Kurve (i) die Verzögerungs-/Steuerungs-Charakteristik für eine typische monostabile zeigt. Im Gegensatz dazu zeigt die Kurve (i) die gewünschte Verzögerungs-/Steuerungs-Charakteristik, die bei fester Verstärkung gegeben ist. Obwohl auf der rechten Seite der punktierten Linie die charakteristische Kurve (ii) zufriedenstellend ist, ist sie zur linken dieser Linie nicht wünschenswert, da sie eine extrem stabile Steuerung für diese Operation erfordert. Die charakteristische Kurve (ii) ist toleranter gegenüber Steuerbedingungen. Eine Art, eine Verzögerungsvorrichtung 2 zu erzielen, die sich stärker an die charakteristische Kurve (ii), ist in Figur 8 gezeigt. Die Verzögerungsvorrichtung hat eine Zeitgeberschaltung mit einem Schalterelement in der Form eines n-Kanal-FET 50, einen mit der Drain des Transistors 50 verbundenen Kondensator 52 und einen Komparator 54, der einen zur Entgegennahme der über dem Kondensator 52 auftretenden Spannung verschalteten einen Eingang und einen zur Entgegennahme der Steuerspannung Vc verschalteten anderen Eingang aufweist. Eine Konstantstromquelle (nicht gezeigt) stellt einen festen Strom Ic an der Drain des Transistors 50 bereit. Die Verzögerungsvorrichtung enthält auch eine in Figur 8 nur durch einen Kasten 56 dargestellte Steuerschaltung, die danach ausgelegt ist, das Trigger-Signal (inputEdge) für die Verzögerungsvorrichtung (die fallende Flanke wird durch die vorausgehende Verzögerungsvorrichtung ausgegeben) zu empfangen und ein Ausgangssignal zu produzieren, das in die zugeordnete Erzeugungseinheit eingespeist wird. Die Steuersignalschaltung erzeugt auch ein Rücksetzsignal für den Transistor 50 und empfängt das Ausgangssignal (endDelay) des Komparators 54. Ist der Transistor 50 im "Aus"-Zustand lädt die Konstantstromquelle Ec den Kondensator 52, so daß die Spannung über dem Kondensator 52 mit der Zeit linear zunimmt. Wenn die Spannung über dem Kondensator die Steuerspannung Vc überschreitet, wird der Ausgang des Komparators 54 von Low auf High umschalten. Es ist ein wichtiges Merkmal dieser Anordnung, daß durch Verwendung eines festen Ladestroms die Zunahme der Kondensatorspannung mit der Zeit so linear ist wie der Strom konstant ist. Die Verfügbarkeit eines Konstantstroms dient dazu, die erforderliche lineare Verzögerungsantwort auf die Steuerspannung Vc sicherzustellen. Der übergang von Low nach High (endDelay) des Komparators 54 wird in die Steuerschaltung 56 eingespeist, um die erforderlichen Ausgangssignale, wie nun beschrieben wird, zu erzeugen.
Einzelheiten der Steuerschaltung 56 sind in Figur 9 gezeigt. Die Steuerschaltung ist derart, daß wenn sie einmal aktiv geworden ist, sie unempfindlich gegenüber Änderungen ihres Trigger-Signals ist, jedoch nur auf das endDelay-Signal vom Komparator 54 reagiert. Mehr noch, wenn die Verzögerungsvorrichtung ersteinmal seine Zeitgeberoperation beendet hat und ihr Ausgang wiedereinmal auf Low gegangen ist, muß sie nicht sofort durch ihren Eingang getriggert werden, wenn jener Low geblieben ist und noch nicht auf Hoch gegangen ist. Die Steuerschaltung umfaßt einen FET-Transistor 58, dessen Drain verschaltet ist, das inputedge-Signal für die Verzögerungsvorrichtung zu empfangen. Die Drain des Transistors ist mit seinem Gate durch ein NAND-Gatter 66, dem ein Inverter 67 nachgeschaltet ist, gekoppelt. Das enddelay-Signal vom Komparator 54 wird in einen Inverter 64 eingespeist. Der Ausgang des Inverters 64 ist mit dem Gate eines p-Kanal-FET 65 verbunden, dessen Source mit einem Eingang des NAND-Gatters 61 verbunden ist. Dieses NAND-Gatter 61 ist kreuzgekoppelt mit einem zweiten NAND-Gatter 62, um ein Flip-Flop zu bilden. Der freie Eingang des NAND-Gatters 62 nimmt die Ausgabe des Inverters 64 entgegen. Der Ausgang des NAND-Gatters 61 wird durch einen Inverter 63 invertiert, um den Rücksetzausgang für den Transistor 50 bereitzustellen. Die Ausgabe des NAND-Gatters 61 ist das Ausgangssignal der Steuerschaltung, welches dazu dient, die nachfolgende Verzögerungsvorrichtung zu triggern. Eine Setup-Schaltungsanordnung in Form eines NOR-Gatters 70, das mit einem Eingang des NAND-Gatters 66 verbunden ist, ist vorgesehen, die Anlaufcharakteristik der Steuerschaltung zu setzen.
Angenommen, das inputEdge-Signal ist anfänglich High und geht auf Low, dann bilden das NAND-Gatter 66, der Inverter 67 und der Transistor 58 einen Flankendetektor. Der Transistor 58 dient als ein PASS-Gatter, um das Low-Signal zum Eingang des NAND-Gatters 61 zu transferieren bevor es durch die Ausgabe des an seinem Gatter wirkenden Inverters 67 ausgeschaltet wird. Als Folge der Eingabe des auf Low-gehens des Eingangs des NAND-Gatters 61 geht das Ausgangssignal auf High und das Rücksetzsignal geht auf Low. Wenn das endDelay- Signal Low ist - wie das der Fall sein sollte - sind beide Eingaben in das NAND-Gatter 62 High, dabei sicherstellend, daß seine Ausgabe Low ist, so das NAND-Gatter 61 in dem gesetzten Zustand haltend. Wenn das enddelay-Signal auf High geht, wird das das NAND-Gatter 61 und 62 aufweisende Flip- Flop den Zustand ändern, da beide Eingaben in das NAND-Gatter 61 auf High gehen werden. In dieser Situation geht das Ausgangssignal auf Low und das Rücksetzsignal geht auf High.

Claims

1. Integrierte Schaltung mit

einem Anschluß zur Entgegennahme eines ersten Taktsignals bei einer ersten Rate;

einer Takterzeugungsschaltungsanordnung (6), die zur Entgegennahme des ersten Taktsignals bei der ersten Rate verschaltet ist und betriebsfähig ist, nach Erhalt einer jeden Taktflanke des ersten Taktsignals eine vorgegebene Anzahl von Taktflanken zu erzeugen, um ein Taktsignal mit hoher Rate zu bilden, wodurch das Taktsignal mit hoher Rate ein ganzzahliges Vielfaches der ersten Rate und mit dem ersten Taktsignal synchronisiert ist;

einem Multiplexer (2) mit einer Vielzahl (n) von Eingängen, die zur parallelen Entgegennahme einer Vielzahl von Datenströmen unter der Steuerung des ersten Taktsignals bei der ersten Rate verschaltet sind, wobei der Multiplexer durch das Taktsignal mit hoher Rate steuerbar ist, um die Daten seriell bei der Rate des Taktsignals mit hoher Rate auszugeben; und

einer Verarbeitungsvorrichtung (4), die zur Entgegennahme der Datenausgabe vom Multiplexer bei der Rate des Taktsignals mit hoher Rate gekoppelt ist und die einen Anschluß zur Entgegennahme des Taktsignals mit hoher Rate hat, um die Verarbeitung jener Daten zu steuern.

2. Integrierte Schaltung nach Anspruch 1,

bei der die vorgegebene Anzahl steuerbar ist, um einen Multiplikationsfaktor zu steuern, um welchen das Taktsignal mit hoher Rate das erste Taktsignal überschreitet.

3. Integrierte Schaltung nach Anspruch 1 oder 2, bei der die Takterzeugungsschaltungsanordnung aufweist: Eine Vielzahl von sequentiell verschalteten Verzögerungsvorrichtungen (Do-D5), von denen eine erste zur Entgegennahme des ersten Taktsignals gekoppelt ist und jede Verzögerungsvorrichtung betriebsfähig ist zum Erzeugen eines Trigger-Signals und eines Ausgangssignals bei einem vorgegebenen Zeitintervall nach Entgegennahme eines Trigger-Signals von einer vorausgehend verschalteten Verzögerungsvorrichtung; eine Steuerschaltungsanordnung (2,12,14), die betriebsfähig ist zur Abgabe eines gemeinsamen Steuersignals an die Verzögerungsvorrichtungen für die Steuerung des vorgegebenen Zeitintervalls; und eine Ausgangsschaltungsanordnung (16) , die zur Entgegennahme des Ausgangssignals der Verzögerungsvorrichtungen gekoppelt ist, um daraus das zweite Taktsignal zu erzeugen.

4. Integrierte Schaltung nach Anspruch 3, bei der die Steuerschaltungsanordnung in eine Rückkopplungsschleife geschaltet ist sowie auf ein Fehlersignal reaktiv ist, das aus dem Vergleich des ersten Taktsignals mit dem von der letzten verbundenen Verzögerungsvorrichtung ausgegebenen Trigger-Signal resultiert.

5. Integrierte Schaltung nach Anspruch 3 oder 4, bei der die Ausgangsschaltungsanordnung (16) eine Vielzahl von Eingängen für die Entgegennahme jeweils eines der Ausgangssignale der Verzögerungsvorrichtungen hat und betriebsfähig ist zum Ändern des Zustandes seines eigenen Ausgangssignals bei Erhalt eines jeden Ausgangssignals der Verzögerungsvorrichtung.

6. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 5, bei der jede Verzögerungsvorrichtung eine analoge Zeitgeberschaltungsanordnung (50,52,54) und eine digitale Steuerschaltungsanordnung (56) aufweist, um dadurch eine im wesentlichen lineare Antwort des vorgegebenen Zeitintervalls an die Steuerschaltungsanordnung zu erzielen.

7. Integrierte Schaltung nach Anspruch 6, bei der die analoge Zeitgeberschaltungsanordnung ein steuerbares Schalterelement (50), das reaktiv auf ein Rücksetzsignal ist, um von einem ersten Zustand zu einem zweiten Zustand zu wechseln, eine kapazitive Vorrichtung (52), die dazu verschaltet ist, aufgeladen zu werden, wenn das steuerbare Schalterelement sich in dem ersten Zustand befindet, und einen Komparator (54), der zur Entgegennahme der Spannung über der kapazitiven Vorrichtung als erstem Eingangssignal und der Steuerspannung von der Steuerschaltungsanordnung (16) als zweitem Eingangssignal verschaltet ist und der als eine Ausgabe ein Zeitgebersignal in Abhängigkeit von dem ersten und zweiten Eingangssignal erzeugt, aufweist und die digitale Steuerschaltungsanordnung (56) dazu verschaltet ist, das Zeitgebersignal entgegenzunehmen und als Reaktion darauf das Trigger-Signal der Verzögerungseinrichtung und das Rücksetzsignal abzugeben.

8. Integrierte Schaltung nach irgendeinem der Ansprüche 3 bis 7, mit p Verzögerungsvorrichtungen und einer Schaltungsanordnung zum Auswählen von n aus den p Verzögerungsvorrichtungen (mit n< p) für die Verwendung bei der Erzeugung des zweiten Taktsignals, und dadurch für das Steuern des Multiplikationsfaktors.

9. Integrierte Schaltungen nach irgendeinem der Ansprüche 3 bis 8, bei der die Ausgangsschaltungsanordnung für das Erzeugen des zweiten Taktsignals umfaßt: Eine Vielzahl von Erzeugungseinheiten (Go-G5), die jeweils dazu verschaltet sind, die Ausgangssignale der Verzögerungseinheiten (Do-D5) entgegenzunehmen, wobei die Erzeugungseinheiten einzeln mit einer gemeinsamen Ausgangsleitung verbindbar sind und jede Erzeugungseinheit drei Zustände hat: Einen neutralen Zustand, bei dem die Ausgangsleitung untersucht wird; einen negativen Treiberzustand, bei dem ein negativ verlaufender Impuls in die Ausgangsleitung getrieben wird; und einen positiven Treiberzustand, bei dem ein positiv verlaufender Impuls in die Ausgangsleitung getrieben wird, wodurch das zweite Taktsignal in der Ausgangsleitung wie folgt erzeugt wird: Vor dem Erhalt eines Trigger-Signals durch seine zugehörige Verzögerungsvorrichtung befindet sich eine Erzeugungseinheit in ihrem neutralen Zustand und wenn eine Verzögerungsvorrichtung ein Trigger-Signal entgegennimmt, reagiert die jener Verzögerungsvorrichtung zugeordnete Erzeugungseinheit auf das Ausgangssignal jener Verzögerungsvorrichtung, um einen seiner positiven oder negativen Treiberzustände anzunehmen in Abhängigkeit von dem Zustand des zweiten Taktsignals noch vor der Änderung des Zustands jener Erzeugungseinheit.

10. Verfahren zum Synchronisieren eines Multiplexers (2) und einer Verarbeitungsvorrichtung (4) in einer integrierten Schaltung, wobei der Multiplexer eine Vielzahl (n) von Eingängen aufweist, die dazu verschaltet sind, eine Vielzahl von Datenströmen parallel entgegenzunehmen, und Daten seriell an einem Ausgang abgibt, wobei die Verarbeitungseinheit dazu gekoppelt ist, die ausgegebenen Daten entgegenzunehmen, mit den Schritten:

Steuern jedes in den Multiplexer eingespeisten Datenstroms mit einem ersten Taktsignal bei einer ersten Rate;

Einspeisen des ersten Taktsignals in die Takterzeugungsschaltungsanordnung in der integrierten Schaltung, wobei die Takterzeugungsschaltungsanordnung betriebsfähig ist, um nach Erhalt einer jeden Taktflanke des ersten Taktsignals eine vorgegebene Anzahl von Taktflanken zu erzeugen, um ein Taktsignal mit hoher Rate zu bilden, wodurch das Taktsignal mit hoher Rate ein ganzzahliges Vielfaches der ersten Rate und darauf synchronisiert ist; und

Steuern des Mutliplexers und der Verarbeitungseinheit unter Verwendung des Taktsignals mit hoher Rate.

11. Verfahren zum Synchronisieren eines Multiplexers nach Anspruch 10 mit dem zusätzlichen Schritt:

Programmieren des Verhältnisses der Frequenz des Taktsignals mit hoher Rate zu der Frequenz des ersten Taktsignals.